MOSFET

MOSFET in anlam, Metal Oksit Alan Etkili Transistr (Metal Oxide Field Effect Transistor) yada Geidi Yaltlm Alan etkili Transistr (Isolated Gate Field Effect Transistor) dr. Ksaca, MOSFET, IGFET yada Surface Field Effect Transistr de denir. MOSFET, JFET' e pek ok ynden benzerlik gsterir. JFET' de Gate Source ters polarmalanm bir PN oluturmaktadr. MOSFET' de byle deildir. MOSFET' de gate yle oluturulmuturki drain ile source arasndaki blge zerine silikon dioksit ve onun zerine de gate elektrodu (metal plaka) konularak yaplmtr. Bylece gate metal elektrodu ile drain ve source arasna bir yaltkan konulmu olur. Buradaki yalkan silikon dioksit dir. Btn oksitler iyi birer yaltkandr. Hatrlarsanz, oksitlenmi kontaklardan elektrik akm gemez ve biz de oksitlenmi yerleri temizleriz. Metal oksit ve yar iletken ile bir Gate oluturur ve MOSFET adnn olumasn salar. Bu nedenle gate gerilimine JFET' de olduu gibi bir snrlandrma konulmamtr. Tabi bu teoriktir. Gate yaltkan o kadar incedir ki eer bir koruma yoksa vcudumuzdaki gerilim bile bu yaltkan delmeye yeter. Ayrca bu yaltkan yznden gate akm neredeyse hi yoktur ve giri empedans ok yksektir. Tipik olarak gate akm 10 -14 A (0,01piko amper) ve 10-14 ohm (10.000 Giga ohm). Yukarda belirttiim gibi gate geriliminin snrl olmamas ayrca MOSFET' de iki durumda alma olana salar. Bunlar "Arttrlm - Enhancement" ve "Azaltc - Depletion" alma ekilleridir. Enhancemen tipi bir MOSFET' in i yaps ve sembolleri aadaki ekilde grlmektedir.

N+ nn anlam, n katkl blgenin fazlaca n katklanm olmasdr. Enhancement MOSFET' lere normal olarak almayan "OFF" MOSFET lerde denir. Enhancemen MOSFET' ler uygun ekilde bayslanmad srece zerlerinden akm akmaz. nk gate bayasnn sfr olmas ile drain - source arasnda iki tane arka arkaya balanm PN eklemi vardr. Drain - Source voltaj ne deerde olursa olsun drain akm akmaz. Depletion tipi bir MOSFET' i yaps ve ekilleri aada grlmektedir

Depletion tipi MOSFET' ler depletion tiplerinin tam tersidir. Bu tip MOSFET' ler normalde "ON" tipi MOSFET' lerdir. Gate uygun ekilde bayslanmad srece akm geirirler. MOSFET ile ilgili hesaplamalar JFET ile byk benzerlik gsterdii iin bu konuya girmeyeceim. ID akmn veren forml; ID= IDSS x (1- (VGS/VT)2 Aada Enhancement ve Depletion MOSFET' lerinin karakteristikleri grlmektedir

MOSFET, giriinde hi g harcamad iin ve drain - source aras tam olarak "ON" yapldnda zerinde ok az g harcar. Bu nedenle iinde ok sayda transistr olmas istenen entegre devrelerin vazgeilmez paralardr. Yazmn ba taraflarnda da sz ettiim gibi MOSFET' in gate sini oluturan dioksit ok ince olduundan vcut elektriinden bile kolayca bozulabilir. Bu durumu nlemek iin gate ile MOSFET' i oluturan alt ta (substrate) arasna bir zener diyot fabrikasyon olarak yerletirilir. Bu zenerin iletime geme voltaj dk olacana gre dardan gelebilecek gerilimler zener zerinden ksa devre olur. Fabrikasyon tedbirler alnmasna ramen bu tr transistrleri tarken dikkatli olmal, eer bacaklar bir tel yada benzeri bir eyle ksa devre edilmise bunu, transistr yerine takdktan sonra karmaldr.

FET Transistrn Bayaslanmas Bir bayas devresi transistr (FET, BJT transistr vs) zel bir durum sz konusu olmadka AKTF BLGEDE almasn salamak iin tasarlanr. BJT transistrlerde bildiiniz gibi beyz akm bayas devresinin hesaplanmasnda nemlidir. Fakat FET transistrlerde Gate akm (IG=0) sfrdr. FET transistrn aktif blgede alabilmesi iin GateSource aras voltaj negatif olur. Aada bir JFET transistrn self-bayas devresi grlmektedir.

------Yukardaki devrede IG akm sfr olduu iin ID akm IG akmna eit olacaktr. I D = IG RS direnci zerinden geen ID akm burada Source taraf pozitif toprak taraf negatif olacak ekilde bir voltaj oluturur. IG akm sfr olaca iin RG direnci zerinden hi akm gemeyecek ve RG direnci zerinde bir voltaj dm olmayacaktr. Fakat Gate-Source arasnda RS direnci zerinde grlen voltaj NEGATF olarak grlecektir. Bu voltaj JFET transistrn bayas voltajdr. Bu sylediklerimizi forml haline getirirsek; k devresi iin; VDD = ID (RD + RS) + VDS Gate Source aras voltaj, IG = 0 olduu iin; VGS = -ID x RS ID akm; ID = IDSS (1 (VGS / Vp)2 ) Yukardaki formllerle JFET iin Q alma noktas kolayca bulunabilir.

imdi JFET transistrn bayaslanmasna ilikin birka rnek yapalm.

N-Kanal bir JFET iin; IDSS= 4mA Vp=-5V. VDD=12V RD=4,7 Kohm RS=470 ohm Olarak verilmitir. Q noktasnn (ID, VDS) yerini bulunuz. ID = IDSS (1 (VGS / Vp)2 ) Formlne bakacak olursak Vp voltaj VGS voltajna eit olursa ID akm IDSS akmna eit olur. Yani IDSS akm verilen Vp deerindeki doyum akmdr. Bizim bulacamz ID akm deeri IDSS akmndan daha kk olmaldr. Pratik olarak VD deeri yakla olarak VDD/2 olmal ve VGS deeri Vp deerinin yars kadar olmaldr. Buna gre VGS deerini 2V olarak seersek; ID= 4 (1 (-2 / -4)2 ) ID= 4 (1 0,5)2 ID= 4 (0,5)2 ID= 1mA olarak bulunur. VDS voltaj; VDD= ID (RD + RS) + VDS VDS= VDD (ID (RD + RS)) VDS= 12 (1 (4,7 + 0,47)) VDS= 12 (1 (5,17)) VDS= 12 5,17 VDS= 6,83V olarak bulunur. VD voltaj; VD= VDD ID (RD) VD= 12 1 (4.7) VD= 12 4,7 VD= 7,3V olarak bulunur.

Sonu olarak; ID=1mA, VDS=6,83V ve VD=7,3V olarak bulunur. Dikkat ederseniz RG direnci hesaplamalara girmedi. Nedeni, IG akmnn sfr olmasdr. Bu diren kna balanaca devrenin k direncini etkilemeyecek bykte seilir. BJT transistrlerin bayaslanmasnda geerli olan bayas kararllna ait kurallar FET ler iin de geerlidir. imdi niversal bayas devresine sahip bir JFET devresinin zmlemesini yapalm.

Yukardaki devrede VDD=20V, RG1=470K, RG2=150K, RD=3,3K, IDSS=5mA ve VGS(off)=-4V verilmitir. VGS(off) Vp nin baka bir adlandrmasdr. imdi transistrn aktif durumda almas iin RS direncimin deerini hesaplayalm. Yani ID akm 2,5mA olsun. Transistrn VGG voltaj (Gate toprak aras voltaj) VGG= VDD RG1 / ( RG1 + RG2 )

VGG= 20 x 150 / ( 470 + 150 ) VGG= 4,84V olarak bulunur. Bayas direlerinin edeerine RG dersek; RG= RG1 x RG2 / ( RG1 + RG2 ) RG= 470 x 150 / ( 470 + 150 ) RG=114K olarak bulunur.

Yukardaki edeer devreye dikkatle bakacak olursak; VGG = VGS + ( ID x RS ) Olarak yazlabileceini grebiliriz. Ayrca IDSS akmnn yani en byk akmn VGS = 0V da olduunu ve ID akmnn 0mA deerinin yani ID nin kesim deerinin Vp voltajnda olduunu biliyoruz. O zaman VGS deerini Vp/2 olarak dnrsek; VGG= VGS + (ID x RS) RS = (VGG - VGS) / ID RS = (4,84 (-2)) / 2,5 RS = 2,7K olarak buluruz. Basit bir kontrol yapalm. Transistrn VGS voltajnn negatif, transistrden akm gemesi iin Vp voltajndan kk olmas gerekmektedir. ID akmnn IDSS akmndan kk olmas gerektiini ve 2.5 mA olarak nceden tespit etmitik. VS = R S x I D VS = 2,7 x 2,5 VS = 6,75V VGG = 4,84V idi. VGG = VGS + ( ID x RS ) formln VGG = VGS + VS olarak yazabiliriz. Buradan VGS ;

-VGS = VS - VGG -VGS = 6,75 4,84 VGS = -1,91 V olduu (yaklak -2V) tekrar grlr.

FET Transistrl Ykselte Devreleri Aadaki ekilde temel bir FET ykselte devresi grlmektedir. Kullandmz transistr bir JFET dir. VGG bayas kayna, kk bir negatif GATE gerilimi (VGS) temin etmektedir. Transistrn Gate-Source aras VGS tarafndan ters bayasland iin Gate akm olmayacandan (yada ihmal edilebilir kadar kk olacandan ) RG direnci zerinde herhangi bir gerilim dm olmayacaktr. Bunun sonucu olarak VGS = VGG olacaktr. Drain-Source besleme gerilimi VDD ve Drain direnci RD, ID Drain akm ile Drain-Source arasndaki gerilimi (VDS) olutururlar. Devre elemanlarnn deeri, VDS > Vp olacak ekilde seileceinden, transistrn SABT AKIM blgesinde almas salanr. Burada sylediim SABT AKIM, transistrden ne olursa olsun hep ayn akam akar anlamnda deildir. VDD besleme geriliminde olabilecek deiiklerden ID akmnn etkilenmemesidir.

Devredeki sinyal kaynana seri olarak balanan Ci kondansatr Vs alternatif sinyal kayna ile transistrn DC olan VGS si arasnda DC izolasyon yapar. Vs alternatif kayna devreyi u ekilde etkiler. Vgs = VGS + Vs Yukardaki formlde grlen VGS + Vs aslnda vektrel bir toplamadr (Kafanz karmasn, imdi aklyorum) . Vs alternatif sinyal kaynadr. Yani genlii zamana gre deiir. Bir ykselir, bir azalr. VGS ise DC bir gerilimdir. Yani sabittir. Sabit olan VGS ile deiken olan Vs yi toplarsak ortalama deeri VGS olan fakat Vs kadar bir azalan bir oalan Vgs yi elde ederiz. Bu gerilim transistrn Gate sine uyguland iin Vgs geriliminin ykseldii zamanlarda ID akm ykselir, Vgs geriliminin azald zamanlarda da ID akm azalr. Yani ID akm Vs nin sinyal ekline gre bir alzalr, bir ykselir. ID akmndaki bu deiiklik RD direnci zerinde deiken bir gerilim oluturur. Bu deiken gerilimi (RD zerinde k geriliminin hem AC hem DC bileenleri vardr) Co kondansatr ile devrenin dna Vo olarak alrz. Bu balant trndeki devrelerde Vo gerilimi Vi geriliminden daha fazla olduu iin devremizde bir GERLM KAZANCI oluur. rnein bizim devremizde 0,5V luk bir Vi iin 10V luk bir Vo elde edersek devrenin gerilim kazanc 20 olur.

Av = Vo / Vi Av = 20 / 0,5 Av = 20 Grafik zm Bir JFET devresini grafik olarak zmlemek iin VDS - ID yada DRAIN karakteristii kullanlr. CE balantl BJT transistre ok benzer. Yukardaki devre iin Drain devresinin DC denklemi, VDS= VDD - ID x RD Bu formle ayn zamanda DC Yk Denklemi de denir. Drain akm ise, ID = (VDD - VDS) / RD Bunlar gre JFET ykseltecin grafiini izersek;

Yukardaki ekilde Yk Dorusunun ekli , - 1/RD ile ifade edilmektedir. Bu lisede rendiiniz skc grafiklerin en basitlerinden olan - 1/x aynsdr. Eer VGS voltaj -1V deerine ise, Q noktas ekildeki yerindedir. Q noktasnn bu durumdaki kar gelen VDS ise 25V olsun. Bu duruma sessizlik duruma denir. imdi Vi giri sinyalini uyguladmz varsayalm. Vi sinyali ykseldiinde negatif olan VGS bayas voltajn azaltacaktr. rnein VGS = 0 olsun. Yani Q noktas ekilde A noktasna kayacaktr. Buna kar gelen VDS ise rnein 5V olacaktr. Grld gibi Vi giri sinyali ykseldiinde VGS voltaj azalmakta (Vo voltaj, VDS nin deiken ksmdr) yani Vo voltaj negatif ynde artmtr. Vi negatif ynde artt zaman VGS voltajn da arttracak baka bir deile VGS voltaj da negatif ynde ykselecektir. Bu durumda ID akm da azalaca iin VDS voltaj ykselecektir. Bunu grafikte Q noktasnn Yk Dorusu zerinde B noktasna gelmesi eklinde grebiliriz. B noktasna kar gelen VDS gerilimi de rnein 45V olsun. Bu durumda giri sinyali Vi 2V deitiinde k sinyali 40V deimekte ve 20 kat kazan elde edilmektedir. Ayrca giri sinyali Vi ile k sinyali Vo arasnda 180o faz fark olduu grlmektedir. Grafik zmler, olabilecek DSTORSYON lar hakknda bize nemli bilgiler verir. Sinyal kesimde mi, doyumda m rahatlkla grebiliriz. Ayrca JFET transistrl ykselteler tasarlanrken birka noktaya dikkat etmek gereklidir. Bilindii gibi JFET transistrn DRAIN karakteristiinde grlen VGS voltaj basamaklar eit aralklarda bulunmadndan Q noktas etrafnda meydana gelecek simetrik sinyal salnm drain akm ID ve VDS geriliminde simetrik deiimlere neden olmaz. nk JFET in giri karakteristii ile k karakteristii arasndaki iliki dorusal deildir. Bu nedenle k dalga eklinde uygun bir dorusallk elde etmek iin, giri sinyalinin genlii mmkn olduunca kk olmaldr. kinci olara, alma noktas PINCHOFF THRESHOLD erisine yakn olarak SELMEMELDR. nk bu eriye yakn blgelerde, VGS

erileri arasndaki uzaklk kk olduundan ar distorsiyon meydana gelir. Son olarak, gate bayas gerilimi ok yksek olamamaldr. Bu durumda kk negatif sinyal salnmlarnda bile transistr tamamen KESM durumuna geebilir. FET bayas devrelerinde en ok yukardaki ekilde grlen yap kullanlr. Eer devremizin kararlln daha da arttrmak istersek Self Bayas yerine BJT transistrlerden de hatrlayacanz gibi Universal bayas devresi kullanmak daha iyi olacaktr. Universal bayas devresi zellii olarak transistrn parametrelerinde olabilecek baz deiikliklerden bile devrenin etkilenmemesini salamaktadr.

MOSFET'lerin srlmesi
G Elektroniibunalmis bildirdi: "Mos transistorlerin giri empedans gerekten ok mu byk.G elektroniinde kullanlan Moslar iin; Baz kitaplarda ve tartmalarda "Mos transistorlerin giri empedans ok byktr" eklinde yanl bir ifade kullanlr.

Burada yanl olan giri empedans kavramnn giri direnci ile kartrlmasndan kaynaklanr. Zira empedans alternatif akma gsterilen zorluk ikeni direnc akma gsterilen zorluk demektir. Giri direnci 10Mohm olan bir dzenek, pek ala 1Khz de 100Ohm gibi empedans gosterebilir. Ancak giri direnci gerekten de 10Mohmdur.

Bu yanlgdan dolay da yeni balayanlar Moslarn ok kolay srlebilecei sonucuna varrlar.

Moslar ne zaman kolay srlr?Bir ampullu (stediiniz kadar gl olsun) uzun aralklarda (1 ka saniye gibi) yakp sndren bir devre yapacaksanz Mos ideal anahtar vazifesi grecektir ve ok kolay srlr. Bunun iin mosun Gate - Source uclarna eik deerinin biraz zerinde voltaj vermek / kesmek yeterli olacaktr ve kumanda sinyalini, gate ucuna seri 1Mohm diren zerinden bile verebilirsiniz. Moslar ne zaman zor srlr?

Ayn devreyi saniyede 1000 kere anahtarlamak isterseniz problem balayacaktr. nk anahtarlama frekans artnca artk giri direnci deil giri empedans n plana kmtr.

Bir mosun Gate -Source uclar 100 lerce megaohm diren ve bu dirence paralel bagl ve deeri yaklak 1nF kondansator gibi modellenebilir.

Anahtarlama frekans yksekse bu 1nf civarndaki kondansatrn uclarndaki voltaj basit bir src ile kolayca sfra yada eik deerinin stne ekemezsiniz.

Bu i iin yksek akma ihtiyacnz olacaktr. Dolays ile Moslar giri akm ekmez diye bilenler bu konuyu gzard ederler. Moslar bir g transistr gibi yksek giri akm eker ancak bir farkla.

Transistrler, base srld srece giri akm ekerken, Moslarda sadece bu sz edilen kondansatr sarj olana yada dejarj olana kadar akm eker. Yksek hzda srekli olarak anahtarlanan Mosun Gate Source arasndaki bu i kapasite srekli arj ve dearj olacandan giriten akm ekilmesine neden olacaktr. Eer Mosu sren devre iyi yaplmam ise G-S kapasitesi tam sarj olamayacak yada boalamayacandan giri voltaj ortalama bir voltaj deerinde salnacak buda Mosun anahtarlama modunda deil lineer modda almasna neden olacak ve MOS da byk g kaybna neden olacaktr. Kare dalga gibi bir sinyal ile mosu srmeye kalktnzda mosu sren devreyi u zelliklerde tasarlamalsnz. 1. Kare dalgann inen ve kan kenarlarnda Mosa 100ma hatta mmknse 1A akm verebilecek yetenekte olmal. 2. Kare dalgann genlii Eik deerinin stnde ancak Gate'i bozma (delme) deerinin altnda olmaldr. Blent NALMI