DENEY - 1 - TEMEL KAPI DEVRELERI

1.1 n alma Deney almasnda yaplacak uygulamalarn benzetimlerini yaparak, sonularn n alma raporu olarak hazrlaynz. 1.2 Deneyin Amac Temel kap ilemlerinin ve bu ilemleri gerekletiren kap devrelerinin incelenmesi ve gerekletirilmesi.

1.3 n Bilgiler Bilindii gibi saysal (dijital) elektronik sistemler temel mantk kurallarna uygun alan sistemlerdir. Bu tr sistemlerde gerek giri, gerekse k iki farkl l duruma sahip olabilir (0 veya 1) ve bu tr say sistemlerine ikili (binary) say sistemi denir. En basitinden en karmana kadar btn mantk devrelerinde bu say sistemi kullanlr. Temel olarak lojik kap mevcuttur. Bunlar VEYA (OR), VE (AND), DEL (NOT, INVERTER) kaplardr. Bu temel kaplarn kombinasyonlarndan dier kap trevleri elde edilebilir. Bunlar; NOT-AND NOT-OR EX-OR EX-NOR NAND NOR (VE-DEL kaps) (VEYA-DEL kaps) (Exlusive OR kaps) (Exlusive NOR kaps)

Bu deney almasnda yukarda belirtilen temel lojik kaplar diyot ve transistrlerle kurulan eitli devrelerle oluturulacaktr. Bilindii gibi, transistrler ykselte (amplifier) olarak geni bir uygulama alanna sahiptir. Genel olarak bir transistr tr a alma durumuna sahiptir. Kesim durumu (Cut-off) Aktif durumu Doyum durumu (Saturation)

Transistrlerin kullanld dier nemli bir alan ise saysal elektroniktir. Bu tr uygulamalarda transistrn kesim ve doyum alma durumlarndan yararlanlr. Bir transistrn baz (base) akm sfr olduunda, o transistr doyum durumuna geer. Kesimde olan bir transistrde kolektr-emiter emiter aras ak devre, doyumda olan bir transistrde ise ksa devre gibi davranr. Bu alma durumuna transistrn anahtarlama (switching) (swit alma durumu denir.

1.3.4 VEYA kaps VEYA (OR) kap devresinin sembol ve doruluk tablosu (truth table) ekil 1.1 ve Tablo 1.1de grlmektedir. Bu doruluk tablosunu salayacak birok deiik VEYA kap devresi oluturulabilir. Bu deneyde bunlara bunlara iki farkl rnek verilecek ve incelenecektir.
1

DENEY - 1 - TEMEL KAPI DEVRELERI

Tablo 1.1 Veya kaps doruluk tablosu GRLER IKI A B F 0 0 0 0 1 1 1 0 1 1 1 1 ekil 1.1 Veya kaps sembol

1.3.4.1 Diyot ile VEYA kap devresi ekil 1.2de diyotlarla gerekletirilen iki girili bir VEYA kaps grlmektedir. Bu devrede her iki girie de lojik 0 uygulandnda (pozitif lojie gre 0 volt) DA ve DB diyotlarnn her ikisi de kesim durumundadr. nk diyotun iletime geebilmesi iin doru ynde polarlanmas gerekir. Bu durum ise ekil 2.3de grld gibi diyotun anot ile katot t arasndaki potansiyel farkn (VAK) anot katottan daha pozitif olmak art ile, silikon diyot iin 0.6 Vdan germanyum diyot iin 0.2 Vdan byk olmas gerekir. Girilerin her ikisine de 0 V uygulandnda, diyotlarn her ikisi de kesim durumunda olduundan VEYA kap devresi k F lojik 0 deerine sahiptir. Girilerin en az bir tanesine lojik 1 uygulandnda (+5V) ilgili diyot doru ynde polarlanarak giriteki lojik 1 seviyesi F k noktasna aktarlr. Bu arada iletimdeki diyot zerinde 0.6 V gerilim dm (silikon iin) olacaktr. Sonu olarak girilerin hepsi lojik 0 olduunda F k lojik 0, girilerden herhangi biri veya her ikisi de lojik 1 olduunda F k lojik 1 durumuna gemektedir.

ekil 1.2 Diyot ile VEYA kap devresi

ekil 1.3 VAK

1.3.4.2 Transistr ile VEYA kap devresi ekil 1.4te transistrlerden oluan iki girie sahip bir VEYA kap devresi grlmektedir. Bu devrede girilerden her ikisi de lojik 0 olduunda TA ve TB transistrleri kesim durumundadr.
2

DENEY - 1 - TEMEL KAPI DEVRELERI

Bunun anlam, her iki transistrn de kesim durumunda olmalarndan dolay R direnci zerinden herhangi bir akm gemeyecek ve F k lojik 0 durumunda kalacaktr. Girilerden en az bir tanesi lojik 1 olduunda ilgili transistr iletime (transistrn doyum durumu) geer. Bu durumda I akm R direnci zerinden devresini tamamlayarak F k zerinde bir gerilim dmne neden olur. Bu F k lojik 1 deerinde olduu anlamna gelir.

ekil 1.4 Transistrl VEYA kaps

1.3.5 VE Kaps VE (AND) kap devresinin sembol ve doruluk tablosu ekil 1.5 ve Tablo 1.2de grlmektedir. Bu kapnn k, her iki giriinin de 1olduu durumda 1, dier durumlarda 0dr. VEYA kapsnda olduu gibi VE kapsnn yapm iin de iki rnek verilecektir.

Tablo 1.2 VE kaps doruluk tablosu

GRLER A B 0 0 0 1 1 0 1 1 ekil 1.5 VE kaps

IKI F 0 0 0 1

DENEY - 1 - TEMEL KAPI DEVRELERI

1.3.5.1 Diyot ile VE kap devresi Diyotlu VE kaps ekil 1.6da grlmektedir. Bu devrede her iki girite lojik 0 olduunda DA ve DB diyotlarnn her ikisi de doru ynde polarlanacandan dolay F knda sadece 0.6V grlecektir. Bu potansiyel fark diyot zerinde den VAK gerilimidir ve lojik 0 olarak deerlendirilir. Girilerden bir tanesi lojik 0, dieri lojik 1 seviyesinde oldu old unda durum deimeyecektir. nk bu durumda diyotlardan biri iletimde, dier ise kesimdedir. letim durumundaki diyotun girii lojik 0 olduundan dolay F k bu diyot seviyesinde aseye baland iin lojik 0 seviyede olacaktr. Bu devrede her iki giri lojik 1 seviyesinde olduunda, diyotlar ters ynde polarlanm olacak ve besleme gerilimi (+VCC) F k zerinde grlecektir. Bu k ise lojik 1 olarak deerlendirilmektedir.

ekil 1.6 Diyotlu VE kaps

1.3.5.2 Transistr ile VE kap devresi ekil 1.7deki devrede ise transistrle gerekletirilen bir VE kap devresi grlmektedir. Bu devrede girilerden her ikisi de lojik 0 olduunda TA ve TB transistrleri kesim durumunda olacaktr. Bunun sonucunda C1 noktasnda VCC gerilimi grlecek ve bu gerilim TF transistrn iletime geirecektir. Sonu olarak F k lojik 0 durumuna gelecektir. Girilerin her ikisi de lojik 1 seviyesinde olduunda, TA ve TB transistrlerinin her ikisi de iletim durumunda olacak ve C1 noktas aseye balanm olacaktr. Bu durumda ise TF transistr kesim durumuna geecek ve F k lojik 1 seviyesine gelecektir.

DENEY - 1 - TEMEL KAPI DEVRELERI

ekil 1.7 Transistrl VE kaps

1.3.6 Deil Kaps Deil (NOT) kapsnn sembol ol ve doruluk tablosu ekil 1.8 ve Tablo 1.3de grlmektedir. Bu kap ile uygulanan lojik sinyal terslenmektedir. terslenmektedir

Tablo 1.3 Deil kaps doruluk tablosu GR A 0 1 ekil 1.8 Deil kaps IKI F 1 0

Giriine uygulanan lojik 0 iaretini ka lojik 1, lojik 1 iaretini ise lojik 0 olarak olara ka aktarmaktadr. ekil 1.9da ise DEL kapsnn transistrle gerekletirilmi devresi grlmektedir. Bu devrede girie lojik 0 uygulandnda transistr kesimde ve F knda VCC
5

DENEY - 1 - TEMEL KAPI DEVRELERI

gerilimi grlecektir. Bu ise lojik 1 olarak o deerlendirilir. Girie lojik 1 verildiinde ise transistr iletime geerek F k noktas aseye balanm olur ve F knda lojik 0 seviyesi grlr.

ekil 1.9 Transistrl Deil kaps

1.4 Deneyde Kullanlacak Cihazlar ve Devre Elemanlar Cadet Masterlab deney seti 1 adet AVO metre 2 adet 1N400X Diyot 4 adet LED Diyot 3 adet et BC237 Transistr 2 adet 33K ohm Diren 1 adet 270 ohm Diren 4 adet 1K ohm Diren 3 adet 10K ohm Diren 1 adet 56K ohm Diren 1 adet 100K ohm Diren Balant Kablolar

1.5 Deney almas 1. ekil 1.2 ve 1.4deki VEYA kap devrelerini kurarak, doruluk tablolarn kartnz. 2. ekil 1.6 ve 1.7deki VE kap devrelerini kurarak, doruluk tablolarn kartnz. 3. ekil 1.9daki DEL kap devresini kurarak, doruluk tablosunu karnz. nz. 1.6 Deney le lgili Sorular 1. Temel kap devreleri ve doruluk tablolarn kullanarak NAND, NOR, EXOR ve EXNOR EXNO kap devrelerini iziniz, doruluk tablolarn kararak almalarn anlatnz. 2. Entegre devre teknolojileri hakknda bilgi veriniz. 3. Elektronikte kullanlan pasif ve aktif elemanlar hakknda bilgi veriniz.

DENEY - 2 - LOJIK FONKSIYONLARIN GEREKLESTIRILMESI

2.1 n alma Deney almasnda yaplacak uygulamalarn benzetimlerini yaparak, sonularn n alma raporu olarak hazrlaynz.

2.2 Deneyin Amac Tmleik devre olarak retilmi kap devreleri kullanarak; indirgenmi fonksiyonlarn gerekletirilmesi.

2.3 n Bilgiler Bu deneyde lojik ifadelerin, lojik kap entegre devreleri kullanlarak gerekletirilmesi incelenecektir. Bunun iin ilk olarak verilen lojik ifadenin sadelemesi gerekmektedir. gerekme kinci olarak, sadeletirilen lojik ifade, entegre kap devreleri kullanlarak gerekletirilecektir. Son olarak da girilere, lojik 0 ve lojik 1 uygulanarak gerekletirilen devrenin lojik fonksiyonu salayp salamad test edilecektir. rnek olarak; aadaki ifadeler zerinde gerekli sadeletirmeleri yaparak sonu ifadeleri elde ediniz. a) F = A(A + B) b) F = B(A + A) c) F = AC + AC + C ) d) F = A + B + C + D e) F = (A + B)C Not: A + A = 1 olduundan F = (A + A ) B = B olur.

2.3.1 Boolean fonksiyonlarnn basitletirilmesi Boolean fonksiyonlar, cebirsel yer deitirmelerle basitletirildiinde zel kurallar gerektirdii iin eitli glklerle karlalmaktadr. Diyagram yntemi, bu u glkleri ortadan kaldrmtr. Diyagram yntemi nce Veitch (1952) tarafndan ne srlmtr. Daha sonra Karnough tarafndan gelitirilmitir. Bu sebeple bu ynteme Karnough Diyagram Yntemi denilmektedir. Bu yntem en fazla drt deikenli fonksiyonlar iin kullanl olmaktadr. Be ve daha fazla deikenli fonksiyonlar iin tablo yntemi kullanlmaktadr.

DENEY - 2 - LOJIK FONKSIYONLARIN GEREKLESTIRILMESI

2.3.1.1 ki deikenli karnough diyagram Drt tane mintermi vardr, X ve Y gibi iki giri deikenine sahiptir. Tablo 2.1 ki deikenli karnough diyagram

2.3.1.2 deikenli karnough diyagram Bu sistemde sekiz minterm vardr. Dolays ile diyagram karelidir. Buradaki satr ve stun sralamas ikili say sralamas gibi olmayp, Gray Kodu biimindedir.

Tablo 2.2 deikenli karnoguh diyagram

2.3.1.3 Drt deikenli karnough diyagram Drt deikenli karnough diyagram aadaki ekilde grlmektedir. Drt adet ikili (binary) deiken iin on alt minterm vardr. Buradaki satr ve stun srlamas ikili say sralamas gib gibi i olmayp, Gray Kodu biimindedir.

DENEY - 2 - LOJIK FONKSIYONLARIN GEREKLESTIRILMESI

Tablo 2.3 Drt deikenli karnough diyagram

2.3.1.4 stee bal durumlar stee bal durumlar tmyle tamamlanmam fonksiyonlara ilikin olup, sfr (0) veya bir (1) olarak alnabilen artlardr. Aada bu duruma ilikin bir rnek verilmitir.

F = (1,3,7) = xyz + xyz + xy

Boolean fonksiyonu aadaki istee bal artlar altnda basitletiriniz.

d = (0,2,5) = xyz + xyz + xyz

Tablo 2.4 stee bal durumlar iin rnek karnough haritas

Burada istee bal durumlardan bir tanesi 1 ve iki tanesi 0 olarak alnmtr. F iin basitletirilmi ifade F=z olarak elde edilmitir. 2.4 Deneyde Kullanlacak Cihazlar ve Devre Elemanlar Cadet Masterlab deney seti 1 adet avometre 1 adet 74LS00 1 adet 74LS02 1 adet 74LS04 1 adet 74LS08 1 adet 74LS32 1 adet 270 ohm diren Balant kablolar

DENEY - 2 - LOJIK FONKSIYONLARIN GEREKLESTIRILMESI

2.5 Deney almas 1. Aadaki Boolean fonksiyonlar iin arpmlarn toplam biimindeki basitletirilmi ifadeleri elde ediniz ve elde ettiimiz ifadeyi gerekli elemanlar kullanarak gerekletiriniz. a) F(x, y, z) = (1,2,3,6,7) b) F(w , x, y, z) = (2,3,12,13,14,15) 2. 3. 4. 5. NOT, AND ve OR fonksiyonlarn NAND kaplaryla gerekletiriniz. NOT, AND ve OR fonksiyonlarn NOR kaplaryla gerekletiriniz. F = A(B + CD) + B C fonksiyonunu NAND kaplaryla gerekletiriniz. F = A(B + CD) + B C fonksiyonunu NOR kaplaryla gerekletiriniz.

2.6 Deney le lgili Sorular 2. F = A (BC + D ) + AC fonksiyonunu sadece NOR kaplar kullanarak gerekletiriniz. 3. F = AD + A C fonksiyonunu Boolean cebri fonksiyonlar yardmyla arpm ifadeleri olarak elde ediniz. Elde edilen fonksiyonu sadece NAND kap devreleri kullanarak gerekletiriniz. 4. F = AB C D + A B C D + A B C D fonksiyonunu Karnough kullanarak indirgeyiniz ve elde edilen fonksiyonu sadece NAND kap devreleriyle gerekletiriniz. 2.7 Katalog Bilgileri 1. F = A (BC + D ) + AC fonksiyonunu sadece NAND kaplar kullanarak gerekletiriniz.

1. 74LS00 Katalog bilgisi

2. 74LS02 Katalog bilgisi

10

DENEY - 2 - LOJIK FONKSIYONLARIN GEREKLESTIRILMESI

3. 74LS04 Katalog bilgisi 4. 74LS08 Katalog bilgisi

5. 74LS32 Katalog bilgisi

11

DENEY - 3 - KOMBINASYONEL LOJIK DEVRELERI 1

3.1 n alma Deney almasnda yaplacak uygulamalarn benzetimlerini yaparak, sonularn n alma raporu olarak hazrlaynz.

3.2 Deneyin Amac MSI lojik elemanlar yardmyla kombinasyonel lojik devrelerden IKARICI devrelerin gerekletirilerek almasnn incelenmesi. TOPLAYICI ve

3.3 n Bilgiler 3.3.1 Toplayclar Saysal bilgisayarlarn gerekletirebildikleri birok bilgi ileme ekillerinden birisi de aritmetik ilemlerdir. En temel aritmetik ilem, tek bitlik iki binary saynn toplanmasdr. Bu basit toplama ilemi drt farkl ilemden oluur. 0+0=0, 0+1=1, 1+0=1, 1+1=10 lk ilemde toplamn boyutu bir bit olmasna ramen, drdnc ilemde toplayan ve toplanan binary bilgiler her ikisinin de 1 olmas durumunda ilem sonucunda elde edilen toplamn boyutu iki bittir. Bu durumda elde edilen sonucun en arlkl biti elde (carry) olarak adlandrlr. ki bit bilginin toplamn oplamn gerekletiren kombinasyonel devrelere yar toplayc (half adder, ekil 3.1) , bit bilginin (en arlkl iki bit ve bir nceki devreden gelen elde toplamn gerekletiren devreye de tam toplayc ( full adder), ekil 3.2 ) denir.

Tablo 3.1 Yarm toplayc doruluk tablosu GRLER A B 0 0 0 1 1 0 1 1 ekil 3.1 Yarm toplayc devresi IKILAR TOPLAM ELDE 0 0 1 0 1 0 1 1

ekil 3.2den de grld gibi bir tam toplayc, iki yarm toplayc ve bir OR kapsndan olumaktadr. Tablo 3.2de tam toplayc iki adet bir bitlik bilginin toplanmasn gerekletirmektedir. Eer toplanacak bilgiler bir bitten byk olursa, bit says kadar tam toplayc paralel el olarak kullanlacaktr. ekil 2.3den de grld gibi her tam toplaycnn elde k kendinden sonra gelen tam toplaycnn (kendinden daha arlkl olan iki tam toplayc) elde giriine uygulanr. ekil 3.3de 4 bitlik bir paralel toplayc ematik k olarak gsterilmitir.
12

DENEY - 3 - KOMBINASYONEL LOJIK DEVRELERI 1

ekil 3.2 Tam toplayc devresi

Tablo 3.2 Tam toplayc devresi doruluk tablosu GRLER A B Cin 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 0 1 1 1 0 1 1 1 1 IKILAR TOPLAM ELDE 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1

ekil 3.3 Drt bitlik paralel toplayc emas

13

DENEY - 3 - KOMBINASYONEL LOJIK DEVRELERI 1

3.3.2 karclar Toplam ileminde olduu gibi karma ileminde de drt temel ilem bulunmaktadr. Bu ilemleri gerekletiren kombinasyonel devrelere yarm karc (half subtracter) denir. 0-0=0, 0-1=1, (Bor=1), 1-0=1, 0=1, 1-1=0 1

ekil 3.4 Yarm karc devresi

Tablo 3.3 Yarm karc doruluk tablosu GRLER A B 0 0 0 1 1 0 1 1 IKILAR FARK BOR 0 0 1 1 1 0 0 0

kartma devreleri toplama devresine benzer. Toplayc devredeki, toplam k, fark kna ve elde k ise bor kna benzemektedir.

kili saylar karrken uygulanacak kurallar yukardaki tabloda aklanmtr. Yarm toplaycda elde k yerine yarm karc devrede bor k vardr. Yukardaki ilemlerden ikincisine bakldnda 0dan 1in kmayaca grlmektedir. O halde bir sonraki bitten 1 bor alnr ve 10 ikili bilgisinden 1 kartlr. ekil 3.4 ve Tablo 3.3de bir yarm karc c devresi ve doruluk tablosu verilmitir.

Bir tam karc devresi ise iki yarm karc ve bir OR kapsndan olumaktadr. Bu devre ile doruluk tablosu ekil 3.5 ve Tablo 3.4de grlmektedir.

ekil 3.6da 4 bitlik tam toplayc/karc, ekil 3.7de de ise toplam sonucunu BCDye evirebilen 4 bitlik toplayc devresi grlmektedir.
14

DENEY - 3 - KOMBINASYONEL LOJIK DEVRELERI 1

ekil 3.5 Tam karc devresi

Tablo 3.4 Tam karc doruluk tablosu GRLER IKILAR A B Cin FARK BOR 0 0 0 0 0 0 1 0 1 1 1 0 0 1 0 1 1 0 0 0 0 0 1 1 1 0 1 1 0 1 1 0 1 0 0 1 1 1 1 1

15

DENEY - 3 - KOMBINASYONEL LOJIK DEVRELERI 1

ekil 3.6 Drt bitlik tam toplayc/karc devre

ekil 3.7 BCD evrimli drt bit tam toplayc

16

DENEY - 3 - KOMBINASYONEL LOJIK DEVRELERI 1

3.4 Deneyde Kullanlacak Cihazlar ve Devre Elemanlar Cadet Masterlab deney seti 1 adet avometre 1 adet 74LS08 1 adet 74LS32 5. 1 adet 74LS86 1 adet 74LS83 2 adet 270 ohm diren Balant kablolar

3.5 Deney almas 1. ekil 3.1deki devreyi kurunuz ve almasn inceleyiniz. 2. ekil 3.2deki devreyi kurunuz ve almasn inceleyiniz. 3. ekil 3.3teki 4 bitlik paralel toplaycy 74LS83 paketi yardmyla gerekletiriniz ve 4 bitlik toplama rnekleri yapnz. 4. ekil 3.4deki devreyi kurunuz ve almasn inceleyiniz. 5. ekil 3.5deki devreyi kurunuz ve almasn inceleyiniz. 6. ekil 3.6daki devreyi kurunuz ve almasn inceleyiniz. 3.6 Deney le lgili Sorular 1. ekil 3.3deki 4 bitlik paralel toplaycda tam toplayc yerine neden yarm toplayc kullanlmaz. 2. ekil 3.6daki devrenin alma prensibini izah ediniz. 3. Binary arpma ve blme ilemleri hakknda teorik bilgi veriniz. 4. Quad Full-Adder Adder ve NAND devre paketleri kullanarak 4 bit x 3bit arpma devresi tasarlaynz. 3.7 Katalog Bilgileri

1. 74LS86 Katalog bilgisi

2. 74LS83 Katalog bilgisi

17

DENEY - 4 - KOMBINASYONEL LOJIK DEVRELERI 2

4.1 n almas Deney almasnda yaplacak uygulamalarn benzetimlerini yaparak, sonularn n alma raporu olarak hazrlaynz.

4.2 Deneyin Amac MSI lojik elemanlar yardmyla kombinasyonel lojik devrelerden ENCODER ve DECODER devrelerin gerekletirilerek almalarnn incelenmesi.

4.3 n Bilgiler Bilindii gibi dijital sistemlerde devreler, kombinasyonel (combinational) ya da ardk (sequential) devreler eklinde kurulmu olabilirler. labilirler. Kombinasyonel devreler lojik kaplardan oluurlar ve herhangi bir andaki klar o andaki girilerinin durumlarna baldr. Bir kombinasyonel devrenin k, giriin bir nceki durumunu etkilemez. Kombinasyonel devre, Boolean fonksiyonlar yardmyla mantksal olarak tanmlanm sadece bir zel ilemi yerine getiren devredir. Ardk devreler ise lojik kaplarn yan sra depolama elemanlarn (flip-flop) (flip da kapsarlar. Buna bal olarak ardk devrenin klar, depolama elemanlarnn durumuna duru ve harici girilerine baldr. Bir kombinasyonel devre, giriler ve bu girilere bal klardan oluur. Kombinasyonel devrenin klarnda, girilerine herhangi bir anda uygulanacak bilgiye gre o anda devrenin kurulu amacna uygun ekilde bilgiler ler elde edilecektir.

Bu deney almasnda kombinasyonel lojik devrelerden decoder ve encoder devreleri incelenecektir.

4.3.1 Kod zc (decoders) Decoder, N giri hattndan oluan binary giri bilgisini 2N k hattna evirebilen kombinasyonel devredir. edir. Decoderlar ekil 4.1de grld gibi, yap olarak N binary giri hattn M k hattna evirdiklerinden dolay NxM ya da N-M N M decoder olarak adlandrlrlar. N Burada M=2 ilikisi sz konusudur.

ekil 4.1 NxM Decodern genel grn

18

DENEY - 4 - KOMBINASYONEL LOJIK DEVRELERI 2

Genel olarak decoderlar IC paketler ierisinde 2x4, 3x8, 4x10, 4x16 eklinde dzenlenmi olarak bulunurlar. ekil 4.2 ve Tablo ablo 4.1de 2x4 decoder devresi ve doruluk tablosu grlmektedir. ekil 4.2de grld gibi decoder devre A ve B girilerine ve bu girilerin kombinasyonuna bal olarak drt ka sahiptir.

ekil 4.2 2x4 Decoder devresi

Tablo 4.1 2x4 Decoder doruluk tablosu GRLER E A B 1 X X 0 0 0 0 0 1 0 1 0 0 1 1 D0 1 0 1 1 1 IKILAR D1 D2 1 1 1 1 0 1 1 0 1 1 D3 1 1 1 1 0

Girie uygulanacak bilginin her kombinasyonunda klardan sadece birinde lojik 1 seviye grlecek, dier klar ise lojik 0 seviyeye sahip olacaklardr. ekil 4.1de grld gibi, NxM decoder devresi giri ve k hatlarndan baka bir de ENABLE giriine sahiptir. Eer NxM decoder devresi gerekli olan ENABLE sinyaline sahip deilse (ENABLE=0) decoder devre yapmas gereken ilemi yerine getiremez ve devre pasif durumdadr. Uygun ENABLE sinyali uygulandnda (ENABLE=1) decoder devre aktif durumdadr ve normal alma ilemlerini yerine getirir. Ayrca ENABLE girii birden ok decoder devrelerinin bulunduu dijital devrelerde, uygun bir seici lojik devre yardmyla istenilen decoderli devrenin de seilmesinde kullanlabilir. ekil 4.3de ENABLE girili 3x8 decoder devresi ve doruluk tablosu grlmektedir. Deiik kapasitelerde decoder devreleri IC paketlerinde mevcut olduu gibi (2x4, 3x8, 4x10, 4x16) birka decoder yardmyla daha byk ka kapasitelerde pasitelerde decoder devreler oluturulabilir. rnek olarak 4x16 decoder devre elde edebilmek iin 3x8 decoderlardan faydalanlabilir. ekil 4.4de grld gibi 4 bitlik bir binary kodun A0, A1 ve A2 hatlar her iki decodern x, y ve z girilerine uygulanr. uygula A3, hatt ise birinci decodern ENABLE giriine direk olarak balanr. 4 bitlik binary kod 16 deiik kombinasyona sahiptir. A3=0 olduu srece birinci decoder aktif durumda olacak, ikinci decoder uygun ENABLE sinyaline sahip olmadndan dolay pasif f durumda olacaktr. A3=1 olduunda ise ikinci decoder aktif duruma geecektir.
19

DENEY - 4 - KOMBINASYONEL LOJIK DEVRELERI 2

ekil 4.3 3x8 Decoder devresi

Tablo 4.2 3x8 Decoder devresi doruluk tablosu GRLER E X Y Z 0 X X X 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 D0 D1 1 1 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 D2 1 0 0 1 0 0 0 0 0 IKILAR D3 D4 D5 1 1 1 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0 0 0 D6 1 0 0 0 0 0 0 1 0 D7 1 0 0 0 0 0 0 0 1

20

DENEY - 4 - KOMBINASYONEL LOJIK DEVRELERI 2

ekil 4.4 3x8 Decoder yardmyla 4x16 decoder devrenin kurulmas

4.3.2 Kodlayclar (encoders) Encoder bir decoderin tersi ilem yapan kombinasyonel bir lojik devredir. Bir encoder devre 2N giri hattna ve N k hattna sahiptir. k hatlarndan 2N deiken giri iin binary kodlar retir. Giriler M ve klar N olarak adlandrldnda MxN ya da M-N M encoder olarak tanmlanabilir.

ekil 4.5 MxN Encoderin genel grn

21

DENEY - 4 - KOMBINASYONEL LOJIK DEVRELERI 2

ekil 4.6 ve Tablo 3.3den da grlecei gibi encoder devresi 8 girie ve bu girilere karlk binary olarak retilecek kodlarn elde edilecei ka sahiptir. Girie 28=256 mmkn olabilecek durum uygulanabilmesine karlk bunlarn sadece doruluk tablosunda grld gibi 8 giri deikeni giri olarak kabul edilecek ve bu girilere karlk binary kodlar retecektir.

Bu ilem bir anlamda decimal giriin binary forma dntrlmesi olarak da adlandrabilir (decoder devrede ise binary giri byklnn decimal forma dntrlmesi sz konusudur). ekil 4.6da grlen encoder der devresi IC paketler halinde mevcut deildir. IC paketler halinde elde edilebilecek bir encoder devresi ncelikli evrim yapan encoder (priority encoder) olarak adlandrlr.

Bunun anlam udur; encodera giri olarak uygulanan her hattn bir ncelik sras vardr. Buna gre girilerden biri en yksek ncelikli giri (D7) ve bir dieri en dk ncelikli giritir (D0).

rnek olarak bu girilerden en yksek ncelikli girie karlk bir binary kod retecektir. Burada D5 girii D2ye gre daha ncelikli ncelikl giritir ve kta 101 binary kodu retilecektir. 74148 byle bir encodera rnektir.

ekil 4.6 Encoder devresi

22

DENEY - 4 - KOMBINASYONEL LOJIK DEVRELERI 2

Tablo 4.3 Encoder devresi doruluk tablosu D0 1 0 0 0 0 0 0 0 D1 0 1 0 0 0 0 0 0 D2 0 0 1 0 0 0 0 0 GRLER D3 D4 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 D5 0 0 0 0 0 1 0 0 D6 0 0 0 0 0 0 1 0 D7 0 0 0 0 0 0 0 1 IKILAR X Y Z 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

4.4 Deneyde Kullanlacak Cihazlar ve Devre Elemanlar CADET Masterlab deney seti 1 adet AVO Metre 1 adet 74138 1 adet 74139 1 adet 74148 1 adet 270 ohm diren Balant kablolar

4.5 Deney almas 1. 74138 IC paketi ile 3x8 decoder devresini kurarak almasn inceleyiniz. 2. 74139 IC paketi ierisinde bulunan iki adet 2x4 decoder yardm ile 3x8 decoder devresini gerekletiriniz. 3. 74148 IC paketi ile 8x3 encoder devresini kurup altrnz. 4.6 Deney le lgili Sorular 1. 2x4 decoder paketleri yardmyla 4x16 decoder devresini gerekletiriniz. 2. 3x8 decoder paketleri yardmyla yardmyl 5x32 decoder devresini gerekletiriniz. 3. ncelikli evrim yapan encoder veya decoder mant hakknda bilgi veriniz. 4. 74148 IC paketi 8x3 ncelikli evrim yapan bir encoderdr. 74148 ve lojik kaplar yardm ile 10x4 encoder devresini gerekletiriniz.

23

DENEY - 4 - KOMBINASYONEL LOJIK DEVRELERI 2

4.7 Katalog Bilgileri 1. 74LS138 Katalog bilgisi 2. 74LS139 Katalog bilgisi

3. 74LS148 Katalog bilgisi

24

DENEY - 5 - KOMBINASYONEL LOJIK DEVRELERI 3

5.1 n alma Deney almasnda yaplacak uygulamalarn benzetimlerini yaparak, sonularn n alma raporu olarak hazrlaynz.

5.2 Deneyin Amac MSI lojik elemanlar yardmyla kombinasyonel lojik devrelerden MULTIPLEXER ve DEMULTIPLEXER devrelerin kurulmas ve incelenmesi.

5.3 n Bilgiler Bu deney almasnda drdnc deneye ilave olarak kombinasyonel lojik devrelerden multiplexer ve demultiplexer devrelerin almalar incelenecektir.

5.3.1 oullayclar (multiplexers) oullama (multiplexing) ilemi, birden fazla bilgi biriminin daha az kanal ya da hattan ileletilmesi anlamna gelir. Bir dijital oullayc (multiplexer) giri hatlarna uygulanan binary bilgilerden sadece bir ir tanesini seerek tek bir ka veren kombinasyonel bir devredir. Giriteki hatlardan herhangi birinin seilme ilemi ise seme hatlar (select line) yardm ile i kontrol edilir. ekil 5.1de grld gibi bir multiplexer 2N girie, N seme (select) ucuna ucu ve bir k ucuna sahiptir. Bu multiplexer devresi 2N girie ve 1 ka sahip olduundan Nx1 multiplexer olarak adlandrlr. Genel olarak 2x1, 4x1, 8x1, 16x1 multiplexer devreleri oluturulabilir.

ekil 5.1 Multiplexer devresinin genel grnm

ekil 5.2 ve Tablo 5.1de 4x1 multiplexer devresi ve doruluk tablosu grlmektedir. ekilde de grld gibi 4 binary bilgi girii ve bu girilerden istenilen birini semek iin 2 seme (select) hatt mevcuttur. Seme ucuna uygulanacak seme bilgisine gre gre istenilen bilgi seilmi ve ka aktarlm olur. multiplexer devre ayrca bilgi seici (data selector) olarak da adlandrlr. oullanacak bilginin 1 bitlik deil de daha fazla olmas durumunda ayn mantktan hareket ederek gerekli multiplexer devresi devres kurulabilir. rnek olarak A4 A3 A2 A1 ve B4 B3 B2 B1 bilgi bloklarnn oullanmasn ele alrsak byle bir ilemi emi yapacak multiplexer ekil 5.3de

25

DENEY - 5 - KOMBINASYONEL LOJIK DEVRELERI 3

grld gibidir. ekilde grld gibi S=0 olduunda A bilgi blou, S=1 olduunda B bilgi blou seilerek ka aktarlr. Byle bir multiplexer drtl 2x1 multiplexer olarak adlandrlr.

Tablo 5.1 4x1 Multiplexer doruluk tablosu

S1 0 0 1 1

S0 0 1 0 1

Y I0 I1 I2 I3

ekil 5.2 4x1 Multiplexer devresi

ekil 5.3 Drtl 2x1 multiplexer

26

DENEY - 5 - KOMBINASYONEL LOJIK DEVRELERI 3

5.3.2 Seiciler (demultiplexers) Demultiplexer devre multiplexer devrenin tersi ilem yapan kombinasyonel bir devredir. Bir demultiplexer devre tek bir giri hattndan ald bilgiyi N seme (select) hattna ile uygulanan seme bilgisine gre 2N hattan tan birine iletir. ekil 5.4de grld gibi 1 girie, 2N ka ve N seme ucuna sahiptir.

ekil 5.4 Demultiplexer devresinin genel grn

Genel olarak demultiplexer devreleri 1x2, 1x4, 1x8, 1x16 olarak gerekle ge tirilir. ekil 5.5 ve Tablo 5.2de 1x4 demultiplexer devresi ve doruluk tablosu grlmektedir. Bu devre ayn zamanda 2x4 decoder devresidir. Aralarnda uygulama fark udur; Decoder devrede giriin uyguland hatlar demultiplexer devrede devrede seici u olarak kullanlr. Decoder devredeki ENABLE ucu ise demultiplexer devrede bilgi girii olarak kullanlr.

ekil 5.5 1x4 Demultiplexer devresi Tablo 5.2 1x4 Demultiplexer doruluk tablosu GRLER E A B 1 X X 0 0 0 0 0 1 0 1 0 0 1 1 D0 0 1 0 0 0
27

IKILAR D1 D2 0 0 0 0 1 0 0 1 0 0

D3 0 0 0 0 1

DENEY - 5 - KOMBINASYONEL LOJIK DEVRELERI 3

5.4 Deneyde Kullanlacak Cihaz ve Devre Elemanlar CADET Masterlab deney seti 1 adet 74LS151 1 adet 74LS153 1 adet 74LS155 1 adet 74LS157 1 adet 74LS04 10 adet LED 1 adet 270 ohm Diren Balant Kablolar

5.5 Deney almas 1. 74151 IC paketi ile 8x1 multiplexer devresini kurup almasn inceleyiniz. 2. 74157 IC paketi ile 4 bit A ve B bilgilerini oullaynz (drtl 2x1 multiplexer). 3. 74LS153 ve 74LS177 IC paketleri ile 8x1 multiplexer dev devresini resini kurup almasn inceleyiniz. 4. 74155 IC paketi ile 1x4 demultiplexer devresini kurup almasn inceleyiniz. 5.6 Deney le lgili Sorular 1. 2x1 MUXlar yardm ile 16x1 MUX devresini gerekletiriniz. 2. 4x1 MUXlar yardm ile 16x1 MUX devresini gerekletiriniz. 3. 4x1 DEMUXlar yardm ile 4er bitlik gruplar seebilen DEMUX devresi gerekleyiniz. 4. 5.7 Katalog Bilgileri 1. 74LS151 Katalog bilgisi 2. 74LS153 Katalog bilgisi

28

DENEY - 5 - KOMBINASYONEL LOJIK DEVRELERI 3

3. 74LS155 Katalog bilgisi

4. 74LS157 Katalog bilgisi

29

DENEY - 6 - ARDISIK LOJIK DEVRELERI 1

6.1 n alma Deney almasnda yaplacak uygulamalarn benzetimlerini yaparak, sonularn n alma raporu olarak hazrlaynz.

6.2 Deneyin Amac Ardk devrelerin temeli olan FLIP-FLOP (FF) devrelerinin alma esaslarnn incelenmesi ve gerekletirilmesi.

6.3 n Bilgiler nceki deneylerde kombinasyonel lojik devre elemanlarndan DECODER, ENCODER, MULTIPLEXER ve DEMULTPLEXER devreleri incelenmiti. MSI Lojik devre elemanlarnn elemanlar dier grubu ise ardk (Sequential) lojik devre elemanlardr. Bir ardk devre; bir flip flip-flop grubundan ve kap devrelerini kapsayan bir kombinasyonel devreden oluur. Bir ardk devrede temel eleman flip-floplardr. floplardr. nk byle bir devreden flip-flop flip flop karldnda geriye kalan devre sadece bir kombinasyonel devredir. O halde; kombinasyonel bir devreyi de ardk devre olarak adlandrabiliriz. Bu deney almasnda ardk lojik devrelerin temelini tekil eden FLIP-FLOPlar FLIP incelenecektir. Bilindii gibi flip-floplar flip floplar temel depolama birimleridir. Her flip-flop flip bir bitlik dijital bilgiyi (0 veya 1) zerinde depolayabilir. Temel olarak drt flip flip-flop flop tipi vardr. Bunlar; RS Flip-Flop D Flip-Flop JK Flip-Flop T Flip-Flop

6.3.1 RS flip-flop ekil 6.1de grld gibi RS FFun S(set) ve R(reset) olmak zere iki girii ve olmak zere iki k bulunmaktadr. Q k RS FFun o andaki durumunu gsterir. Eer Q=1 ise FF Set edilmi, Q=0 ise FF Reset edilmi demektir. Tablo 6.1 RS flipflop doruluk tablosu

ekil 6.1 RS flipflop flip

30

DENEY - 6 - ARDISIK LOJIK DEVRELERI 1

RS-FFu FFu NAND ve NOR kaplar yardmyla iki ayr ekilde gerekle letirilmesi mmkndr. ekil 6.2, Tablo 6.2, ekil 6.3 ve Tablo 6.3te bu flip-flop flip flop gerekletirmeleri ve doruluk tablolar grlmektedir. Doruluk tablolarndan da grlecei gibi NAND ve NOR kaplar ile yaplan RS-FFlar FFlar arasnda kk bir fark vardr. S ve R girilerinin ayn olduu durumlarda, (S, R=1 ve S, R=0) NOR kaplar ile yaplan FFun klar ile NAND kaplar ile yaplan FFun klarnn deiik durumlara sahip olduuna dikkat ediniz. Burada sz edilen RS-FFlar FFlar asenkron bir alma gstermektedir. Bunun anlam udur; FFun S ve R girilerine uygulanan lojik deerler deitiince klar girilere bal olarak direkt etkilenecektir. RS FF baz ilavelerle e zamanl (senkron) alr duruma getirilebilir. Yani FFun girilerindeki herhangi bir deiiklik ka hemen aktarlamaz. Aktarma ilemi iin bir kontrol devresine ihtiya vardr. Bu durum ise RS FFa bir CLK (clock) girii eklemekle ek salanabilir. ekil 6.4de senkron olarak alan CLK girili bir RS FF devresi grlmektedir. Burada CLK=0 olduunda FFun S ve R girilerine ne deer verilirse verilsin ve klar girilerden etkilenmeyecektir. CLK=1 olduunda FF normal almasn gsterecektir. Sonu olarak; FFun almas CLK giriine bamldr.

flip ekil 6.2 NOR Kaplaryla gerekletirilmi RS flipflop

Tablo 6.2 NOR Kaplaryla gerekletirilmi RS flipflop doruluk tablosu

ekil 6.3 NAND Kaplaryla gerekletirilmi RS flipflop flop

31

DENEY - 6 - ARDISIK LOJIK DEVRELERI 1

Tablo 6.3 NAND Kaplaryla gerekletirilmi RS flipflop doruluk tablosu

ekil 6.4 NAND Kaplaryla gerekletirilmi clk girili RS flipflop flip

6.3.2 D flip-flop D tipi FF tek girili bir depolama birimidir. Bu giri D (data) girii olarak adlandrlr. D giriine uygulanan bilgi (0 veya 1) ka CLK giriine uygulanan bir iaret yardm ile aktarlr. ekil 6.5 ve Tablo 6.4te D tipi FFun sembolik gsterilimi ve doruluk tablosu grlmektedir. D tipi FF, RS FFa baz deiiklikler yaplarak elde edilir. Bu deiiklik sadece RS FFun girileri arasna bir INVERTER R eklenerek salanr. ekil 6.6da CLK girili bir RS FF yardmyla elde edilen D tipi FF grlmektedir. Tablo 6.4 D flipflop doruluk tablosu

ekil 6.5 D flipflop flop

Birbirlerinden farkl zelliklere sahip eitli D tipi FFlar mevcuttur. Bu tipler FFun CLK giriine uygulanan zamanlama (clock) iaretinin alglanmasna gre; kenar tetiklenmeli (edge(edge sensitive) ve seviye tetikleme (level-sensitive) (level flip-floplar olmak zere iki gruba ayrlrlar. Seviye tetiklemeli FFlar genellikle LATCH olarak adlandrlrlar. Bu iki grup FFu birbirinden ayrt etmek iin kenar tetiklemeli FFun CLK giriine (>) iareti konur (ekil 6.7).

32

DENEY - 6 - ARDISIK LOJIK DEVRELERI 1

FF ekil 6.6 RS-FF yardmyla gerekletirilmi DFF

Kenar tetiklemeli D tipi FFun al mas yledir. ekil 6.8de grld gibi CLK iareti gelinceye kadar Q k deerini korur. Yeni gelen CLK iareti ile D deki bilgi yeniden Q kna aktarlr.

ekil 6.7 a) Kenar tetiklemeli D-FF D

b) Seviye tetiklemeli DFF FF

Seviye tetiklemeli D tipi FFun (LATCH) almas ise yledir. ekil 6.9da grld gibi CLK iaretinin lojik 1 seviyesine getikten ve lojik 1 seviyesinde kald srece D giriindeki bilgi olduu gibi Q kna aktarlr. CLK iareti lojik 1 seviyesinden lojik 0 seviyesine getii anda D giriindeki en son bilgi Q kna LATCH (kilitlenmi) olacaktr. Dolaysyla CLK iaretinin yeniden lojik 1 olmasna kadar deimeyecektir.

ekil 6.8 Kenar tetiklemeli D-FFun almas

33

DENEY - 6 - ARDISIK LOJIK DEVRELERI 1

ekil 6.9 Seviye tetiklemeli D-FF FF (LATCH)un almas

D tipi FFlarda ayrca PRESET ve CLEAR olmak zere iki ayr giri mevcuttur. Bu iki giri D tipi FFun girilerinden bamsz olarak FFun durumunu asenkron olarak etkiler. PRESET=0 iken Q daima set durumunda (Q=1) ve PRESET=1 iken FF normal alma zelliklerini gsterir. CLEAR=0 iken Q daima reset durumundadr. (Q=0) ve CLEAR=1 iken FF normal alma zelliini devam ettirir. Yani FFun normal nor alabilmesi iin bu iki giriinde lojik 1 seviyesinde olmas gerekir. Bu iki giri kesinlikle ayn anda kullanlmamaldr. Bota almada her ikisi de lojik 1, aktif hale getirmede biri lojik 1 iken dieri lojik 0; PRESET=CLEAR=0 durumu tanm gerei kesinlikle uygulanmamaldr.

6.3.3 JK flipflop

Tablo 6.5 JK flipflop doruluk tablosu

ekil 6.10 JK flip flop

Bir JK FF, be girie (J, K, CLOCK, PRESET, CLEAR) iki ka (Q ve Q) sahiptir. ekil 6.10 ve Tablo 6.5te JK FFun sembolik eklini ve doruluk tablosunu gstermektedir. PRESET ve CLEAR girileri D tipi FFdaki gibidir. Doruluk tablosundan da grlecei gibi JK FF, RS FFa olduka benzer. Aralarndaki fark udur; RS FFun her iki giriinin lojik 1 olmas olma durumunda sonu belirsizdi. JK FFda ise her iki giriinde lojik 1 olmas durumunda ve CLK girii
34

DENEY - 6 - ARDISIK LOJIK DEVRELERI 1

uyarldnda Q k bulunduu son durumun tersi duruma sahip olur. Bu alma durumunda CLK ularna uygulanan clock darbesinin frekans ikiye blnr. Bu zelliinden dolay sayc dizaynlarnda en ok kullanlan FF tipidir. 6.4 Deneyde Kullanlacak Cihazlar ve Devre Elemanlar CADET Masterlab deney seti Osiloskop Frekans Jeneratr 1 adet 74LS00 1 adet 74LS02 1 adet 74LS04 1 adet 74LS74 1 adet 74LS75 1 adet 74LS76 Balant Kablolar

6.5 Deney almas 1. ekil 6.2, 6.3 ve 6.4deki devreleri kurup doruluk tablolarn kararak almalarn inceleyiniz. 2. ekil 6.6daki devreyi kurup, RS FF yardm ile D tipi FF gerekletiriniz. Doruluk tablosunu karnz. 3. ekil 6.7 a) ve b)deki D tipi FFlarn almalarn 7474 ve 7475 IC paketleri yardmyla inceleyiniz ve aralarndaki fark gzlemleyiniz. 4. ekil 6.10daki JK FF doruluk tablosunu 7476 IC paketi yardmyla karnz ve almalarn inceleyiniz. 5. JK FFun J ve K girileri lojik 1 seviyesinde iken CLK giriine 1 KHzlik kare dalga uygulayp Q knda elde edilen dalga formunu gzleyiniz ve yorumlaynz.

6.6 Deney le lgili Sorular 1. ekil 6.7 a) ve b)deki FFlarn CLK girilerine INVERTER NVERTER ilave edildii durumda almalarn ekil izerek aklaynz. 2. ekil 6.10daki JK FFun Q kn ayn zelliklere sahip dier bir JK FFun CLK girii balandnda en son FFun Q knda elde edilen dalga eklini izerek anlatnz. 3. T tipi pi FF hakknda bilgi veriniz. Doruluk tablosunu kararak hangi FFu kullanarak T tipi FF elde edebileceimiz konusunda fikir yrtnz. 4. Sadece NAND kaplar kullanarak S, R, CLK, PRESET ve CLEAR girilerine sahip RS FF devresini dizayn ediniz.

35

DENEY - 6 - ARDISIK LOJIK DEVRELERI 1

6.7 Katalog Bilgileri 1. 74LS74 Katalog bilgisi 2. 74LS75 Katalog bilgisi

3. 74LS76 Katalog bilgisi

36

DENEY - 7 - ARDISIK LOJIK DEVRELERI 2

7.1 n alma Deney almasnda yaplacak uygulamalarn benzetimlerini yaparak, sonularn n alma raporu olarak hazrlaynz.

7.2 Deneyin Amac Ardk lojik devrelerden olan REGISTER (Kaydedici) devrelerinin ve SHIFT REGISTER (kaydrmal kaydedici) devrelerinin kurulmas ve alma esaslarnn incelenmesi.

7.3 n alma 7.3.1 Register Ardk devrelerin bir yesi olan register; bir binary bilgiyi tutmak iin kullanlan binary binar depolama hcreleri (flip-flop) flop) grubundan oluan bir devre olarak tanmlanabilir. N-bitlik N bir register, N adet flip-floptan floptan oluur ve N-bit bit binary bilgiyi depolar. Bu register devresi flip-floplar flip haricinde kaplardan oluan bir kombinasyonel devreyi de bnyelerinde bulundurabilirler. Byle bir devrede flip-floplar floplar binary bilgiyi depolama grevini, kap devrelerinden oluan kombinasyonel devre ise binary bilginin registern ne zaman ve nasl depolanacan kontrol eder. MSI devre olarak elde edilebilecek birok deiik register tipi mevcuttur. En basit register ise yardmc kap devreleri kullanlmakszn sadece D tipi flip flip-floplardan floplardan oluan registerdir. ekil 7.1, D tipi flip-floptan oluan 4 bitlik basit bir registera rnektir.

ekil 7.1 4-Bit register

Clock sinyal girii (CP) drt girite bulunan bilgilerin (I4-I1) registera depolanmasn salar. Clock sinyalinin uygulanmas ile 4-bitlik 4 binary bilgi 4-bit bit registera kaydedilmi olur ve depolanm bilgiler registern kndan (A4-A1) gzlenebilir. Bir register dizaynnda en nemli nokta, kullanlacak flip-floplarn floplarn tetikleme tipine (clock girii) karar vermektir. Eer flip-floplar D tipi latchlerden seilmi ise, D girilerindeki bilgiler CP=1 iken Q klarna transfer edilecektir ve CP=1 olduu srece D girilerindeki bilgiler srekli Q kna aktarlacaktr. CP=0 olduu anda ise D giriindeki bilgiler Q knda tutulmu olacak, CP=1 oluncaya kadar byle kalacaktr. Bir baka deyile CP=0 olduktan sonra D girilerine uygulanacak bilgiler Q klarna aktarlamayacaktr. Burada sz edilen flip-flop flip flop grubu clock palsnn sresine duyarldr (seviye tetikleme) ve LATCH olarak anlr. CP girii ise G eklinde isim deitirir.
37

DENEY - 7 - ARDISIK LOJIK DEVRELERI 2

nemli bir not olarak bilinmelidir ki Clock palslarnn palslarnn sresine duyarl flipfloplar flip register dzenlemelerinde kullanlmamaldr. Dier bir deyile; ardk devrelerde clock palsnn gei zamanna duyarl flip-floplar floplar (kenar tetiklemeli) tercih edilmelidir. Bunun nedeni ise udur; clock darbe sresine duyarl flip-floplar floplar grubuna bir bilgiyi kaydetmek iin (sakl tutma) clock darbe sresinin pozitif (dme) veya negatif (ykselme) darbe sresinin deiim gsterdii an beklemek gerekir (ekil 6.9daki seviye tetiklemeli D flip-floplarn flip almasna baknz). Bu sre ise bilginin kayt edilmesinde bir zaman gecikmesi meydana getirir. Bu durum kullanmda ise baz zorluklara yol aabilir. Buna karlk, clock darbesinin sadece gei anna baml olarak alan flip-floplar floplar (kenar tetiklemeli) zerinde depolanacak bilgi, clock palsnn bir seviyeden dier seviyeye getii anda (seviye deime an) flip-floplar floplar zerinde depolanacandan herhangi bir zaman gecikmesi sz konusu olmayacaktr. Bu durumda daha gvenilir bir depolama ilemi getirilmi olacaktr.

ekil 7.2 Clock iaretlerinin zellikleri

Sonu olarak; clock palsnn gei zamanna duyarl flip-floplar floplar grubu REGISTER, buna karlk clock palsnn sresine duyarl flip-floplar flip floplar grubu ise LATCH olarak anlr.Bir registere yeni bilgiler transfer etme ilemi, register ykleme (loading) olarak adlandrlr. Eer registera btn bilgiler ayn anda tek bir clock pals ile ykleniyorsa, register paralel olarak olara yklenmi denir. ekil 7.1deki register devresinde girilerdeki btn bilgiler paralel olarak ak CP giriine uygulanan tek bir clock pals ile yklenmektedir. Dier bir deyile, CP registera yeni bilgilerin depolanmasn kontrol eden bir ENABLE sinyali olarak tanmlanabilir. ekil 7.3deki devrede ise RS flip-floplardan oluan ve ykleme kontrol giri gi ine (Load Control Input) sahip 4-bitlik 4 register grlmektedir. Bu devre ekil 7.1den farkl yapdadr. Depolanmak istenen bilgiler LOAD kontrol girii ile ANDlenerek RS flip-flop flip girilerine uygulanmaktadr. Bunun anlam ise depolama ileminin LOAD kontrol ontrol giriine baml olmasdr. Clock darbelerinin srekli ekilde flipfloplara floplara uygulanmasna karlk LOAD kontrol girii, registern ilemlerini kontrol eden giri durumundadr. ekil 7.3den grld gibi iki AND kaps, bir INVERTER ve I girii yardmyla flip-flopun flopun R ve S girilerine uygulanacak bilgi tayin edilmi olacaktr. Eer LOAD=o ise R ve S her ikisi de lojik 0 deerine sahip olacaktr ve flip-flop flip durumunu deitirmeyecektir. Yani I giriindeki bilgi flip-flop giriine uygulanmam olacaktr. LOAD=1 olduunda I giriine uygulanan bilgi; iki AND kaps ve bir INVERTERden oluan kombinasyonel devre yardmyla da flip-flopa flip depolanm olacaktr.

38

DENEY - 7 - ARDISIK LOJIK DEVRELERI 2

ekil 7.3 4 Bit register (paralel yklemeli)

Clear girii ise registern gistern zerinde depolanm olan bilgilerin silinmesini salar. CLEAR=0 olduunda depolanm bilgiler silinir ve CLEAR=1 olduunda register etkilenmeden normal alma zelliklerini srdrr.

7.3.2 Shift register zerindeki bilgiyi sa ya da sol dorultuda da kaydrabilen registera SHIFT REGISTER denir. Bir shift registern yaps arka arkaya kaskad olarak balanm flip-floplar floplar zincirinden oluur. Bu yapda her flip-flopun flopun k bir sonraki flip-flopun flip giriine balanmaktadr ve btn flipflip floplarn clock girileri paralel olarak balanmtr. En basit shift register ekil 7.4de grld gibi sadece flip-floplardan floplardan oluur. Her clock darbesi sonunda registerlardaki bilgiler bir saa kaydrlm olur. Kaydrma ilemi (shift operation) esnasnda shift registerda registerda kaydrlacak bilgiler seri giriten uygulanr.

39

DENEY - 7 - ARDISIK LOJIK DEVRELERI 2

ekil 7.4 En Basit Shift Register

Shift registern seri kndan her kaydrma ilemi sonunda kna aktarlacak bilgiler elde edilmi olur. Ayrca her flip-flopun flopun Q klar, beraberce paralel k olarak da kullanlabilir. Genel olarak shift registerlar paralel dijital bilgiyi seri dijital bilgiye, ya da seri dijital bilgiyi paralel dijital bilgiye dntrebilir. Ayrca bu evrimler esnasnda evrimin yn de seilebilir (74164 ve 74165 65 entegrelerine baknz). rnek olarak seri bilginin paralele evrilmesini inceleyelim. Drt bitlik shift registerda ilk olarak 0111 dijital bilgisi depolu olduu kabul edilirse, shift registere uygulanacak her clock darbesinde bir bit saa kayacak ve 4 clock c darbesi sonunda ise daha nce depolanm bulunan bilginin tamam seri ktan darya atlm olacaktr. Bu olaylar srasnda seri giriten uygulanacak bilgiler shift registera depolanm depol olacaktr (ekil 7.5). Bu esnada shift registerdaki kaydrma ileminin saa doru olduuna dikkat ediniz.

ekil 7.5 Shift registerda kaydrma ileminde admlar

7.4 Deneyde Kullanlacak Cihazlar ve Devre Elemanlar CADET Masterlab deney seti 1 adet 74LS164 1 adet 74LS165 1 adet 74LS174 1 adet 74LS194 1 adet 270 ohm diren Balant kablolar

40

DENEY - 7 - ARDISIK LOJIK DEVRELERI 2

7.5 Deney almas 1. 74LS174 IC paketi yardm ile 6 bitlik register kurunuz. Girilerine rastgele bilgiler vererek bu bilgileri kayt etmeye alnz. 2. 74LS164 IC paketi yardm ile 10101010 ve 11110000 seri bilgilerini paralel bilgiye dntrnz. 3. 74Ls165 IC paketi yardm ile 10101010 ve 11110000 paralel bilgilerini seri bilgiye dntrnz. 4. 74LS194 IC paketi yardm ile herhangi bir seri bilgiyi saa sola kaydrarak paralele eviriniz. 7.6 Deney le lgili Sorular 1. ekil 7.3deki register devresini D tipi flipfloplarla flip gerekletiriniz. 2. 4-bitlik bitlik bir shift registerda ykl bulunan bilgiyi seri olarak baka bir 4-bitlik 4 shift registera aktarlmak istenmektedir. Gerekli devreyi blok ema olarak dntrnz nz ve transfer ilemlerini adm adm tablo halinde gsteriniz. 7.7 Katalog Bilgisi 1. 74LS164 Katalog bilgileri 2. 74LS165 Katalog bilgisi

3. 74LS174 Katalog bilgisi

4. 74LS194 Katalog bilgisi

41

DENEY - 8 - ASENKRON SAYICILAR

8.1 n alma Deney almasnda yaplacak uygulamalarn benzetimlerini yaparak, sonularn n alma raporu olarak hazrlaynz.

8.2 Deneyin Amac Ardk devrelerden olan sayc devrelerin kurulmas ve alma esaslarnn incelenmesi.

8.3 n Bilgiler Giriine clock palslarnn uygulanmas ile durumunu, nceden belirlenen bir sra dhilinde deitiren ardk devrelere sayc (counter) denir. Sayma palslar (count pulses) olarak da d bilinen giri palslar bir clock pals retecinden salanabildii gibi, harici baka bir kaynaktan belirli zaman aralklarnda ya da rastgele (random) de salanabilir. Sayclar dijital lojik devreleri kapsayan hemen hemen her sistemde yaygn olarak grlen grlen devrelerdir. Genel olarak; belirli bir olayn ka kere olutuunun saylmasnda ve dijital sistemlerde ilemlerin kontrol edilmesi iin gerekli olan zamanlamann elde edilmesinde kullanlr.

Binary bir sray takip eden bir sayc; olarak adlandrlr adlandrlr ve N bitlik bir binary sayc N adet flipflip N floptan oluur. N bitlik bir binary sayc, binary form da 0 (sfr)dan 2 -1e 1e kadar sayar. 3 bitlik bir saycnn ycnn durum diyagram ekil 8.1de grlmektedir.

ekil 8.1 bitlik binary sayc iin durum diyagram

ekilden de grld gibi, daireler saycnn alabilecei her durumu gstermektedir. Her clock pals uygulandnda sayc ekilde grld gibi bir sonraki durumu alacaktr. Sayc 111 durumunda iken maksimum sayma deerine ulam olacak ve yeni uygulanan clock pals yardm ile tekrar 000 durumuna, yani balang sayma durumuna gemi olacaktr. MSI (Medium Scale Integration) sayclar genel olarak iki grupta ele alnabilirler. Bunlar; RIPPLE sayclar SENKRON sayclardr.

42

DENEY - 8 - ASENKRON SAYICILAR

8.3.1 Ripple sayclar Bir binary ripple sayc T ya da JK flip-floplarn flip floplarn seri olarak birbirlerine balanmasyla gerekletirilir. ekil 8.2den de grld gibi her flip-flopun flopun en az arlkl (LSB) bit iin kullanldna dikkat ediniz. ekil 8.2de 4-bitlik bitlik bir binary ripple sayc grlmektedir. Her flipflip flopun J ve K girileri srekli olarak lojik 1 durumundadr. En az arlkl bit (LSB) iin kullanlan ilk flip-flopa flopa clock palslar uygulanmaktadr. Dier flip-floplar floplar ise bir nceki flipflip flopun Q k CP olarak kullanlmaktadr.

ekil 8.2 4 Bitlik binary ripple sayc

Sayma ilemi; clock palslarnn alalan kenarlaryla ya da clock palslarnn 1den 0a gei annda meydana gelmektedir. ekil 8.2de grlen ve asenkron sayc olarak da adlandrlabilen ripple sayc 0000dan 1111e kadar sayan bir yukar saycdr (Up Counter). Eer saycnn klar her FFun Q klar yerine Qklarndan alnm olsayd, bu sayc 1111den balayp 0000a doru sayan bir aa sayc (Down Count Counter) olacakt. Aa doru sayan bir saycy pozitif kenar tetiklemeli FFlarla da gerekletirebilirdik. Bu durumda aa saycnn klarn Q yerine her FFun Q klarndan almamz gerekecekti.

ekil 8.3 BCD ripple sayc

Sayclar 2, 3, 4, 5, bitlik olabilecekleri gibi istenilen deerlere kadar sayabilecek ekilde de yaplabilir. rnek olarak ekil 8.3 bir BCD saycy gstermektedir. BCD sayc 0000dan 1001e kadar (0-9) 9) sayan zel bir saycdr. Bu sayc 1001 deerine ulatktan sonra tekrar tekr 0000 durumuna dner.

43

DENEY - 8 - ASENKRON SAYICILAR

ekil 8.4 Saycnn istenilen deere kadar saydrlmas

Pratik olarak, istenilen n deere kadar sayan ve tekrar 0000 durumuna dnen bir sayc sa yle kurulabilir. ekil 8.4de grld gibi istenilen sayma deerine e gelindiinde lojik devre, saycnn tekrar 0000 durumuna dnmesini salayan RESET sinyalini retecektir. Bu sinyalin retilmesi ile ve bu sinyalin saycdaki her FFun CLEAR ularna ulamasyla her FFun k lojik 0 durumuna gelecek ve balang sayma durumuna geilmi olacaktr. 1010a kadar sayan bir sayc iin in gerekli lojik devre ekil 8.4de grlmektedir.

8.3.2 Display etme Herhangi bir binary bilginin anlaml bir ekilde gzlenebilmesi iin 7-paral paral display (Seven segment display) olarak yedi tane LEDin ekil 8.5de grld gibi oluturulmas sonucunda elde edilirler.

Ortak anot (Common anode) ve ortak katot (Common cathode) olmak zere iki ayr tipi vardr. Bir bilgiyi anlaml ekilde gsterebilmek iin bu bilginin zel bir decoder yardm yard ile displaye uygulanmas gerekir (ekil 8.6).

Bu decoder; bir binary bilginin displaye nasl uygulanacan gstermektedir. Display etme ilemi iin Cadet Masterlab zerinde kod zc entegre ve display balants hazr bulunmaktadr. Bu nedenle deneyler deneyler esnasnda kod zc entegre kullanlmamaktadr.

44

DENEY - 8 - ASENKRON SAYICILAR

ekil 8.5 7-Segmentli display yaps

ekil 8.6 Bir binary bilginin display edilmesi

8.4 Deneyde Kullanlacak Cihazlar ve Devre Elemanlar CADET Masterlab deney seti 1 adet 74LS20 1 adet 74LS21 2 adet 74LS73 1 adet 74LS90 1 adet 74LS93 Balant Kablolar

45

DENEY - 8 - ASENKRON SAYICILAR

8.5 Deney almas 1. 74LS73 IC paketleri yardmyla ripple saycy kurunuz. klarna LED balayarak almasn gzleyiniz. 2. 74LS73 IC paketleri yardmyla kurduunuz ripple sayc desimal on drt (14) deerine kadar sayan ve duran ripple sayc olarak dzenleyiniz. klarna LED ve DISPLAY balayarak almasn gzleyiniz. 3. 74LS90 IC paketi yardm ile BCD ripple saycy kurunuz. klarna LED balayarak almasn gzleyiniz. 4. Yukardaki almay saycnn klarn DISPLAY balayarak tekrar ediniz. 5. 74LS93 IC paketi yardmyla 4 bitlik ripple saycy kurunuz. klarna LED, daha sonra DISPLAY balayarak almasn inceleyiniz. 6. 74LS93 IC paketi yardm ile kurduunuz devreyi eyi 0110a kadar sayan sayc olarak dzenleyiniz. almasn gzleyiniz. 8.6 Deney le lgili Sorular 1. 3 adet BCD ripple sayc yardmyla 0dan 999a kadar sayan ve display eden devreyi gerekletiriniz. 2. ekil 8.2deki ripple saycdaki negatif kenar tetiklemeli tetiklemeli FF yerine pozitif kenar tetiklemeli FF kullanlrsa ne olur? Bu durumu inceleyiniz. 3. leriye ve geriye doru sayabilen bir sayc dizayn ediniz. 4. Ripple sayc yardmyla 21e kadar sayan bir sayc dizayn ediniz. 8.7 Katalog Bilgileri

1.74LS20 Katalog bilgisi

2. 74LS21 Katalog bilgisi

46

DENEY - 8 - ASENKRON SAYICILAR

3. 74LS73 Katalog bilgisi

4. 74LS90 Katalog bilgisi

5. 74LS93 Katalog bilgisi

47

DENEY - 9 - SENKRON SAYICILAR

9.1 n alma Deney almasnda yaplacak uygulamalarn benzetimlerini yaparak, sonularn n alma raporu olarak hazrlaynz.

9.2 Deneyin Amac Sayc tiplerinin incelenmesi ve senkron yapdaki sayc devrelerin kurulmas.

9.3 n Bilgiler 9.3.1 Senkron sayc Senkron sayclar ripple sayclardan ayran en nemli zellik; Clock palsnn senkron saycdaki her flip-flopa flopa ayn anda uygulanmasdr.

ekil 9.1den de grld gibi gi senkron saycda her flip-flopun flopun J ve K girileri srekli lojik 1 durumunda deildir. Herhangi bir flipflopun flip J ve K girilerinin lojik 1 durumuna ne zaman erieceini sayacnn sayma dzenine gre bir nceki flip-flopun flip Q k tayin etmektedir.

ekil 9.1 4-bitlik senkron sayc

9.3.2 Ring sayc Ring sayclar zel bir sayma tekniine sahip sayclardr. En byk zellikleri belirli bir deere kadar sayma ileminden sonra tekrar kendiliinden baa dnmesidir. Temel bir RNG SAYICI devresi ekil 9.2de grlmektedir.

48

DENEY - 9 - SENKRON SAYICILAR

ekil 9.2 Temel ring sayc yaps

Pratikte ok geni uygulama alanlarna sahip olan bu sayc yapsnda en arlkl deere sahip olan FFnun k en az arlkl deere sahip FFnun giriine balanarak gerekletirilir.

stenilen bir deere kadar sayan ve baa dnen bir RNG SAYICI devresi ise ekil 9.3de grlmektedir. Bu yapda en azndan bir FF balangta lojik 1 deerine set edilmi olmaldr.

ekil 9.3 Ring sayc ile lojik kontrol

9.4 Deneyde Kullanlacak Cihazlar ve Devre Elemanlar CADET Masterlab deney seti 2 Adet 74LS74 2 Adet 74LS76 1 Adet 74LS47 1 Adet74LS04 Balant Kablolar

49

DENEY - 9 - SENKRON SAYICILAR

9.5 Deney almas 1. 74LS76 IC Paketleri yardmyla 4 bitlik senkron sayc tasarlaynz. klarna LED veya DISPLAY balayarak almasn inceleyiniz. 2. 74LS76 TC paketleri yardm ile kurduumuz devreyi 0110a kadar sayan sayc olarak dzenleyiniz. almasn gzleyiniz. gzleyin 3. 74LS74 TC Paketleri yardmyla 4-bitlik 4 bitlik ring sayc devresi kurunuz. klarna LED balayarak almasn gzleyiniz. 4. 74LS74 TC Paketleri yardmyla kurduunuz 4-bitlik bitlik ring saycy 0100 deerlerinde baa dnecek ekilde yeniden dzenleyiniz. klara LED ve display balayarak almasn gzleyiniz.

9.6 Deney le lgili Sorular 1. Senkron sayc kullanarak 1010a kadar sayan ve sayma ilemini 1010da durduran bir sayc devreyi gerekletiriniz. 2. Senkron sayc kullanarak 1100a kadar sayan ve sayma sa ilemi sonunda tekrar baa dnen bir sayc devreyi gerekletiriniz. 3. Senkron sayc kullanarak desimal on iki (12), yirmi drt (24), altm (60) deerlerine kadar sayan sayc devrelerini dizayn ediniz. 4. 0 ile 24 Saatleri arasn gsterebilecek bir saat s devresi dizayn ediniz. 5. 1 KHzlik bir frekans jeneratrnden 1 Hzlik bir frekans elde edebilecek devreyi tasarlaynz. 9.7 Katalog Bilgileri 1. 74LS47 Katalog bilgisi

50

DENEY - 10 - ALU
10.1 n alma Deney almasnda yaplacak uygulamalarn benzetimlerini yaparak, sonularn n alma raporu olarak hazrlaynz.

10.2 Deneyin Amac Mikroilemci (microprocessor) ve Mikrokontroler (microcontroller) sistemlerinin temel yapta olan Aritmetik Lojik lem Biriminin tannmas ve almasnn incelenmesi.

10.3 n Bilgiler 10.3.1 Aritmetik lojik ilem birimine giri Bilindii gibi kontrol sistemlerinde yaplan iler temel olarak denetleme esasna dayanmaktadr. Denetleme ilemleri ise temel aritmetik ve lojik ilemler gerektirir. Temel olarak sadece aritmetik ve lojik ilemleri gerekletirmek amac ile tasarlanan devrelere Aritmetik Lojik lem Birimi (ALU) denilmektedir.

10.3.2 74LS181 Aritmetik lojik ilem birimi 74LS181 IC entegresi yksek hzl, 4 bit paralel ilem kabiliyetine sahip mstakil bir ALU devresidir. 16 lojik ilem fonksiyonunu ve iki deikenli 15 aritmetik ilem fonksiyonunu gerekletirebilmektedir. ekil ek 10.1de 74LS181in bacak balantlar ve Tablo 10.1de 74LS181in alma tablosu grlmektedir.

ekil 10.1 74LS181 ALU blok diyagram ve bacak tanmlamalar

51

DENEY - 10 - ALU

Tablo 10.1 74LS181 ALU alma tablosu

Elemann A0-A3 ve B0-B3 bacaklar giri ilem (operant) bacaklardr (lojik 0da aktif) S0-S3 (toplam drt adet) bacaklar ilem seme bacaklardr. M baca ise IC elemann alma modunu semede kullanlr (M=lojik 1 ise IC LOJK LEV M=0 ise IC ARTMETK LEM modlarn ifade de eder). 4 adet seme baca bulunmas nedeniyle devrenin 24=16 deiik ilem kabiliyeti bulunmaktadr.

F0-F3 bacaklar ise k bacaklar olup, ilem sonucu bu bacaklardan grlebilmektedir (lojik 0da aktif) Cn baca elde giri baca olup sadece aritmetik ilemler srasnda ileme tabi tutulmaktadr. Lojik ilemler srasnda nemi yoktur. A ve B bilgilerinin eitlii durumunda (A=B) on drt numaral bacak lojik 1 deerini alarak, A ve B bilgilerinin denkliini ifade eder.

10.4 Deneyde Kullanlacak Cihazlar ve Devre Elemanlar 1 adet Protoboard 1 adet AVO Metre 1 adet 74LS181 10 adet LED Diyot 1 adet 270 ohm Diren Balant kablolar

52

DENEY - 10 - ALU
10.5 Deney almas 1. Databooktan 74LS181 IC paketi ile ilgili bilgilere bakarak temel ALU devresi kurunuz. Devre zerinde deiik deerler iin LOJK ve ARTMATK ilemler yapnz. 2. Binary ilem aritmetii kurallar dikkate alarak (bire komplement, ikiye komplement gibi) toplama, kartma rnekleri yapnz. 10.6 Deney le lgili Sorular 1. ALU devresiyle, Mikrocontroler ve Mikroilemci devreleri karlatrarak yorum yapnz. Kullanm ama ve yerleri hakknda bilgi veriniz. 2. ALU devresi ile kontrol edilebilecek bir kontrol sistemi tasarlaynz (Hayali bir problem retiniz). Alternatif olabilecek lecek sistemleri tartnz.

53