MEMORIJE

Svaki memorijski sistem (memorija) treba da ispuni tri osnovna zahtjeva: da u odreenom trenutku primi podatak, da zadri (memorie) primljeni podatak u nepromijenjenom obliku i da taj podatak po potrebi preda nekim drugim kolima. Memorije su sloeniji elektronski digitalni sklopovi ili sistemi u ijem sastavu se nalaze memorijski elementi (tzv. memorijske elije) u kojima se vri memorisanje podataka i odgovarajua dodatna kola koja omoguavaju upisivanje i oitavanje podataka Dva najvanija parametra koja karakteriu memorije su: - kapacitet memorije (broj memorisanih bita), - brzina funkcionisanja (vrijeme pristupa plus vrijeme prenosa podatka). Pristup memorijskom elementu moe biti direktani (sluajni) ili sekvencijalni. Prema nainu realizovanja i koritenja memorije mogu biti: - destruktivne (nakon itanja dolazi do brisanja sadraja), - nedestruktivne, - postojane, - nepostojane (flipflopovi), - magnetne (magnetna jezgra, magnetne povrine), - nemagnetne (poluprovodnike, kriotronske, optike memorije). Sa aspekta vremenske duine uvanja memorisanih informacija memorije mogu biti: privremene registry, trajne memorije RAM tipa, dugotrajne magnetni dobo, magnetni disk, magnetna traka, stalne CD, memorije ROM tipa.

POLUPROVODNIKE MEMORIJE
Poluprovodnike memorije su sloeniji integrisani digitalni sklopovi ili sistemi koje se sastoje od memorijskih elija koje memoriu podatke i odgovarajuih kombinacionih logikih kola koja obezbjedjuju postupak upisivanja i oitavanja podataka, adresiranje pojedinih memorijskih lokacija i memorijskih elija i slino. Jedan memorijski elemenat (memorijska elija) moe da memorie samo jedan bit podatka. U satavu memorije se nalazi veliki broj memorijskih elija. Memorijske elije formiraju tzv. memorijske lokacije u kojim se memoriu podaci. U svakoj memorijskoj lokaciji se memorie jedan podatak odgovarajueg broja bita koji se naziva memorijska rije. Memorijske lokacije se selektuju (adresiraju) pomou adresnih signala koji se dovode na memoriju (na adresne ulaze memorije). Na memoriju se dovode i upravljaki signali (na upravljake ulaze) pomou kojih se definie koja operacije e se realizovati (upisivanje ili oitavanje adresirane memorijske lokacije). Oitani podatak ili podatak koji treba upisati u memoriju se dovode preko signala podatraka (ulaza podataka). To je principijelno prikazano na sljedeoj slici.

Pristu poluprovodnikim memorijama je direktan (ili sluajan). To znai da se svaka memorijska lokacija moe adresirati i pristupiti u bilo kojem trenutku, bilo kojim redosledom, te da vrijeme pristupa ne zavisi od poloaja memorijske lokacije u memoriji.

ADRESNI SIGNALI (ADRESNI ULAZI) k

MEMORIJSKA LOKACIJA 0 MEMORIJSKA LOKACIJA 1 MEMORIJSKA LOKACIJA 2 . . . MEMORIJSKA LOKACIJA (m-2) MEMORIJSKA LOKACIJA (m-1)

UPRAVLJAKI SIGNALI (UPRAVLJAKI ULAZI) j

SIGNALI PODATAKA (ULAZI/IZLAZI PODATAKA) n Principijelni prikaz poluprovodnike memorije Dva najvanija parametra memorije su kapacitet memorije i brzina funkcionisanja memorije. Parametar koji karakterie veliinu memorije u pogledu koliine podataka ili informacija koja se moe memorisati naziva se kapacitet memorije. On se najee izraava brojem bita (Kb) koje memorija moe memorisati. Nekad se izraava brojem rijei (Kr) ili brojem bajtova. Kapacitet memorije izraen u bitima jednak je: Kb = n 2k, gdje je n broj bita (broj memorijskih elija, a ujedno i broj ulaza/izlaza memorije) u svakoj memorijskoj lokaciji, a k je broj adresnih bita (adresnih ulaza). Kapacitet memorije izraen u broju memorijskih rijei (memorijskih lokacija) je jednak: Kr = 2k.

Drugi vaan parameter memorije je brzina funkcionisanja. Ona zavisi od vremena potrebnog za upisivanje ili oitavanje podataka. Ona se sastoji i izraava sa dva parametra: vrijeme pristupa i vrijeme prenosa. Vrijeme pristupa je vrijeme potrebno za pronalaenje odgovarajue memorijske lokacije. Vrijeme prenosa je vrijeme potrebno za realizovnje upisivanja ili oitavanja memorijske lokacije. Poluprovodnike memorije, kao i logika kola, se realizuju u bipolarnoj I unipolarnoj tehnologiji. Postoje dva tipa poluprovodnikih memorija: - Memorija ROM (Read Only Memory) tipa, - Memorija RAM (Random Access Memory) tipa.

MEMORIJA ROM TIPA Memorije ROM tipa imaju fiksan sadraj. Jednom upisan sadraj moe se jedino itati, ne moe se ni brisati, ni mijenjati (to su tzv.fiksne memorije). Kod njih se sadraj definie pri proizvodnji memorije i vie se ne moe mijenjati. Sadraj se ne gubi nakon iskljuivanja napajanja. Da bi se omoguilo da korisnici definiu sadraj memorije u skladu sa svojim potrebama praktino postoje i proizvode se tzv. programabilne memorije ROM tipa ili memorije PROM (Programmable ROM) tipa. Nakon programiranja one se koriste kao memorije ROM tipa. Da bi se sadraj memorije PROM tipa mogao povremeno, po potrebi, promijeniti postoje i tzv. reprogramabilne memorije ROM tipa (RePROM ReProgrammable ROM). Kod nekih se sadraj mora prvo potpuno izbrisati pa onda ponovo programirati. To su tzv. EPROM (Erasable PROM) memorije. One se najee briu UV svjetlou. Postoje i memorije PROM tipa kod kojih se sadraj moe promijeniti, izbrisati i ponovo programirati, elektrinim putem. One se nazivaju EAPROM (Electrically Alterable PROM) ili EEPROM (Electrically Erasable PROM), odnosno E2PROM. Po samom nazivu reklo bi se da memorija ROM tipa mora posjedovati neke memorijske elemente. Medjutim, ROM je u sutini kombinaciona mrea koja se sastoji od dekodera i kodera. Dekoderi se realizuju pomou logikih kola. Za realizaciju kodera se u bipolarnoj tehnici koriste diode ili tranzistori, a u unipolarnoj tehnici MOS tranzistori uglavnom N tipa. Koderska mrea je u sutini memorijska mrea. Dekoder postoji kod svih vrsta memorija. Slui za odredjivanje adrese memorijske lokacije. Zato se naziva adresni dekoder. Primjer memorije ROM tipa kapaciteta 44 (4 rijei po 4 bita) realizovane u bipolarnoj tehnologiji koritenjem diode (mogli bi se koristiti bipolarni tranzistori umjesto diode) je prikazan na sljedeoj slici. Dekoder je realizovan pomou logikih kola u bipolarnoj tehnici. Koder (memorijska mrea ili memorijska matrica) je realizovan kao matrica sa diodama. Tako gdje je postavljena dioda na tom mjestu je upisana logika 1, a tamo gdje nema diode upisana je logika 0. Postavljanjem ili ne postavljanjem diode izmedju odgovarajueg izlaza Xi dekodera i odgovarajueg izlaza Qi memorije, tj. izmedju odgovarajue vrste i kolone, upisuje se u odgovarajui bit logika 1 ili logika 0.

Q3 X0

Q2

Q1

Q0

A ROM 4X4 B

Q0 Q1 Q2 Q3

X1

X2

X3 B

A DEKODER KODER

Memorija ROM tipa realizovana koritenjem dioda Ulazne promjenljive ROM memorije zovu se adresni ulazi (na prethodnoj slici signali A i B). Svaka memorisana rije ima adresu pomou koje se selektuje. ROM memorija sadri dvije mree: dekoder i koder. Dekoder slui za odreivanje adrese pa se i naziva adresni dekoder. Realizuje se pomou logikih kola. Koderski dio mree je u sutini fiksna memorija. Kod bipolarnih memorija ROM tipa kodere se najee realizuje pomou dioda postavljenih u odgovarajuoj matrici. To je prikazano na prethodnoj slici. U koderskoj matrici diode se postavljaju na ona mjesta gdje treba da bude logika jedinica u tom bitu. Za bit koji treba da ima vrijednost logike nule ne postavlja se dioda na tom mjestu u koderskoj matrici. Kapacitet ove memorije odgovara broju vorova, odnosno broju presjeenih mjesta horizontalnih i vertikalnih vodova matrine strukture. Na prethodnoj slici je prikazana memorija kapaciteta 4 rijei od po 4 bita. Njen sadraj odgovatra rezultatima kvadriranja dvocifrenih binarnih brojeva koji se dovode na ulaze memorije A i B i dat je u sljedeoj tabeli. ULAZI B A 0 0 0 1 1 0 1 1 IZLAZI Q3 Q2 Q1 0 0 0 0 0 0 0 1 0 1 0 0

Q0 0 1 0 1

Ovdje je koriteno tzv. jednodimenziono asresiranje. U praktinim realizacijama memorija uglavnom se koristi tzv. dvodimenziono adresiranje. Ono pojednostavljuje dekodersku mreu i smanjuje ukupan broj izlaza dekodera, to je posebno vano kod memorija velikih kapaciteta.

U unipolarnoj tehnici se koriste unipolarna logika kola za realizovanje adresnog dekodera i MOS tranzistori za realizovanje kodera, tj. memorijske mree. Primjer realizovanja unipolarne memorije ROM tipa kapaciteta 82 (8 rijei po 2 bita) koja koristi dvodimenziono adresiranje je prikazan na sljedeoj slici. Koriste se NMOS tranzistori jer je to najbra MOS tehnologija. Slici memorije ROM tipa sa diodama koriteno je jednodimenziono adresiranje. Dvodimenzionalno adresiranje kod memorija veeg kapaciteta se koristi zato da se pojednostave konstrukcije adresnih dekodera i da se smanji ukupan broj izlaza adresnih dekodera. Onda se adresni dekoder sastoji od dva dekodera tzv. X dekodera i tzv. Y dekodera. Adresni signali se dijele u dvije grupe i dovode na X dekoder i na Y dekoder. Ti dekoderi generiu dvodimenzione adrese obiljeene sa X i Y koje se vode na memorijsku mreu. Memorijska mrea i ovdje ima matrinu strukturu sa ukupno 16 presjeka (onoliko koliko bita ima memorija). Izlazna logika mrea je invertovana zbog naina spajanja NMOS tranzistora kao kod MOS invertora. Zbog toga se spojni tranzistori u memorijskoj matrici postavljaju tamo gdje treba da se upiu logike 0, a ne postavljaju se tamo gdje treba da se upiu logike 1. Gornji tranzistor (spojeni prema VGG i VDD ) su stalno ukljueni. Donji tranzistori imaju mnogo manju otpornost pa kad su ukljueni spajaju izlaz na masu. Sadraj memorije je prikazan u sljedeoj tabeli.
VGG VDD
Y DEKODER

Q1 Y0 Y1 Y0 X0 Y1 Y0 Y1

Q2

B
X DEKODER

X1 X2 X3

Memorija ROM tipa realizovana pomou MOS tranzistora

Adrese X AB 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 Y C 0 1 0 1 0 1 0 1

Izlazi Z Q1 Q2 0 1 1 0 1 0 0 1 0 0 0 1 0 1 1 1

Sadraj ovakvih memorija ROM tipa se definie (programira) pri njihovoj proizvodnji postavljanjem odredjenih veza i elemenata u memorijskoj mrei. To se sve praktino realizuje pomou odgovarajuih maski u procesu proizvodnje integrisanih kola. Zbog toga se za takve memorije koristi termin Mask Programmable ROM ili samo Mask PROM (MPROM). MEMORIJA PROM TIPA U memoriju PROM tipa se moe upisivati program po elji korisnika, tj. korisnik je moe programirati u skladu sa konkretnom potrebom. Struktura je ista kao kod memorije ROM tipa. Jedino svako mjesto ukrtanja u koderskoj memorijskoj mrei mora da posjeduje spojni element i mogunost da se ta veza prekine tamo gdje spoj ne treba da postoji. Upis (programiranje) odgovarajueg sadraja se vri na taj nain to se vri prekidanje spojeva tamo gdje ne treba da postoje. Tako programirana memorija postaje ROM tipa. Ovakve memorije koje se mogu programirati na mjestu koritenja, tj. u polju primjene (na mjestu primjene), najee se oznaavaju sa FPROM (Field Programmable ROM). Da bi se omoguilo programiranje u praksi se najee koriste spojni elementi sa vezama koje se mogu prekinuti. To su tzv. osigurai u rednom spoju sa diodama ili tranzistorima. Na sledeoj slici pod a) je prikazan primjer memorijske matrice realizovane pomou dioda sa osiguraima. Osigura svake pojedinane diode se moe pregoriti (prekinuti veza) ako se na X i Y linije dovedu naponi koji e obezbijediti potrebnu struju za prekidanje veze (pregaranje osiguraa). Tako se vri programiranje svakog bita u memoriji. U neprogramiranoj memoriji sve veze postoje i svi biti su na logikoj 1. Prekidanjem veza se upisiju logike 0 u odgovarajue bite memorije. Struktura memorije je ista kao memorije ROM tipa sa diodama. U praksi se koriste rjeenja bipolarnih memorija PROM tipa bazirana na primjeni vieemiterskih tranzistota. Kod njih se osigurai postavljaju u emitere tranzistora. Takvi tranzistori omoguavaju kodovanje kompletne memorijske rijei na jednom tranzistoru. Primjer takve memorije kapaciteta 24 (2 rijei po 4 bita) prikazan je na sljedeoj slici pod b). 6

Y0 X0 X1 X2

Y1

Y2

Y3 X0

+VCC OSIGURAC
TR'0 Q0 TR0 Q1 Q2 Q3

+VCC X1

OSIGURAC (a) X0 X1

Y0

Y1

(b)

(c)

Principi realizovanja bipolarne memorije PROM tipa Kod unipolarnih memorija PROM tipa se koriste isti principi sa osiguraima redno vezanim sa MOS tranzistorima u memorijskoj mrei. Programiranje se, takodje, vri prekidanjem (pregaranjem) osiguraa i odgovarajue veze. Struktura i realizacija memorije je ista kao kod unipolarne memorije ROM tipa samo to u memorijskoj mrei postoje osigurai serijski vezani sa MOS tranzistorima. Spojni elementi ovakvih memorija se izradjuju kao diode ili tranzistori sa osiguraima od legure nikla i hroma ili sa osiguraima od polikristalnog silicijuma. Programiraju se tako to se proputa dovoljno velika struja kroz njih. Pri tome se prvi prekidaju (pregaraju), a drugi oksidiraju i postaju izolacioni material. Izradjuju se i memorijske mree u kojim se kao spojni elementi koriste dvostruki PN spojevi, odnosno bipolarni tranzistori. Takav primjer je prikazan na prethodnoj slici pod c). U takvoj mrei spojni elementi su visokoomski zbog inverzno polarizovanog emiterskog PN spoja. Pogramiranje se vri tako to se povea potencijalna razlika izmedju X i Y voda da dodje do proboja i kratkog spoja emiterskog PN spoja. Tako spojni elemenat postane niskoomski i postoji veza. MEMORIJE EPROM I E2PROM TIPA Do sada opisane memorije ROM i PROM tipa prestavljaju u sutini kombinacione mree. Reprogramabilne memorije (RePROM), u koje spadaju memorije EPROM i E2PROM tipa, a iji se sadraj po potrebi povremeno moe mijenjati, koriste specijalne memorijske elije. To znai da se ovdje radi o stvarnim memorijskim mreama koje se koriste u koderskoj mrei takvih memorija. Struktura ovakvih memorija je ista kao kod memorija ROM i PROM tipa, posjeduju adresni dekoder i kodersku memorijsku mreu. Jedino se u memorijskoj mrei nalaze specijalne memorijske elije. Memorijske elije

zadravaju programiranu (memorisanu) vrijednost i nakon iskljuivanja napajanja. Medjutim, zbog relativno dugog trajanja postupka promjene sadraja (programiranja) ne mogu se koristiti kao memorije RAM tipa. Memorijske elije i ovakve memorije se praktino realizuju u MOS tehnologiji. Princip realizovanja memorijske elije se bazira na tome da se pri programiranju ubace nosioci elektriciteta u odgovarajuu neprovodnu sredinu. Zbog vrlo velike otpornosti ne postoje odvodne struje i ubaeno naelektrisanje (programirana vrijednost) se odrava veoma dugo bez ikakvog napajanja i vie od 10 godina. Memorijska elija EPROM tipa Najveu praktinu primjenu imaju EPROM memorijske elije tzv. FAMOS (Floating gate, Avalanche injection MOS) tipa sa dva gejta. Na sljedeoj slici su prikazane strukture takvih elija sa jednim i sa dva gejta. Takodje su prikazani i odgovarajui simboli, te strujno-naponske karakteristike takve elije.

ID
Poli-Si gejt SiO2 S D
N

NEPROGRA MIRANO

PROGRAMIRANO

MG SG

S P Si N

N P

N P

"1"

"0"

Si P D SG S MG S D

VT1

VC

VT2

VG

Struktura FAMOS elije sa jednim i dva gejta, grafiki simboli i karakteristika elija ima uobiejene prikljuke za sors (S) i drejn (D). Gejt (MG) je od polisilicijuma ukopan u izolatorsku sredinu SiO2. Taj gejt slobodno lebdi jer nema spoljanjeg izvoda. To je memorijski gejt (MG), a naziva se jo i plivajui gejt. elija ima jo jedan gejt, tzv. selekcioni gejt (SG) koji slui za selektovanje odgovarajue memorijske elije. U neprogramiranom stanju elije kada se na selekcioni gejt SG dovede visoki napon za oitavanje (selektovanje), elija se ponaa kao MOS tranzistor sa indukovanim kanalom. Tada kroz nju protie struja. To se smatra stanjem logike 1. Sve

neprogramirane elije se nalaze u stanju logike 1. Tada u memorijskom gejtu MG nema ubaenih elektrona. Programiranje elije se vri tako da se u memorijski (izolovani) gejt MG ubace elektroni. To se realizuje tako da se izmedju S i D ostvari velika potencijalna razlika. Na inverzno polarizovanom PN spoju drejna ili sorsa nastaje lavinski efekat, pa elektroni koji raspolau velikom energijom mogu da prou kroz tanki oksidni sloj i da se injektuju u memorijski gejt MG. Poto je provodnost oksida vrlo mala injektovani naboj se zadrava u memorijskom gejtu i poslije iskljuivanja napajanja. Kao posljedica negativnog naelektrisanja u memorijskom gejtu, neposredno ispod njega se prekida kanal izmeu sorsa i drejna, odnosno poveava se prag provodjenja MOS tranzistora. Dok god postoji negativni naboj u memorijskom gejtu MG dotle MOS tranzistor (memorijska elija) ima vei prag provodjenja. Sada, pri normalnoj polarizaciji (dovodjenju pozitivnog napona na selekcioni gejt SG) ne tee struja kroz MOS tranzistor, pa se ovom programiranom stanju pripisuje vrijednost logike 0. Brisanje, odnosno vraanje elije u neprogramirano stanje, se vri tako da se ukloni elektrini naboj (elektroni) sa memorijskog gejta MG. To se postie izlaganjem elija ultravioletnim (UV) zracima odreene uestanosti i trajanja. Pri tome se energija fotona predaje blokiranim elektronima u memorijskom gejtu MG. Oni dobivaju dovoljnu energiju da savladaju energetsku barujeru kroz oksid prema podlozi i napuste memorijski gejt MG prelazei u podlogu. Zbog toga kuite memorije ne smije da bude potpuno neprozirno. Za prolaz ultravioletnih zraka postoji poseban otvor na kuitu sa providnim kvarcnim poklopcem. Memorijska elija E2PROM tipa Najveu praktinu primjenu imaju E2PROM memorijske elije tzv. MNOS (Metal-Nitride-Oxide-Silicon) tipa. Struktura, strujno-naponska jkarakteristika i simbol takve elije su prikazani na sljedeoj slici.

PROGRA ID NEPROGRAMIRANO MIRANO

MNOS SiO2 G S
N P

PROGRANEPROGRA MIRANO -MIRANO

1 25V 0 UPIS

Si3N4 D
N P

"1"

"0" CITANJE

Si P N

8V 0 VT1 VC VT2 VG

Struktura MNOS elije, karakteristika i grafiki simbol

U memorijskoj eliji MNOS tipa, pored tankog sloja silicijum-dioksida SiO2, u gejt je ugradjen I neto deblji sloj silicijum-nitrida Si3N4. U neprogramiranom stanju u podruju gejta nema ubaenih elektrona, postoji kanal izmedju drejna (D) i soursa (S) i kada se na gejt (G) dovede napon za oitavanje I selekciju kroz eliju protie struja. To je stanje neprogramirane elije, stanje logike 1. Programiranje elije se vri ubacivanjem elektrona u podrujr gejta, izmedju silicijum-dioksida i silicijum-nitrida. Na gejt se dovodi pozitivan naponski impuls velike amplitude (25V ili i vie). Tada nastaje tunelovanje elektrona kroz tanak sloj silicijumdioksida. Ti elektroni e biti ubaeni u podruje izmedju dva dielektrina sloja, izmedju silicijum-dioksida i silicijum nitride. Tu ostaju i po iskljuivanju napona napajanja. Nastali negativni naboj izmedju dva dielektrina sloja utie tako da e biti prekinut kanal, odnosno poveava se prag provodjenja. Sada pri selektovanju i oitavanju memorijske elije nee tei struja izmedju D i S, to znai da je elija programirana i u nju je upisana logika 0. Brisanje memorijske elije se izvodi elektrinim putem. Na gejt se dovodi negativan impuls (dovoljno velikog napona) i elektroni e iz podruja gejta biti vraeni natrag u podlogu. Tako se elija vraena u neprogramirano stanje, stanje logike 1. Ovakav nain brisanja omoguava promjenu sadraja (ponovno programiranje) pojedinih lokacija, to nije mogue kod memorija EPROM tipa gdje se obriu i ponovo programiraju sve lokacije u memoriji. Na istom principu funkcioniu i E2PROM memorijske elije tzv. MAOS tipa (Metal-Alumina-Oxide-Silicon). Kod njih je silicijum-nitrid Si3N4 zamijenjen aluminijum-oksidom Al2O3. Posebna vrsta memorije E2PROM tipa je tzv. fle memorija (Flash Memory). Termin "fle" je dobila po brzini upisivanja koja je nekoliko s po bajtu, za razliku od standardne memorije E2PROM tipa kod koje je to nekoliko ms po bajtu. Ali brzina upisivanja jo nije dovoljno velika da bi se ove memorije koristile kao memorije RAM tipa. Vea brzina upisa je postignuta koritenjem tanjeg sloja oksida izmedju gejta i podloge i koritenjem submikronske tehnologije. To je ujedno povealo i gustinu pakovanja, odnosno kapacitet takvih memorija. MEMORIJA RAM TIPA Memorija RAM tipa je memorija iji sadraj se moe mijenjati, odnosno iji sadraj se moe oitavati i upisivati. Sadraj memorije se mijenja upisivanjem novog sadraja. Brzina oitavanja i brzina upisivanja su velike i priblino jednake. Sadraj memorije RAM tipa se gubi kada se iskljui napajanje memorije. Osnovni elemenat memorije RAM tipa je poluprovodnika memorijska elija. Ona se mora moi upisati, oitati i adresirati. Jedna elija memorie jedan bit podatka. Obino se kao memorijske elije RAM tipa koriste flipflopovi. Da bi flipflop posluio kao memorijska elija on mora imati mogunost adresiranja, kao i jednostavan pristup ulazu radi upisa i izlazu radi itanja. Na sledeoj slici pod a) je principijelno prikazano kako se RS flipflop moe koristiti kao memorijska elija za izgradnju memorije RAM tipa. memorije. To je flipflop D tipa realizovan pomou flipflopa RS tipa. Na slici pod b) je prikazan simbol memorijske elije RAM tipa.

10

X UL

ADR. X S Q IZ MC

UL R Q

IZ

C/U

C/U

(a)

(b)

Princip realizovanja memorijske RAM elije pomou flipflopa (a) i simbol memorijske RAM elije (b) Sa UL je oznaen ulaz podatka pri upisivanju, a sa IZ je oznaen izlaz podatka pri oitavanju. /U je upravljaki signal za definisanje da li se vri upisivanje ili oitavanje. X je ulaz za izbor odgovarajue memorijske elije (MC), ako je jednodimenziono adresiranje. Ko se koristi dvodimenziono adrsiranje onda postoji jo jedan takav signal Y. esto su UL i IZL spojeni na istu liniju, isti prikljuak, a /U definie smijer prenosa (da li je u pitanju upisivanje ili oitavanje). Memorijskoj eliji se moe pristupiti samo u sluaju kada je postavljen (na visokom nivou) njezin prikljuak X za adresiranje i doveden signal na ulaz /U koji definie da li se realizuje oitavanje ili upisivanje. Organizacija memorije je takva da postoji vie memorijskih lokacija u kojima se nalazi vie memorijskih elija. U njima se memorie vie memorijskih rijei koje imaju vie bita. Svaka memorijska elija memorie jedam bit. Memorijske elije se povezuju u odgovarajuu mreu koja se mora na osnovu adresa selektovati na odredjeni nain. Princip organizacije memorije RAM tita kapaciteta 4 rijei po 2 bita je prikazan na sljedeoj slici. A0 i A1 su adresni signali (adresni ulazi). Signal S je ulazni signal za selektovanje ili omoguavanje cijelog memorijskog kola. Kapacitet memorije prikazane na sljedeoj slici iznosi etiri rijei po dva bita. Ulazni adresni dekoder (X dekoder) selektuje jednu od etiri rijei na osnovu ardese na adresnim ulazima. Vrijednost podatka koji se upisuje se nalazi u ulaznom registru. Dovoenjem logike jedinice na ulaz /U vri se upis u selektovane memorijske elije. Da bi se podatak iz memorijskih elija oitao i smjestio u izlazni registar potrebno je dovesti signal logike nule na ulaz /U ako su ve prisutni signali adrese. Unutranji adresni dekoder (ili dekoderi) generiu signale X (ili i signale Y) za selektovanje pojedinih memorijskih elija. Ako se koristi jednodimenziono adresiranje onda postoji samo jedan adresni dekoder koji generie signale X za memorijske elije. Ako se koristi dvodimenziono adresiranje onda postoje dva adresna dekodera koji generiu signale X i Y za memorijske elije. U praksi se uglavnom koristi dvodimenziono adresiranje. Tada su jednostavniji adresni dekoderi, manji je broj njihovih izlaza i X i Y linija, pa je memorija jednostavnija.

11

ULAZNI REGULATOR ULAZNI REGISTAR

X0 = A1A0

MC 01
A0 X1

MC 02

X DEK.
A1 X2

MC 11

MC 12

MC 21
X3

MC 22

CS MC 31 MC 23

C/U

IZLAZNI REGULATOR IZLAZNI REGISTAR

Princip organizacije memorije RAM tipa Memorije RAM tipa se realizuju u bipolarnoj i u unipolarnoj tehnologiji. BIPOLARNE MEMORIJE RAM TIPA Osnovna memorijska elija kod takvih memorija je flipflop realizovan u bipolarnoj tehnologiji. Standardna bipolarna memorijska elija izrauje se u TTL tehnologiji. ini je flipflop u ijem sastavu se nalaze vieemiterski tranzistori. Ta memorijska elija je prikazana na sljedeoj slici pod a). Koriteni tranzistori imaju po tri emitora. X i Y su adresni vodovi za selektovanje memorijskih elija. Koristi se dvodimenziono adresiranje. Sa Z je oznaen tzv. informacioni vod. Memorijsku eliju ini flipflop u ijem sastavu su tranzistori Tr1 i Tr2 (nacrtano unutar isprekidanih linija). Na slici su prikazana i ostala kola koja slue za upisivanje, oitavanje i ostvarivanje veze sa ulazom (UL) i izlazom (IZ) memorije. Ta kola opsluuju vei broj memorijskih elija, sve elije koje su vezane na isti par informacionih vodova, kao to je prikazano na sljedeoj slici pod b). Kada se vri upisivanje podatka vrijednosti logike jedinice u memorijsku eliju onda se dovodi X=Y=/U=1 i UL=1. Tada je tranzistor Tr5 ukljuen, a Tr6 iskljuenpa je Z=1. Poto su tada svi emeiteri tranzistora Tr2 on je iskljuen i Q=1. To obezbjedjuje da Tr1 bude ukljuen pa je uspostavljeno konano stanje Q=1, tj. upisana je vrijednost logike 1 u memorijsku eliju. To stanje se zadrava (memorie) i pri uklanjanju signala 12

sa memorijske elije (pri X=Y=0). Jedino e tada struja tranzistora Tr1 koja je tekla preko informacionog voda prei na adresne vodove X i Y na kojima je nii naponski nivo U(0)<UBB. Slino se deava ako se upisuje vrijednost logike 0. Jedino e tada biti ukljuen tranzistor Tr2, a iskljuen Tr1.
Z xi Z

yj VCC MC Q TR1 x y E1 E2 V(1) V(0) VCC Z IZ Z x0 Q TR2 xn yn1

Z yn

xn1

y0

VCC D1

TR3

TR4

VCC D2

LOGIKA ZA UPIS

LOGIKA ZA CITANJE

VBB > V(0) TR5 LK1 UL C/U LK2 TR6

(a) Memorijska TTL elija RAM tipa

(b)

Pri oitavanju podatka vrijednosti logike 1 iz memorijske elije se dovodi X=Y=1 i /U=0. Time se struja tranzistora Tr1 prebacuje na informacioni vod. Zbog toga se napon baze tranzistora Tr3 poveava i on se ukljuuje, dok tranzistor Tr4 ostaje iskljuen. Tako se na izlazu IZ oitava podatak vrijednosti logike 1. Da je u memorijsku eliju bila upisana vrijednost logike 0 onda bi proveo tranzistor Tr4 pa bi se na izlazu oitala vrijednost logike 0 (IZ=0).

13

UNIPOLARNE MEMORIJE RAM TIPA Postoje dva tipa unipolarnih memorija RAM tipa: starike memorije RAM tipa i dinamike memorije RAM tipa. STATIKE UNIPOLARNE MEMORIJE RAM TIPA Kod statikih unipolarnih memorija RAM tipa memorijske elije su flipflopovi realizovani u NMOS ili CMOS tehnologiji. Osnovna statika elija u NMOS tehnologiji je prikazana na sljedeoj slici. Ako bi se radilo o jednodimenzionalnom adresiranju elija bi imala est NMOS tranzistora. Ako bi se radilo sa dvodimenzionalnim adresiranjem elija bi imala osam NMOS tranzistora, od kojih se etiri koriste kao memorijsko kolo, a ostali slue za spregu sa informacionim vodovima. Na slici je data ema memorijske elije (MC) sa est NMOS tranzistora, a sa dvodimenzionalnim adresiranjem. NMOS tranzistori MF1 do MF4 ine flipflop u kome se memorie jedan bit. Tranzistori MF5 do MF8 se koriste za adresiranje (selektovanje) flipflopa, a tranzistori MF9 do MF10 slue za omoguavanje upisivanja i oitavanja podatka. Adresni (selekcioni) signal X utie direktno na eliju preko MOS tranzistora MF5 i MF6. Adresni (selekcioni) signal Y djeluje na eliju posredno preko tranzistora MF7 i MF8. Signal Y je zajedniki za sve elije koje su prikljuene na iste informacione vodove Z i Z . I ovdje je osnovni memorijski element flipflop realizovan pomou NMOS tranzistora (tranzistori MF1 do MF4).
X VDO MF3 MF4 Q MF5 MF1 MC MF2 MF6

VDD

MF12
MF7 UL MF9 UP Y MF8 MF10 CT MF11

IZ

Statika MOS memorijska elija RAM tipa sa prateim kolima

14

Pri upisivanju podatka (bita) dovodi se X=Y=1 i UP=1. Preko ukljuenog tranzistora MF9 se dovodi ulazni signal. On se preko ukljuenih MOS tranzistora MF7 i MF5 dovodi na flipflop. Flipflop (njegov izlaz Q) se postavlja u odgovarajue stanje u skladu sa dovedenim stanjem na ulazu UL. Ako je UL=0 onda e biti Q=1 i obrnuto. Tako je upisana odgovarajua vrijednost u flipflop i memorijsku eliju. Kada se nakon upisivanja signali X i Y vrate na nizak nivo (X=Y=0) flipflop i njegov izlaz Q ostaju u upisanom stanju. Upisana vrijednist je memorisana. Pri oitavanju podatka (bita) se dovodi X=Y=1 i T=1. Preko ukljuenih MOS tranzistora MF6, MF8 i MF10 se memorisani signal sa izlaza Q flipflopa prenosi na izlaz. Kako se na Q dobiva invertovana vrijednost od one koja je dovedena na ulaz UL pri upisivanju, onda se na izlazu postavlja jo jedan MOS invertor (tranzistori MF11 i MF12) pa se na izlazu IZ dobije ista vrijednost koja je upisivana. Isti je princip organizacije statikih memorijskih elija i u CMOS tehnologiji. Jedino se kao memorijska elija koristi CMOS flipflop. To znai da se NMOS tranzistori MF3 i MF4 u NMOS eliji prikazanoj na prethodnoj slici zamijene PMOS tranzistorima spojenim tako da se formiraju dva CMOS invertora medjusobno povezana na isti nain kao to su povezani NMOS invertori u NMOS memorijskoj eliji sa prethodne slike, formirajui CMOS flipflop. Nain upisivanja i oitavanja je isti kao kod prethodno opisane NMOS memorijske elije. Jedino se upisivanje i memorisanje vri u CMOS flipflopu, a oitavanje se vri iz CMOS flipflopa. DINAMIKE UNIPOLARNE MEMORIJE RAM TIPA Kod dinamikih unipolarnih memorija RAM tipa za memorisanje se ne koriste flipflopovi. Upisani sadraj se memorie u ulaznim parazitnim kapacitivnostima MOS tranzistora. i pored velikih otpornosti odvodne struje prazne te kapacitivnosti pa je vrijeme uvanja sadraja dosta kratko. Zato se sadraj takvih memorijskih elija mora ee da obnavlja, odnosno da se osvjeava. Medjutim, tako se smanjuje broj MOS tranzistora u memorijskoj eliji, poveava gustina integracije i smanjuje cijena u odnosu na statike memorije RAM tipa. Ujedno se samnjuje i potronja energije u odnosu na statike memorije. Praktino postoji vie konstrukcija unipolarnih dinamikih memorijskih elija RAM tipa koje se medjusobno razlikuju po ukupnom broju koritenih MOS tranzistora i nainu upravljanja. etverotranzistorska memorijska elija Osnovna dinamika unipolarna memorijska elija RAM tipa se dobiva ako se u statikoj NMOS eliji izostave tranzistori u optereenju invertora flipflopa (ako se izostave NMOS tranzistori MF3 i MF4), a koriste ulazne parazitne kapacitivnosti NMOS tranzistora MF1 i MF2 za memorisanje (parazitne kapacitivnosti CGS tih tranzistora). Tako se dobiva tzv. etverotranzistorska dinamika memorijska elija koja koristi etiri NMOS tranzistora. Takva memorijska elija je prikazana na sljedeoj slici.

15

X MF3 MF4

MF1 C1 MC VDD MF7 C2

MF2

OSV

MF8

MF5

MF MF 96

MF10

U/I

PR U/I

MF11

Dinamika etverotranzistorska memorijska elija RAM tipa sa prateim kolima Memorisana vrijednost se unosi i odrava u obliku naelektrisanja u ulaznim parazitnim kapacitivnostima C1 i C2 MOS tranzistora MF1 i MF2. C1 i C2 su memorijske kapacitivnosti, odnosno parazitne kapacitivnosti CGS1 i CGS2. etiri MOS tranzistora MF1 do MF4 ine memorijsku eliju (MC). Tranzistori MF3 i MF4 rade kao prekidai za vezu memorijskih kapacitivnosti C1 i C2 sa informacionim vodovima Z i Z . Tranzistori MF6 i MF9 omoguavaju upis i oitavanje, a funkcioniu kao prekidai. Tranzistori MF7 i MF8 slue za realizovanje osvjeavanja sadraja. Kapacitivnosti C1 i C2 se vremenom prazne odvodnim strujama kroz MF1 i MF3 ili kroz MF2 i MF4. Zbog toga postoji opasnost da se memorisana vrijednost logike 1 izgubi (transformie u vrijednost logike 0) ve poslije nekoliko milisekundi. Da bi se to sprijeilo vri se obnavljanje naelektrisanja u parazitnim memorijskim kapacitivnostima, odnosno osvjeavanje, u intervalima ne duim od dvije milisekunde. Postupak osvjeavanja traje svega nekoliko stotina nanosekundi. Pri osvjeavanju memorijske kapacitivnosti se automatski dopunjavaju saglasno memorisanoj vrijednosti. Ulaz OSV slui za realizovanje osvjeavanje sadraja. Pri upisivanju se dovodi X=Y=1, OSV=0 i PR=1. Odgovarajui napon sa ulazno/izlaznog prikljuka U/I se upisuje u kapacitivnost C1. Ako je U/I=1 onda e se C1 napuniti, a ako je U/I=0 onda e se C1 isprazniti. Kapacitivnost C2 e se napuniti ili isprazniti i imati suprotnu vrijednost nego to je na C1. Nakon upisivanja kada je X=Y=0, OSV=0 i PR=0 upisana vriejdnost je mnemorisana. Medjutim, tada se kapacitivnosti C 1 i C2 prazne i napon na njima opada pa je potrebno izvriti osvjeavanje. Pri osvjeavanju se dovodi X=1 i OSV=1. To se realizuje u odredjenim kratkim vremenskim intervalima. Istovremeno se osvjeavaju sve elije koje su prikljuene na iste

16

informacione vodove Z i Z . Pri tome se kapacitivnost C1 ili C2 dopunjava iz VDD preko tranzistora MF7 ili MF8, u zavisnosti da li je u eliju upisana logika 0 ili logika 1. Pri oitavanju se dovodi X=Y=1, OSV=0 i PT=1. Tada se memorisana vrijednost prenosi na ulazno/izlazni prikljuak U/I. Tranzistorska memorijska elija Kako je za memorisanje podatka (bita) dovoljna jedna kapacitivnost onda se jedan od tranzistora MF1 ili MF2 iz prethodne memorijske elije moe izostaviti. Tako se dobiva jo jednostavnija, tzv. trotranzistorska memorijska elija. Na sljedeoj slici su prikazane razne varijante tranzistorske elije. Kao memorijski medij u ovoj eliji se koristi ulazna parazitna kapacitivnost CM memorijskog NMOS tranzistora MF2. MOS tranzistori MF1 i MF3 slue kao prekidai koji omoguavaju pristup memorijskom elementu (Memorijskoj eliji).
XC X

MF3 ZU ZU MF1 MF2 ZC MF1 CM MF2

MF3 ZC

CM

(b) XU (a)

XC MF1

MF3 MF3 Z MF2 MF1 CM CM MF2

XU (c)

X (d)

Dinamike trotranzistorske memorijske elije RAM tipa Jednotranzistorska memorijska elija U nastojanju da se jo vie smanji veliina dinamike memorijske elije i veliina dinamike memorije RAM tipa konstruisana je i u praksi se koristi jednotranzistorska memorijska elija. Takva elija je prikazana na sljedeoj slici, pod a) je data elektrina

17

ema, a pod b) je prikazana struktura elije. Memorijsku eliju ine NMOS transistor MF i kapacitivnost CM. Kapacitivnost CM nije parazitna kapacitivnost tranzistora, ve je to kondenzator realizovan u monolitnoj integrisanoj tehnologiji. Kapacitivnost tog kondenzatora CM je priblino 0,1pF. Sa A je na slici oznaen pojaava.
X Z P VM CM CP (a) MF VZ A I/U SiO2 Poli - Si CM n Si - P X Z n C P MF (b)

Dinamika jednotranzistorska memorijska elija RAM tipa Pri upisivanju u eliju na prikljuak U/I se dovede vrijednost koju treba upisati, zatim se zatvori prekida P i postavi X=1. Dovedena vrijednost se upisuje u CM. Pri oitavanju se otvori prekida P i dovede X=1. Na izlazu pojaavaa A (prikljuak U/I) se dobiva oitana vrijednost. Pri osvjeavanju se neposredno po oitavanju zatvori prekida P ime se proitana vrijednost ponovo upisuje u CM. Inae, to se tie osvjeavanja kod dinamikih memorija, njega je potrebno izvriti priblino svakih 2ms. U praksi se koriste dva pristupa, osvjeavanje svih elija memorije svake 2ms ili ciklino osvjeavanje gdje se ciklino adresira jedan po jedan vod tako da se osvjeavanje zavri po isteku dvije milisekunde. Drugi nain je pogodniji za brze digitalne sisteme jer se zbog osvjeavanja ne prekida rad digitalnog sistema. MEMORIJE VEEG KAPACITETA Memorijske komponente koje se praktino proizvode imaju tano definisan kapacitet mn, gdje je m broj memorijskih rijei (broj memorijskih lokacija), a n broj bita u memorijskoj rijei (u memorijskoj lokaciji) memorijske komponente. U praksi se pojavljuju potrebe da se projektuu i realizuju memorije (memorijski sistemi) veih kapaciteta i razliitih konkretnih kapaciteta. Memorije veih kapaciteta se realizuju pogodnim povezivanjem vie osnovnih memorijskih komponenata. Pri projektovanju memorija veeg kapaciteta u praksi su mogua tri sluaja u odnosu na kapacoitet pojedinane osnovne memorijske komponente: - poveanje broja bita u memorijskim lokacijama, - poveanje broja memorijskih lokacija, - poveanje i broja memorijskih lokacija i broja bitaa u memorijskim lokacijama.

18

Poveanje broja bita u memorijskim lokacijama To je sluaj kada treba realizovati memoriju koja e imati isti broj memorijskih lokacija kao i osnovna memorijska komponenta, a vei broj bita u memorijskim lokacijama nego to je to kod osnovne memorijske komponente. Neka se pretpostavi da se koriste osnovne memorijske komponente kapaciteta mn, gdje je m broj memorijskih lokacija, a n broj bita u memorijskoj lokaciji. Neka je potrebno realizovati memoriju kapaciteta mN, sa istim brojem memorijskih lokacija (m), a sa veim brojem bita u lokacijama (N), gdje je N>n i N=k1n. U tom sluaju se mora koristiti k1 osnovnih memorijskih komponenata medjusobno povezanih tako da formiraju memeorijske lokacije sa N bita. Npr. neka su na raspolaganju osnovne memorijske komponente kapaciteta mn = 2561 bit, a potrebno je projektovati memoriju kapaciteta mN = 2564 bita. U tom sluaju treba koristiti N/n = 4/1 = 4 osnovne memorijske komponente povezane prema sljedeoj slici. Radi se o memoriji RAM tipa u koju je mogue upisivanje i oitavanje podataka.
UL4 IZ4

UL1 U A0 I U A0 I U A0 I U A0 I

IZ1

A0

256 x 1

A7 CS C/U

A7

C/U CS

A7

C/U CS

A7

C/U CS

A7

C/U CS

Memorija RAM tipa kapaciteta 256x4 realizovana pomou komponenata kapaciteta 256x1 Adresni signali A0 do A7 se vode na sve memorijske komponente. Ulazi (UL) i izlazi (IZ) pojedinanih komponenata se koriste kao ulazi i izlazi kompletnih memorijskih rijei od 4 bita. Upravljaki signali za omoguavanje i selektovanje memorijskih kola (CS) i za definisanje da li e se realizovati oitavanje ili upisivanje podataka (/U) su zajedniki signeli za sve memorijske komponente i povezuju se na njihove takve odgovarajue signale. Poveanje broja memorijskih lokacija To je sluaj kada treba realizovati memoriju koja e imati isti broj bita u memorijskim lokacijama kao i osnovna memorijska komponenta, a vei broj memorijskih lokacija nego to je to kod osnovne memorijske komponente. Neka se pretpostavi da se koriste osnovne memorijske komponente kapaciteta mn, gdje je m broj memorijskih 19

lokacija, a n broj bita u memorijskoj lokaciji. Neka je potrebno realizovati memoriju kapaciteta Mn, sa istim bita u memorijskim lokacijama (n), a sa veim brojem memorijskih lokacija (M), gdje je M>m i M=k2m. U tom sluaju se mora koristiti k2 osnovnih memorijskih komponenata medjusobno povezanih tako da formiraju memoriju sa veim brojem memeorijskih lokacija M. Npr. neka su na raspolaganju osnovne memorijske komponente kapaciteta mn = 2561 bit, a potrebno je projektovati memoriju kapaciteta Mn = 10241 bit. U tom sluaju treba koristiti M/m = 1024/256 = 4 osnovne memorijske komponente povezane prema sljedeoj slici. I ovdje se radi memoriji RAM tipa u koju je mogue upisivanje i oitavanje podataka.
IZ1
UL2 IZ1

UL1 A0

U A0 256 x 1

U A0

I IZ2 ADRESE 0 - 255

A7

A7

C/U CS

A7

C/U CS

U A0

U A0

0 A7 A8 DEK. STRANA 2/4 A9 1 2 3 U A0 256 x 1 A7 C/U CS A7 C/U CS I U A0 I C/U CS A7 C/U CS

ADRESE 256 - 511

ADRESE 512 - 767

U A0

U A0

I ADRESE 768 - 1023

A7

C/U CS

A7

C/U CS

C/U

Memorija RAM tipa kapaciteta 1024x2 realizovana pomou komponentama kapaciteta 256x1 20

Adresni signali A0 do A7 se vode na sve memorijske komponente jer je njihov pojedinani broj memorijskih rijei jednak 28 = 256. Ulaz (UL1) i izlaz (IZ1) svih pojedinanih komponenata se spajaju na te signale cijele memorije jer su memorijske rijei od 1 bita. Upravljaki signal za definisanje da li e se realizovati oitavanje ili upisivanje podataka (/U) je zajedniki signal za sve memorijske komponente i povezuju se na njihove takve odgovarajue ulaze. Upravljaki signali pojedinanih memorijskih komponenata za omoguavanje i selektovanje memorijskih kola (CS) su vezani na izlaze dekodera, koji se jo naziva adresnim dekoderom. Pomou dekodera se, na osnovu ostalih adresnih signala A8 i A9, generiu signali za selektovanje odgovarajue memorijske komponente. U zavisnosti od adrese memorijske lokacije kojoj se treba pristupiti (realizovati upisivanje ili oitavanje) dekoder generie signal za selektovanje i omoguavanje samo jedne memorijske komponente kojoj e se pristupiti, a koji se dovodi na ulaz CS te memorijske komponente. Ako je u pitanju neka od prvih 256 lokacija (adresa) pristupae se prvoj memorijskoj komponenti, za sledeih 256 lokacija drugoj komponent i tako dalje do poslednjih 256 lokacija kada e se pristupati etvrtoj memorijskoj komponenti. Poveanje broja memorijskih lokacija i broja bita u memorijskim lokacijama To je sluaj kada treba realizovati memoriju koja e imati vei broj memorijskih lokacija nego osnovna memorijska komponenta i vei broj bita u memorijskim lokacijama nego to je to kod osnovne memorijske komponente. Neka se pretpostavi da se koriste osnovne memorijske komponente kapaciteta mn, gdje je m broj memorijskih lokacija, a n broj bita u memorijskoj lokaciji. Neka je potrebno realizovati memoriju kapaciteta MN, sa veim brojem memorijskih lokacija (M), gdje je M>m i M=k2m i sa veim brojem bita u memorijskim lokacijama (N), gdje je N>n i N=k1n . U tom sluaju se mora koristiti k1k2 osnovnih memorijskih komponenata postavljenih u matricu koja ima k1 kolona i k2 vrsta medjusobno povezanih tako da formiraju memoriju sa veim brojem memeorijskih lokacija M i veim brojem bita u lokacijama N. U sutini, ovdje se kombinuju prethodna dva principa. I ovdje se koristi adresni dekoder koji ima k2 izlaza pomou kojih se selektuje k1 memorijskih komponenata u pojedinanim memorijskim lokacijama. Npr. neka su na raspolaganju osnovne memorijske komponente kapaciteta mn = 2561 bit, a potrebno je projektovati memoriju kapaciteta MN=10242 bit. U tom sluaju treba koristiti k1k2 memorijskih komponentata, gdje je k1=N/n=2/1=2 i k2=M/m=1024/256=4, odnosno ukupno 8 osnovnih memorijskih komponenata povezanih prema sljedeoj slici. I ovdje se radi memoriji RAM tipa u koju je mogue upisivanje i oitavanje podataka.

21

UL2

IZ1

UL1 A0

U A0 256 x 1

U A0

I IZ2 ADRESE 0 - 255

A7

A7

C/U CS

A7

C/U CS

U A0

U A0

0 A7 A8 DEK. STRANA 2/4 A9 1 2 3 U A0 256 x 1 A7 C/U CS A7 C/U CS I U A0 I C/U CS A7 C/U CS

ADRESE 256 - 511

ADRESE 512 - 767

U A0

U A0

I ADRESE 768 - 1023

A7

C/U CS

A7

C/U CS

C/U

Memorija RAM tipa kapaciteta 1024x2 realizovana pomou komponenata kapaciteta 256x1 Adresni signali A0 do A7 se vode na sve memorijske komponente jer je njihov pojedinani broj memorijskih rijei jednak 28 = 256. Postoje dva ulaza (UL1 i UL2) i dva izlaza (IZ1 i IZ2 ) jer se radi o memorijskim lokacijama sa po 2 bita. Upravljaki signal za definisanje da li e se realizovati oitavanje ili upisivanje podataka (/U) je zajedniki signal za sve memorijske komponente i povezuju se na njihove takve odgovarajue ulaze. Upravljaki signali po dvije memorijske komponente za omoguavanje i selektovanje memorijskih kola (CS) su vezani na izlaze dekodera. Pomou dekodera se, na osnovu ostalih adresnih signala A8 i A9, generiu signali za selektovanje odgovarajuih parova memorijskih komponenata. U zavisnosti od adrese memorijske lokacije kojoj se treba

22

pristupiti (realizovati upisivanje ili oitavanje) dekoder generie signal za selektovanje i omoguavanje za samo po dvije memorijske komponente kojim e se pristupiti, a koji se dovodi na ulaze CS tih memorijskih komponenata. Ako je u pitanju neka od prvih 256 lokacija (adresa) pristupae se prvim dvema memorijskim komponentama, za sledeih 256 lokacija drugim dvema komponentama i tako dalje do poslednjih 256 lokacija kada e se pristupati etvrtoj grupi od po dvije memorijske komponente. Kako se adresni prostor od 256 memorijskih lokacija esto naziva stranicom ili stranom onda se u ovom sluaju adresni dekoder moe jo nazvati i dekoderom strana, kako i pie na prethodnoj slici.

PROGRAMABILNE LOGIKE STRUKTURE

To su univerzalne integrisane logike komponente (integrisana logika kola) koja se mogu programirati. Korisnik ih moe programirati tako da se realizuje potrebna funkciju. Poznete su pod nazivom programabilne logike structure ili PLD (Programmable Logic Device) structure. U svom sastavu imaju elemente koji se mogu programirati. Na taj nain se programira funkcija koju realizuje takva struktura, odnosno takvo integrisano kolo. Programiranje se realizuje na isti nain kako se to radi kod memorija PROM, EPROM i E2PROM tipa, kako je opisano kod takvih memorija. U sastavu PLD struktura se nalaze slini elementi za programiranje kao i kod navedenih memorija. Korisnik ih programira i tako realizuje eljenu funkciju. Zato se nekad koristi i termin FPLD (Field PLD). Tehnologija izrade PLD struktura je ista kao kod izrade memorija PROM, EPROM i E2PROM tipa. Mogu biti bipolarne i unipolarne. Najee se koriste bipolarna i CMOS tehnologija. Osnovni tipovi PLD struktura su poznati pod skraenim nazivima: - PROM (Programmable ROM) programabilna memorija ROM tipa, - PAL (Programmable Array Logic) programabilna mrena (matrina) logika, - PLA (Programmable Logic Array) programabilna logika mrea (matrica) - PLS (Programmable Logic Sequencer) programabilni logiki sekvencer (programabilna logika sekvencijalna mrea). PROM STRUKTURA Kao to je ranije reeno, memorija PROM tipa je u sutini kombinaciona mrea koja se moe programirati. Sastoji se od dekodera (adresni decoder) i kodera (koderske mree). Kod PROM strukture dekoder je fiksan i ne moe se programirati. Koder je programabilan i on je programabilna mrea. Dekoder je logika mrea I tipa i fiksan je. Koder je logika mrea ILI tipa i programabilan je. Dekoder na svojim izlazima daje logike funkcije u obliku potpunih proizvoda ulaznih signala (adresnih signala). Ti potpuni proizvodi se u koderu mogu programirati i na izlazima (Oi) se mogu dobiti izlazne funkcije u obliku suma potpunih proizvoda ulaznih signala (Ii). Programiranje kodera se vri na isti nain kao kod memorija PROM tipa. Na taj nain se moe programirati eljena logika funkcija na svakom izlazu (Oi) u obliku suma potpunih

23

proizvoda ulaznih signala (Ii). Tako se pomou PROM strukture moe realizovati logika mrea koja na izlazima daje eljene logike funkcije. Prema tome, PROM struktura se sastoji od fiksne I mree (matrice) to je adresni dekoder i programabilne ILI mree (matrice) to je programabilni koder. Struktura PROM tipa je prikazana na sljedeoj slici.
FIKSNA I MATRICA (ADRESNI DEKODER)

ULAZI I0 I1 I2 In
. . .

IZLAZI O0
. . .

O1
. . .

Om

PROGRAMABILNA ILI MATRICA (KODER)

Principijelni prikaz PROM strukture PAL STRUKTURA To je programabilna logika struktura koja se takodje sastoji od matrice I tipa (dekoder dekoderska mrea) i matrice ILI tipa (koder koderska mrea). Kod PAL strukture je programabilna I matrica (dekoder), a ILI matrica (koder) je fiksna. Pomou nje se mogu programirati potrebne logike funkcije na izlazima (Oi) u obliku suma proizvoda gdje se lanovi tipa proizvoda mogu programirati. Programiranje kodera se vri na isti nain kao kod memorija PROM, EPROM ili E2PROM tipa. Na taj nain se moe programirati eljena logika funkcija na svakom izlazu (Oi) u obliku suma proizvoda ulaznih signala (Ii). Tako se pomou PAL strukture moe realizovati logika mrea koja na izlazima daje eljene logike funkcije u navedenom obliku. Prema tome, PAL struktura se sastoji od programabilne I mree (matrice) i fiksne ILI mree (matrice). Struktura PAL tipa je prikazana na sljedeoj slici.

24

ULAZI I0 I1 I2 In
. . .

PROGRAMABILNA I MATRICA

IZLAZI O0
. . . . . .

O1 Om

FIKSNA ILI MATRICA

Principijelni prikaz PAL strukture

PLA STRUKTURA To je programabilna logika struktura koja se takodje sastoji od matrice I tipa (dekoder dekoderska mrea) i matrice ILI tipa (koder koderska mrea). Kod PLA strukture obe matrice su programabilne. Programabilna je I matrica, a programabilna je i ILI matrica. Pomou PLA strukture se mogu programirati potrebne logike funkcije na izlazima (Oi) u obliku suma proizvoda gdje se i lanovi tipa proizvoda i lanovi tipa suma mogu programirati. Obe mree se programiraju na isti nain kao to je to kod memorija PROM, EPROM ili E2PROM tipa. Tako se pomou PLA strukture moe realizovati logika mrea koja na izlazima daje eljene logike funkcije u kojima su programabilni i lanovi tipa proizvoda i lanovi tipa suma. Prema tome, PLA struktura se sastoji od programabilne I mree (matrice) i programabilne ILI mree (matrice). Ovakva programabuilna struktura je univerzalnija od prethodno opisanih jer su obe matrice (mree) programabilne. Struktura PLA tipa je prikazana na sljedeoj slici.

25

ULAZI I0 I1 I2 In
. . .

PROGRAMABILNA I MATRICA

IZLAZI O0
. . . . . .

O1 Om

PROGRAMABILNA ILI MATRICA

Principijelni prikaz PLA strukture

PLS STRUKTURA To je programabilna logika struktura koja u svom sastavu ima i memorijske elemente, flipflopove, obino D tipa. Koristi se za realizovanje sekvencijalnih logikih mrea. Prethodno opisane PLD strukture se mogu koristiti samo za realizovanje kombinacionih logikih mrea jer imaju samo kombinacione elemente, a nemaju memorijske elemente. PLD strukture su namijenjene za realizovanje sekvencionalnih logikih mrea pa zato posjeduju i flipflopove. U sastavu PLS strukture se takodje nalaze matrica I tipa (dekoderska mrea) i matrica ILI tipa (koderska mrea). Kod PLS strukture obe matrice su programabilne. Programabilna je I matrica, a programabilna je i ILI matrica. Programabilne su i povratne veze sa izlaza flipflopova koje se vode na I matricu. Programiranje se realizuje na isti nain kao to je to kod memorija PROM, EPROM ili E2PROM tipa. Tako se pomou PLS strukture moe realizovati eljena sekvencijalna logika mrea. Takva programabuilna struktura je univerzalna sekvencijalna struktura jer su matrice (mree) programabilne. Struktura PLS tipa je prikazana na sljedeoj slici.

26

ULAZI I0 I1 I2 In
. . .

PROGRAMABILNA I MATRICA

FLIPFLOPOVI
. . .

IZLAZI O0
.. .. ..

D
. . .

PROGRAMABILNA ILI MATRICA

Om TAKT SIGNAL

Principijelni prikaz PLS strukture Sve PLD strukture se praktino proizvode kao integrisana kola u razliiim varijantama, sa razliitim brojem ulaza (n), razliitim brojem izlaza (m), razliitim brojem elemenata u programabilnim matricama, a PLS strukture i sa razliitim brojem flipflopova. To omoguava da se za odredjenu namjenu izabere i koristi ona konkretna PLD struktura koja zadovoljova tu namjenu. Na taj nain je mogua optimizacija konkretnog rjeenja. PLD strukture su integrisana kola veeg stepena integracije koja zamjenjuju skupove standardnih integrisanih kola manjeg stepena integracije. Koriste se u sloenijim digitalnim sistemima i sistemima veeg stepena integracije.

27