Sistemassecuenciales 110115130606 Phpapp02

P.Q.P.I.
AUXILIAR MUNTATGE ORDINADORS CARLOS CARDELO IES MVM

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CIRCUITOS SECUENCIALES
CONTENIDO
CIRCUITOS SECUENCIALES ........................................................................................................................ 3
INTRODUCCIN: RECORDATORIO SOBRE LA SEAL DIGITAL ............................................................. 3
SIMBOLOGA EMPLEADA EN ESTE TIPO DE CIRCUITOS ...................................................................... 3
Circuitos Secuenciales ........................................................................................................................... 4
SNCRONOS .......................................................................................................................................... 5
ASNCRONOS ........................................................................................................................................ 5
BIESTABLES, BSCULAS O FLIP-FLOPS ....................................................................................................... 5
Biestable RS asncrono .......................................................................................................................... 5
Biestable R-S Sncrono .......................................................................................................................... 7
Biestable R-S Sncrono con Preset (Pr) y Clear (Cl) ................................................................................. 8
DM54279/DM74279 Memria Set-Reset Qudruple comercial (National Semiconductor) ............... 9
Bscula (Flip-Flop) J-K ......................................................................................................................... 11
Bscula (Flip-Flop) J-K Master-Slave (Principal-Subordinado) .............................................................. 11
Bscula (Flip-Flop) J-K activado por flanco .......................................................................................... 14
M74HC107Bscula Doble J-K comercial amb Clear (SGS-Thomson) ................................................. 16
M74HC112Bscula Doble J-K comercial amb Preset i Clear (SGS-Thomson) .................................... 18
Biestable D (Delay o retardo) .............................................................................................................. 19
DM 7474/DM 5474 DOBLE BSCULA D ACTIVADA PER FLANC ASCENDENT (FAIRCHILD) ................. 21
SN5475/SN7475 BIESTABLES (LATCH) DE 4 BIT (Texas instruments) ................................................ 22
BIESTABLE T ............................................................................................................................................ 23
SISTEMAS SECUENCIALES ....................................................................................................................... 24
CONTADORES ......................................................................................................................................... 24
Clasificacin de los contadores ........................................................................................................... 25
COMPTADOR BINARI ASNCON 4 BITS DM7493A (National Semiconductor) .................................. 26
COMPTADOR BINARI SNCRON DE 4 BITS DM74163A (National Semiconductor) ............................ 28
P.Q.P.I. AUXILIAR MUNTATGE ORDINADORS CARLOS CARDELO IES MVM

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REGISTROS DE DESPLAZAMIENTO........................................................................................................... 31
Contenido ........................................................................................................................................... 32
Registros con entrada serie y salida serie ............................................................................................ 32
Registros con entrada paralelo y salida serie ...................................................................................... 33
Registro de entrada y salida en paralelo ............................................................................................. 34
REGISTRE DE DESPLAAMENT UNIVERSAL M74HC194 (SGS-Thomson) ........................................... 35
BIBLIOGRAFA ......................................................................................................................................... 38


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I NTRODUCCI N: RECORDATORI O SOBRE LA SEAL DI GI TAL
Antes de continuar debemos recordar que los sistemas digitales, como por ejemplo el ordenador, usan lgica
de dos estados representados por dos niveles de tensin elctrica, uno alto, H y otro bajo L (de High y Low en
ingls, respectivamente). Por abstraccin, dichos estados se sustituyen por ceros y unos, lo que facilita la
aplicacin de la lgica y la aritmtica binaria. Si el nivel alto se representa por 1 y el bajo por 0, se habla de
lgica positiva y en caso contrario de lgica negativa.
Cabe mencionar que, adems de los niveles, en una seal digital estn las transiciones de alto a bajo y de
bajo a alto, denominadas flanco de bajada y de subida, respectivamente. En la figura se muestra una
seal digital donde se identifican los niveles y los flancos.

SIMBOLOGA EMPLEADA EN ESTE TIPO DE CIRCUITOS
Vamos a mostrar algunos smbolos que aparecern en los catlogos de fabricante y en estos apuntes, con su
respectivo significado.
El crculo dibujado en cualquier entrada o salida de puerta lgica significa un inversor, as en la simbologa
indicada, el circuito:

Tendr el siguiente significado:

Por otro lado, si el crculo lo dibujamos a la entrada de un bloque integrado, como el siguiente:

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Significa que el nivel activo es el bajo (Low), y la equivalencia ser la que muestra en la figura:

Por ltimo, el smbolo representado a continuacin ser el de un biestable activado por flanco positivo o de
subida:

Y el siguiente, el de un biestable activado por flanco negativo o de bajada

A diferencia de los circuitos combinacionales, en los secuenciales, los valores de las salidas en
un momento dado no dependen exclusivamente de los valores aplicados en las entradas en
ese instante, sino tambin de los que estuviesen presentes con anterioridad.
Los circuitos secuenciales tienen capacidad para recordar o memorizar los valores de las
variables de entrada. Esta operacin es imprescindible en los sistemas automticos
construidos con circuitos digitales, sobre todo en los programables, de los cuales nos
ocuparemos ms adelante.

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El almacenamiento o memorizacin de la informacin presente en la puerta del circuito se
realiza gracias a la existencia de unas variables denominadas de estado interno, cuyo valor se
ver afectado por los cambios producidos en la combinacin binaria aplicada a la entrada.
Existen dos grandes tipos de circuitos secuenciales:
SNCRONOS
Los sncronos, requieren una seal de control procedente de un generador externo al propio
circuito, que funciona como llave, de modo que si no se aplica dicha seal no se hacen
efectivos los valores presentes en las entradas.
La seal de control, tambin denominada reloj (Clock o Clock Pulse en ingles), se aplica a las
entradas del mismo nombre de cada bloque integrado para sincronizar la transmisin de
datos.
Dentro de los sistemas sncronos tenemos dos tipos:
Sncronas sencillas o por nivel: En ellas, las entradas solo tienen actuacin sobre la
bascula (se validan) cuando el nivel lgico en la entrada de reloj esta alto o bajo (segn
el sistema). Esta caracterstica obliga a que las salidas solo puedan variar cuando la
entrada de reloj este a nivel de paso (de activacin).
Sincronizadas por flanco (Edge-Triggered): En las basculas que adoptan este sistema
de sincronismo, la informacin presente en las entradas solo se tiene en cuenta
cuando la seal de reloj cambia de nivel, es decir, durante el tiempo de subida o de
bajada, dependiendo del caso.

ASNCRONOS
Los sistemas secuenciales asncronos no poseen entrada de reloj, y los cambios en las variables
de estado interno y en los valores de salida se producen, sencillamente, al variar los valores de
las entradas del circuito.
BIESTABLES, BSCULAS O FLIP-FLOPS
El biestable es la unidad bsica de MEMORIA. Estn constituidos por puertas lgicas y son
capaces de almacenar 1 bit de memoria, que es la unidad de informacin binaria elemental. Se
pueden clasificar de la siguiente forma:
Biestables Sncronos
Biestables Asncronos
BIESTABLE RS ASNCRONO
La denominacin "RS" proviene de "Reset-Set", de forma que la entrada "S" sirve para poner a
"1" la salida, y la "R" para ponerla a "0".

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Slo posee las entradas R y S. Se compone internamente de dos puertas lgicas NO-O (NOR) o
NO-Y (NAND), segn se muestra en la siguiente figura:
Mediante puertas NOR:

Si empleamos puertas NAND:

Otras posibles simbologas:

Biestables RS con puertas NO-O, a), NO-Y, c), y smbolos normalizados respectivos b) y d).
Su tabla de verdad es la siguiente (Q representa el estado actual de la salida y Q-1 el estado
anterior a la ltima activacin):

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TABLA DE VERDAD BIESTABLE
RS
R S Q
0 0
Q N.D.
0 1
1 0
1 0
0 1
1 1
N.D. Q
N. D.= Estado no
determinado
BIESTABLE R-S SNCRONO
En un sistema digital pueden generarse rdenes falsas debido a que unas seales lleguen antes
que otras o a destiempo. En estos casos es importante garantizar que las seales de control S y
R lleguen en el momento preciso. Para solventar esta dificultad haremos que la bscula cambie
de estado sincronizada con un impulso de reloj externo; de este modo, las seales de onda de
salida estarn sincronizadas con el reloj y no dependern del tiempo de llegada de las seales
S y R.
El esquema simblico ser:

El esquema siguiente muestra el circuito R-S sincronizado por reloj:

La tabla de la verdad es la misma que la de la bscula R-S:

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S R Q
0 0 Q
n-1
X
0 1 1 0
1 0 0 1
1 1
X
Q
n-1

pero el diagrama de tiempos es el mostrado en la figura:
CLK

S

R

Q
BIESTABLE R-S SNCRONO CON PRESET (PR) Y CLEAR (CL)
Hasta ahora solo hemos visto circuitos en los que siempre se presupone un estado previo (0 o
1) de la salida y el cambio de estado se realiza por cambio en las entradas o, como en el caso
anterior, por cambio en el estado de los impulsos de reloj, adems de las entradas. En la
prctica suele ser necesario un control del estado previo de la salida, es decir poner la salida de
la bscula a 1 (Q=1; PRESET: Pr) o a 0 (Q=0; RESET o CLEAR: Cl). Es decir, independientemente
de las entradas S y R y del impulso de reloj ponemos la salida de la bscula Q=1 (Preset) o la
salida de la bscula Q=0 (Borrado o Clear).
El circuito siguiente realiza esta funcin:

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Si Pr=Cl=0, la bscula se comporta como hemos visto hasta ahora y el estado de Q
depender exclusivamente de S, R y C (Clk).
Si Pr=1 y Cl=0, la entrada Pr obliga a que la salida Q=1, independientemente del estado
de S, R y C (Clk).
Por ltimo, si Pr=0 y Cl=1, la salida de la bscula ser Q=0, sin tener en cuenta el
estado de S, R y C (Clk).
Las entradas Pr y Cl nunca pueden estar a 1 simultneamente.
La tabla de la verdad ser similar a las de las bsculas R-S sncronas, solo cuando Pr=Cl=0.
El smbolo ser:

DM54279/DM74279 MEMRIA SET-RESET QUDRUPLE COMERCIAL (NATIONAL
SEMICONDUCTOR)
Aquest dispositiu (National Semiconductor) cont 4 bscules Set-Reset independents amb una
Q de sortida cadascun .Dos de les quatre bscules tenen a una de les portes una NAND de
triple entrada.
Sha de recordar que les dues entrades i no deuen tenir estat baix a lhora.
La distribuci de pins i la taula de la veritat sn les segents:


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NOTA: Entre el DM54 i DM74 varien les condicions de treball, principalment de
temperatura.

Condicions de treball recomanades:


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BSCULA (FLIP-FLOP) J-K
El JK resuelve el caso de indeterminacin R=S=1 del RS ( la indeterminacin X de las tablas de
verdad ) adems de ofrecer ms posibilidades.
El biestable JK es tambin llamado "biestable universal" debido a que con l, se pueden
implementar otros tipos de biestable, como el biestable tipo D o el biestable tipo T, que
veremos ms adelante.
Una posible realizacin del JK sera la siguiente:

Y su frmula de funcionamiento:
Q
n+1
= J
n
+ Q
n

la tabla de la verdad:
J K Q
n+1
0 0 Q
n
0 1 0
1 0 1
1 1
n

BSCULA (FLIP-FLOP) J-K MASTER-SLAVE (PRINCIPAL-SUBORDINADO)
Aunque el JK resuelve el caso de indeterminacin R=S=1 del RS, an presenta problemas de
sincronizacin con las salidas Q y . Para evitar este problema existe el Flip-Flop J-K Master-
Slave (Maestro-Esclavo).

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El Flip-flop Master-Slave es bsicamente dos biestables J-K conectados entre s en una
configuracin en serie con las salidas de Q y del Flip-Flop "esclavo" que se retroalimenta a
las entradas del "Maestro" con las salidas del flip-flop "Maestro" que se conectan a las dos
entradas del flip-flop "esclavo".
Una posible realizacin del JK Master Slave sera la siguiente:

Las seales de entrada J y K estn conectadas al flip-flop "Maestro" que "bloquea" la entrada
mientras que la entrada del reloj (C) est a nivel lgico alto "1". Como la entrada de reloj del
flip-flop "esclavo es la inversa (complementaria) de la entrada de reloj del "Maestro", las
salidas del flip-flop "Maestro" son slo "vistas" por el flip-flop "esclavo" cuando la entrada de
reloj pasa a nivel bajo 0. Por lo tanto en la transicin del impulso de reloj de Alto a Bajo las
salidas bloqueadas del Biestable Maestro estarn alimentadas por las entradas J-K del
biestable Esclavo haciendo que este flip-flop se active por el flanco o pulso de bajada.
Entonces, el circuito acepta datos de entrada cuando la seal de reloj es "ALTA", y pasa los
datos a la salida cuando cae el pulso de la seal del reloj. En otras palabras, el Flip-Flop J-K
maestro-esclavo es un dispositivo "sncrono", ya que slo pasa los datos con la sincronizacin
de la seal del reloj.
La tabla de la verdad sigue siendo:
J
n
K
n
Q
n+1
0 0 Q
n
0 1 0
1 0 1
1 1
n
Analicemos el funcionamiento:

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1. Primera lnea de la tabla. En el Biestable Maestro si J
n
=K
n
= 0, las puertas OR de triple
entrada, de entrada al circuito estn inhibidas, por lo que los impulsos de reloj no
afectan al estado. Q
n+1
= Q
n
(estado previo).
2. En la segunda lnea de la tabla tenemos dos posibilidades:
a. J
n
= 0, K
n
= 1 y Q
n
=0, como la OR superior est inhibida (J
n
= 0) y la OR inferior
tambin lo est (Q
n
=0), la salida no vara al recibir el impulso de reloj.
b. J
n
= 0, K
n
= 1 y Q
n
=1, como la OR superior est tambin inhibida (J
n
= 0), pero la
OR inferior no lo est (Q
n
=1), la salida caer a 0, Reset, (Q
n+1
= 0) al recibir el
impulso de reloj.
3. En la tercera lnea de la tabla, igual que en la segunda lnea, y por las mismas causas, el
biestable pasar a Set, si no lo estaba.
4. Por ltimo, cuando J
n
=K
n
= 1 el estado de la salida Q y de determinan que puerta OR
(superior o inferior) est habilitada y, de este modo, nos determinar el resultado,
segn los dos posibles estados de la salida:
a. Q
n
=1 (
n
=0), la puerta OR inferior est habilitada y con un impulso del reloj el
biestable pasa a reset (Q
n+1
= 0).
b. Q
n
=0 (
n
=1), la puerta OR superior est habilitada y con un impulso del reloj el
biestable pasa a Set (Q
n+1
= 1).
Como se aprecia por el funcionamiento descrito, cada vez que el Flip-Flop recibe un impulso
de reloj BASCULA como si fuera un conmutador ordinario. Este basculamiento tiene lugar
siempre que J
n
=K
n
= 1, lo que diferencia a la bscula J-K de la R-S que presentaba una
indefinicin en ese estado.
En el diagrama de tiempos mostrado en la figura se representa un ejemplo del funcionamiento
de esta bscula:
IMPULSOS DE RELLOTGE

N=1 N=2 N=3 N=4 N=5

Clk

J

K

Q

Aplicando las formas de onda anteriores tendramos:

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1. Impulso de reloj 1 (n=1). J=K=1. La salida pasa a 1. Q(salida de la bscula)=1.
2. Impulso de reloj 2 (n=2). J=0 y K=1. La salida pasa a 0. Q=0.
3. Impulso de reloj 3 (n=3). J=1 y K=0. La salida de la bscula vuelve a 1. Q=1.
4. Impulso de reloj 4 (n=4). J=1 y K=1. Q=0.
5. Impulso de reloj 5 (n=5). J=0 y K=0. No hay cambio. Q=0.
Aunque an puede encontrarse en algunos equipos, este tipo de biestable ha quedado
obsoleto ya que ha sido reemplazado por el tipo activado por flanco: en el nivel alto (o
bajo) se toman los valores de las entradas J y K y en el flanco de bajada (o de subida) se
reflejan en la salida.
BSCULA (FLIP-FLOP) J-K ACTIVADO POR FLANCO
Un biestable (Flip-Flop) activado por flancos es aquel en que nicamente cambia la salida
durante la operacin transitoria del biestable motivada por el flanco descendente del impulso
de reloj.
Las bsculas J-K activadas por flanco tienen un comportamiento similar al resto de Flip-Flop J-
K. Como ejemplo vamos a estudiar el flip-flo representado a continuacin.
Se trata del 54S114 activado por flanco descendente (o 74S114, que presenta el mismo
funcionamiento, como hemos visto, la diferencia consiste en el parmetro de temperatura).
Veamos un simblico, el esquema de puertas lgicas del circuito.
Estados de habilitacin y inhibicin (Clk = 1 y Clk = 0, respectivamente):
Supongamos que Q
n
=1 (
n
= 0) y, si la entrada Clk =0, las puertas G
1
y G
2
estn inhibidas y los
cambios en J y K no afectan al estado.
Si, en cambio, Q
n
=1 (
n
= 0) y Clk =1, la puerta G
1
= 1 y Q
n
=1 (
n
= 0) independientemente
de los estados de las entradas J y K, que tampoco afectan. Adems, ya que
n
= 0, las puertas
G
5
y G
6
estan en estado bajo (Low o cero) y Q
n
=1 sin que influyan los estados de J y K.


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Como muestra el diagrama de tiempos de la siguiente figura, el cambio de estado se realizar
con la llegada del flanco descendente del impulso de reloj (Clk ).

El smbol i la taula de funcionament del 54S/74S114

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Supongamos que J = K = 1 (estamos en modo de basculacin) y que Q
n
=1 (
n
= 0).
En el momento que el impulso de reloj (Clk pasa de 0 a 1 (flanco ascendente), G
1
est
habilitada y caer a cero (tras un pequeo retardo t
pd1
tendremos Clk=1, K=1 y Q=1).
Simultneamente G
3
est habilitada y cambiar a 1 (tras un pequeo retardo t
pd3
tendremos
Clk=1 y Q=1). Despus de que G
1
pase a cero, la salida G
4
no cambia y, Q y
n
tampoco.
Que suceder cuando Clk pase de 1 a 0? Se inhibirn las entradas G
1
y G
2
. De nuevo, tras un
retardo t
pd1
, G
1
pasa a 1. G
3
=G
4
=0, con lo cual G
7
cambiar a 1 y, por tanto, = 1; G
5
pasa,
tambin a 1, lo que hace que Q=0.

M74HC107BSCULA DOBLE J -K COMERCIAL AMB CLEAR (SGS-THOMSON)
La bscula M54HC107/M74HC107 s una bscula activada per flanc dentrada de rellotge,
quan limpuls daquest passa a negatiu (cero).
Cada bscula t les entrades J, K, Clear i de rellotge, independents; aix com sn independents
les sortides Q y .
Lentrada de CLEAR s independent de la de CLOCK i actua per nivell baix (Low Level - L), es a
dir per no fer clear em de mantenir lentrada a 1 lgic.

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La taula de la veritat s la segent:


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Condicions doperaci:

M74HC112BSCULA DOBLE J-K COMERCIAL AMB PRESET I CLEAR (SGS-THOMSON)
La bscula doble M54HC112/M74HC112 tamb, t les entrades J, K, Clear, Preset i de rellotge,
independents a cadascuna delles; aix com sn independents les sortides Q y . A diferncia de
lanterior t entrada de Preset (posada a 1).
Quan el rellotge passa a nivell alt (valor lgic 1), les entrades shabiliten i acceptar les dades.
El nivell lgic de les entrades J i K es deu canviar, doncs, quan el nivell del rellotge s alt (High).
Llavors, com funciona per flanc descendent, el valor de les dades entrades es transferir a les
entrades del biestable amb el flanc descendent del rellotge.


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La taula de la veritat s la segent:

Condicions doperaci:

BIESTABLE D (DELAY O RETARDO)
Es un dispositivo de almacenamiento temporal de dos estados (alto y bajo), cuya salida
adquiere el valor de la entrada D cuando se activa la entrada de sincronismo, C.

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Su funcin es la de transferir los datos de la Entrad D a la salida Q en el siguiente impulso de
reloj.

En funcin del modo de activacin de dicha entrada de sincronismo, existen dos tipos de
biestables D:
Activo por nivel (alto o bajo), tambin denominado registro o cerrojo (latch en ingls).
Activo por flanco (de subida o de bajada).

Smbolos normalizados: Biestables D a) activo por nivel alto y b) activo por flanco de subida.
La ecuacin caracterstica del biestable D que describe su comportamiento es:
Q
n+1
= D
y su tabla de verdad:
D Q Q
n+1
0 X 0
1 X 1
X=No Importa
Esta bscula puede verse como una primitiva lnea de retardo o una retencin de orden cero
(ZERO ORDER HOLD en ingls), ya que los datos que se introducen, se obtienen en la salida un

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ciclo de reloj despus. Esta caracterstica es aprovechada para sintetizar funciones de
procesamiento digital de seales (DSP en ingls) mediante la transformada en z.
DM 7474/DM 5474 DOBLE BSCULA D ACTIVADA PER FLANC ASCENDENT
(FAIRCHILD)
Aquest integrat cont dues bscules D independents i activades pel flanc ascendent de
lentrada de rellotge Clk. Ams, t entrades Pr i Cl (preset i clear) per posada a 0 o a 1.
La informaci que tenim a lentrada D ser acceptada pel flip-Flop amb el flanc ascendent de
limpuls de rellotge Clk. Lentrada D sha de canviar destat quan Clk sigui a 1 o a 0, estable 8cal
evitar el canvi en els flancs d Clk).
Esquema de lelement i taula de funcionament:

Les condicions de treball:


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SN5475/SN7475 BIESTABLES (LATCH) DE 4 BIT (TEXAS INSTRUMENTS)
Aquestes memries (LATCH) sn adequades idealment per emmagatzematge temporal de
senyals binries entre unitats de processat i per a entrades, sortides o indicaci destat
daquestes unitats. La dada presenta a lentrada D es transmet a la sortida Q quan el senyal
dhabilitaci C passa a alt (1) y Q copiar lestat de D mentre C sigui habilitada (si D passa a
0, Q passar a 0 i si torna a 1, Q tornar a 1, sempre que C=1). Quan passa a cero lestat de
lentrada D no influir y Q=mantindr lltim estat que hagi emmagatzemat. Q es mantindr
en lestat actual (memria) fins que C torni a passar a 1 (s per aix que sanomena entrada
dhabilitaci), quan aix succeeixi q tornar a agafar lestat de lentrada D.
Esquema de lelement i taula de funcionament:

Smbol lgic:

Diagrama de portes lgiques i taula de condicions doperaci:


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BIESTABLE T
Se trata de un biestable que cambia de estado con cada pulso de reloj. Los biestables T no se
fabrican como tales y la forma de obtenerlos es como se muestra en la siguiente figura, basta
con unir las dos entradas J y K de la bscula, que ser la entrada T y la entrada de reloj
permanecer igual.
Las salidas Q y son complementarias, pero para efectos de utilidad la entrada negada no se
emplea.

La tabla de la verdad ser la que se indica a continuacin, donde se muestra que solo varia la
salida Q cuando se habilita poniendo a 1 (nivel alto) la entrada T:
T Q
n
Q
n+1

0 0 0

0 1 1
NO
CAMBIA
1 0 1

1 1 0
CAMBIA
La ecuacin que simbolizara el funcionamiento de la bscula T, la obtendramos empleando
una funcin XOR 8Or exclusiva) y sera:
Q
n+1
= T Q
n


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Este biestable nos sirve, entre otras aplicaciones, para dividir la frecuencia del reloj o para
disear otro tipo de circuitos secuenciales, como muestra el siguiente diagrama de tiempos:
T

Q

SISTEMAS SECUENCIALES
A continuacin se indican los principales sistemas secuenciales que pueden encontrarse en
forma de circuito integrado o como estructuras en sistemas programados:
Contadores
Registros
CONTADORES
Un CONTADOR (COUNTER en ingls) es un circuito secuencial, de aplicacin general, cuyas
salidas representan en un determinado cdigo el nmero de impulsos que se han aplicado en
su entrada.
Estn diseados por una serie de biestables conectados entre si, de manera que cuando se
aplican impulsos en la entrada estos cambian de estado.
En electrnica digital, un contador es un circuito secuencial construido con bsculas (J K) y
puertas lgicas capaz de realizar el cmputo de los impulsos que recibe en la entrada
destinada a tal efecto, almacenar datos o actuar como divisor de frecuencia. Habitualmente, el
cmputo se realiza en un cdigo binario, que con frecuencia ser el binario natural o el BCD
natural (contador de dcadas).
Capacidad del contador: Nmero ms elevado que puede ser representado en su
salida (expresado en cualquiera de los cdigos binarios).
Nmero de estados posibles: Nmero mximo de impulsos que se desean contar MS
UNO.
Cuando un contador llega al valor mximo de su capacidad, comienza a contar de nuevo desde
cero al aplicarle el siguiente impulso.
Cuando se requiere un conteo decimal real, deberemos incluir en el circuito un decodificador.

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Contador sncrono de 4 bits con biestables 74LS107D

CLASIFICACIN DE LOS CONTADORES
Segn la forma en que conmutan los biestables, podemos hablar de contadores
SNCRONOS (todos los biestables conmutan a la vez, con una seal de reloj comn) o
ASNCRONOS (el reloj no es comn y los biestables conmutan uno tras otro, la seal
de reloj se aplica al primer biestable).
Segn el sentido de la cuenta, se distinguen en ASCENDENTES, DESCENDENTES Y UP-
DOWN (ascendentes o descendentes segn la seal de control).
Segn la cantidad de nmeros que pueden contar, se puede hablar de contadores
BINARIOS DE N BITS (cuentan todos los nmeros posibles de n bits, desde 0 hasta 2n-
1), CONTADORES BCD (cuentan del 0 al 9) y CONTADORES MDULO N (cuentan desde
el 0 hasta el N-1. As un dispositivo en que el nmero de estados de sus salidas sea 6
(0, 1, 2, 3, 4, 5) diremos que es un contador de mdulo 6).
Existen circuitos contadores comerciales en el mercado que, tanto si son sncronos o
asncronos, cuentan dcadas, por mdulos o binarios. Todos tienen como factor la frecuencia
mxima de reloj que son capaces de contar que suele oscilar entre 3 MHz y 32 MHz: por
ejemplo el contador binario asncrono 7493 (binario que estudiaremos con mayor
detenimiento), el 74S196 (cuenta dcadas y como mximo 100MHz)o asncronos en tecnologa
CMOS el MC14024 (7 etapas de biestable a 8 MHz). En cuanto a los sncronos, el 74 192
(cuenta dcadas a 40 MHz) y el 74193 (contador binario a 40MHz, que estudiaremos ms
detenidamente). El Fairchild 9305 de mdulo variable, que es capaz de contar mdulos de 2, 4,
5, 6, 7, 8, 10, 12, 14 o 16.

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COMPTADOR BINARI ASNCON 4 BITS DM7493A (NATI ONAL SEMICONDUCTOR)
Est constitut per quatre bscules J-K disparades per flanc de baixada. Per tal de conferir-li
major flexibilitat a qualsevol aplicaci com ara divisor de freqncia -, el primer biestable s
separat dels dems. Lesquema es mostra a la figura segent:

Disposa de dues entrades independents de rellotge (INPUT A i INPUT B, o tamb
0
i
1
).
Podem emprar el circuit com a divisor per 2 (fem servir noms el primer biestable, com hem dit)
o b com a comptador de 0 a 7 simultniament (fent servir els 3 biestables segents) o, si
connectem la sortida del primer biestable a lentrada INPUT B obtenim un comptador de 0 a
15. El diagrama de connexi s el segent:

Veiem ara les taules de la veritat i la taula de funci, on es relacionen entrades de control amb
les sortides (resultat daquestes):

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El cronograma o diagrama de temps s el segent:

INPUT

QA

QB

QC

QD


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Pel que fa a les condicions recomanades doperaci, seran les segents:

COMPTADOR BINARI SNCRON DE 4 BITS DM74163A (NATIONAL SEMICONDUCTOR)
Esta constitut per 4 biestables J-K en el qual loperaci sncrona es realitza fent que limpuls de
rellotge arribi alhora a tots el Flip-Flop. Sn presetables, s a dir que tenen entrades de preset
que ens permeten que, per exemple, si volem que el comptador comenci a comptar per 4 ho
pugui fer, noms cal que posem un 1 en les entrades que necessitem (en aquest cas a lentrada
5 o INPUT C) i a cero la resta, el pas segent s donar un pols baix (aquesta entrada sempre
est a 1) a lentrada LOAD i es carrega la combinaci i comencem per 4.
Aquest s el diagrama de connexions:


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CLEAR: Entrada de posta a cero
ENABLE P i ENABLE T: Sn dues entrades dinhibici (ENABLE). Per tal que compti han
de estar a nivell alt (1).
LOAD: s una entrada de control per carregar a les sortides la informaci present a les
entrades paralleles.
CLOCK: Entrada de rellotge.
RIPPLE CARRY OUTPUT: s la sortida darrosegament (CARRY). Quan el comptador
arriba al mxim de la seva capacitat, aquesta sortida es posa a nivell alt indicant que
ha terminat la compta, el segent pols de rellotge la pasa a cero. Serveix per
sincronitzar amb altres comptadors o components, o per memoritzar la fi de la compta,
per exemple.
Q
A
Q
C
: Sn les sortides.
DATA INPUTS A, B, C, D: Sn les entrades dinformaci en parallel o presets de
compta.

Les condicions doperaci recomanades sn:

El diagrama de la lgica i el diagrama de temps sn:

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REGISTROS DE DESPLAZAMIENTO
Al igual que los contadores, los registros de desplazamiento (o Registros) son circuitos
secuenciales de aplicacin general constituidos por una serie de biestables conectados en
cascada.
Un registro electrnico es un dispositivo lgico secuencial capaz de almacenar varios bits de
informacin o una palabra binaria formada por tantos bits como biestables contenga el
dispositivo.
El formato de esta informacin puede ser de dos tipos:
Serie: los bits se transfieren uno a continuacin del otro por una misma lnea.
Paralelo: se intercambian todos los bits al mismo tiempo, utilizando un nmero de
lneas de transferencia igual al nmero de bits.

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CONTENIDO
Los registros se pueden clasificar:
Registros con entrada serie y salida serie
Registros con entrada serie y salida paralelo
Registros con entrada paralelo y salida serie
Registro de entrada y salida en paralelo
Existen registros en los cuales la informacin se puede desplazar en los dos sentidos y los
denominamos BIDIRECCIONALES.
REGISTROS CON ENTRADA SERIE Y SALIDA SERIE
A continuacin se muestra un registro de desplazamiento con entrada y salida en serie de 5
bits formado con biestables maestro esclavo R-S (se aprecia que la conexin de las bsculas R-S
es la que se realiza para formar las bsculas tipo D):

Observamos que la entrada S del primer biestable est conectado a la entrada y est negada a
la entrada R. Con esto se consigue que, cuando en la entrada haya un 1, el primer biestable
contendr un 1 (Q=1, Q=0) y los dems un 0. Con la siguiente seal de reloj el bit almacenado
en el primer biestable se desplazar al siguiente y as uno tras otro hasta la salida en serie. Esto
sucede as porque la salida Q est conectada a la S del siguiente biestable. Tambin podemos
observar que los biestables nunca pueden estar en estado de mantenimiento o en estado
prohibido, ya que la entrada enserie pasa afirmada a la S y negada a la R.
Los registros de desplazamiento se implementan con biestables maestro esclavo, pues son
capaces de almacenar la informacin un flanco, y transmitirla durante el siguiente.
Cuando el registro se efecta de izquierda a derecha se denomina desplazamiento hacia la
derecha. Si el registro combina ambos tipos se llama bidireccional.

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REGISTROS CON ENTRADA PARALELO Y SALIDA SERIE
A continuacin se muestra un esquema de un registro con entrada paralelo y salida serie y
carga asncrona.

El funcionamiento es el siguiente: cuando en la entrada de seleccin desplazamiento /carga
hay un 0 se realiza la carga. Con el inversor este cero se convierte en un 1 y por lo tanto las
puertas NAND que hay arriba y debajo de los biestables se convierten en inversores.
A continuacin se introducen los datos: en el bit que haya un 1, se activa el Preset, y en el que
haya un cero, se activa el Clear.
Para el desplazamiento se coloca un 1 en D/C de esta manera se consigue que nunca se
activan las entradas ni PR ni CL, ya que de las puertas NAND siempre saldr un 1. El
desplazamiento se realiza como en un registro serie-serie.
A continuacin se muestra un registro con carga paralelo y salida serie pero en este caso la
carga es sncrono, ya que se carga por las entradas sncronas

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Observamos que esto se consigue con un multiplexor de dos canales gobernado por
DESPLAZAMIENTO/ CARGA. Con esto se consigue que si se quiere cargar los datos, se activan
las entradas en paralelo que van cada una a las entradas S R. Para obtener los datos se tiene
que realizar la entrada serie.
En conclusin, podemos observar que la funcin del multiplexor es elegir entre la carga en
serie o en paralelo.
REGISTRO DE ENTRADA Y SALIDA EN PARALELO


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Como se puede ver, se ha creado un registro de entrada y salida paralelo a partir de biestables
D con entrada de habilitacin. La entrada de datos es cada una de las entradas D del biestable;
la entrada de habilitacin se une a una entrada de habilitacin global, de manera que cuando
se activa, permite que se lean los datos. Hay otra entrada (control de salida) que al activarse
permite que se lean las salidas. Aqu hemos utilizado puertas AND, aunque tambin podramos
haber utilizados puertas OR y un inversor, o tambin buffers con entradas de alta impedancia.

REGISTRE DE DESPLAAMENT UNIVERSAL M74HC194 (SGS-THOMSON)
s un registre bidireccional de 4 bits, es a dir, pot desplaar la informacin cap a lesquerra i
cap a la dreta.

Es pot emprar per a transmetre informaci com a qualsevol dels Registres mostrats fins ara
SRIE - SRIE, SRIE - PARALLEL, PARALLEL - SRIE, PARALLEL - PARALLEL.
PARALLEL INPUTS A, B, C i D: Sn es entrades de dades en parallel.
S0 i S1: Sn les entrades de control (manera de treballar).
SHIFT RIGHT SERIAL INPUT: s lentrada srie quan desplacem cap a la dreta.
SHIFT LEFT SERIAL INPUT: s lentrada srie quan desplacem cap a lesquerra.
CLOCK: s lentrada de rellotge.
CLEAR: Entrada desborrat (CLEAR) on el nivel de treball s alt i per donar ordre
desborrar hem de fer-la caure a cero (nivell baix).
Q
A
Q
D
: Sortides dinformaci parallel.

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El tipus doperaci que realitza el registre depn de la combinaci binaria que formem amb les
entrades S0 i S1,segons sindica a la taula de la veritat:

Aix, les possibles combinacions i les operacions corresponents seran:
S0 S1 Tipus doperaci
1 1
Carrega la informaci present a les entrades A, B, C i D, a
les sortides Q
A
, Q
B
, Q
C
i Q
D

0 1 Desplaa cap a lesquerra (de Q
D
cap a Q
A
)
1 0 Desplaa cap a la dreta (de Q
A
cap a Q
D
)
0 0 Inhibeix els impulsos de desplaament
La informaci de SHIFT RIGHT SERIAL INPUT apareix a Q
A
quan el senyal de rellotge passa de
nivell baix a nivell alt. La informaci aplicada a SHIFT LEFT SERIAL INPUT apareix a Q
D
quan es
produeix la mateixa transici.

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El diagrama lgic i de temps sn els segents:

Pel que fa a les condicions de treball recomanades, seran:

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BIBLIOGRAFA
Libros de Consulta:
Donald L. Shilling y Charles Belove. Circuitos Electrnicos Discretos e Integrados
(2 Edicin): Marcombo - 1985
Antonio Gil Padilla. Electrnica General. 1. Dispositivos y sistemas digitales:
McGrau Hill 1992
Paginas WEB:
http://www.electronics-tutorials.ws/sequential/seq_2.html
http://teahlab.com/multivibrators/masterslvJK/masterslavejk.html
http://es.wikipedia.org/wiki/Biestable
http://www.electronica.com.es/content/31-flip-flop
Catlogos de Componentes:
National Semiconductor 1995
Motorola FAST AND LS TTL DATA
Philips File under Integrated Circuits, IC06
ON semiconductors December, 1999 rev. 6
Texas Instrument, Marzo de 1988
SGS-Thompson Microelectronics 1992

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