Professional Documents
Culture Documents
Predavanje 4
Predavanje 4
Tranzitorsko-tranzitorska logika
( Transistor Transistor Logic ) TTL
- Sprega uloza sa jedininim elementima kola ostvarena je preko
tranzistora.
- U integriranoj tehnologiji to su najee multiemiterski ulazni tranzistori
sl.3.14.
Sl.3.14
Sl 3.14a
Problem niske margine uma moe se eliminisati pomou tipine konfiguracije
NI kola sa tro-emiterskim ulaznim tranzistororm u TTL logici prikazanim na
slici 3. 15.
Sl. 3. 15
Sl.3.15a)
Pad karakteristike izmeu 3,6 i 2,6V odgovara prolasku tranzistora T3 kroz
linearni reim prilikom prelaska iz zakoenog stanja u stanje zasienja (kad
ulazi poprimaju vrijednost log1).
Rastereivanje baze tranzistora T3 vri se dijelom preko otpornika Re, a veim
dijelom preko poveane kolektorske struje koja se pojavi kroz tranzistore T2 i
T3 jer tranzistor T2 brzo provede zbog vrlo brzog koenja tranzistora T4.
Zbog ovih strujnih udara dolazi do poveanja potronje TTL krugova
posebno na visokim frekvencijama.
Za kolo na slici 3.15. nivo log 1 na izlazu je relativno nizak, posebno pri
velikim optereenjima kada je kolektorska struja tranzistora T2 velika to
dovodi do velikog pada napona na otporniku Rc2.
Ovo zahtjeva veliko pojaanje tranzistora T2 i mali otpor otprnika Rc2
Meutim, ovakva situacija moe prouzrokovati pregrijavanje tranzistora T2 i
diode D i njihov nekorektan rad.
Pretpostavimo da je IC2 = 10mA. Tada je nivo log1 na izlazu 2,8V.
Za vee optereenje na izlazu, nivo log 1 bi bio jo manji to bi dovelo do
nepouzdanog rada kola.
Da bi se prevaziao ovaj nedostatak umjesto tranzistora T2 i diode D koristi se
Darlingtonov spoj tranzistora T6 i T2 sl. 3.16.
Sl. 3.16
Diode na ulazu slue za zatitu kola od negativnih impulsa.
Na ovaj nain postignuto je veliko strujno pojaanje, a ulogu diode D preuzima
napon VBE na tranzistoru T2.
Pomou sklopa na sl.3.16 mogue je puniti parazitne kapacitete vrnom
strujom do 50mA, a da srednja disipacija snage ne prelazi 5 mW.
NI - TTL logiko kolo u monolitnoj integriranoj tehnologiji je veoma brzo
zbog manje vrijednosti otpornika u kolektoru, bre prepolarizacije i breg
pranjenja parazitnih kapaciteta u bazama tranzistora, ali troe vie energije.
Rastereenje baze tranzistora T3 vri se preko kolektorske struje tranzistora T5
to doprinosi brzini rada kola
Za kolo na slici 3.16. nivo log 1 pri izlaznoj struji 10 mA je 4,4V
to predstavlja garantovanu vrijednost nivoa log 1
3. 3. 1. TTL logika kola sa otvorenim kolektorom
Tipino NI TTL logiko kolo sa otvorenim kolektorom prikazano je na sl.3.17.
Sl.3.17.
Napajanje izlaznog tranzistora vri se iz spoljanjeg izvora preko spoljanjeg
otpornika,
Broj jedininih optereenja se moe poveati ako se povea spoljanja
otpornost R.
Zbog ovoga se i koriste TTL kola sa otvorenim kolektorom. Pomou
otvorenog kolektora mogue je upravljati vanjskim izvorom, relejem, led
diodom i sl. u ON/OFF reimu rada.
Najvea vrijednost otpornika R odreuje se iz uslova:
sl.3.18
Kod otkijeve diode umjesto p tipa poluprovodnika koristi se metal. Zavisno
od vrste metala prag provoenja otkijeve diode se kree od 0,2-0,5V.
otkijeva dioda je polarizovana kada je metal pozitivno polariziran u odnosu
na poluprovodnik
Sl.3.18a.
Tipino otkijevo TTL NI logiko kolo prikazano je na sl.3.18a.
Vrijeme rastereenja svih dioda pri inverznoj palarizaciji je veoma kratko, reda
50 ps jer je poveanje elektrona u metalu pri voenju diode zanemarljivo u
odnosu na koncentraciju slobodnih elektrona,
otkijeva dioda izmeu baze i kolektora sprijeava da tranzistor ode u
zasienjje. Uslov je da pad napona na otkijevoj diodi mora biti manji od 0,65
V za sicilijumov tranzistor.
Na brzinu NI kola u standardnoj TTL logici presudno. utie rastereenje baze
tranzistora T3, sl.3.15, pri promjeni izlaza iz stanja log 0 u stanje log 1.
Kod otkijeva NI - TTL kola na izlazu je otkijev tranzistor T4 koji ne ide u
zasienje, a rastereenje njegove baze se vri preko otkijevog tranzistora T6 i
otpornika od 350E sl. 3.18..
otkijeva TTL logika kola u literaturi su poznata kao nezasiena logika kola.
NI - TTL kolo na slici 3.18. je iz serije 74LS00.
otkijeva TTL kola imaju veu potronju od standardnih TTL kola.
Vrijeme kanjenja u otkijevim TTL kolima je reda 3ns.
Sl.3.19.
Elektronska ema tipine TSL elije data je na slici 3.19a.
Ako je na onemoguavajuem ulazu nivo log0 kolo se ponaa kao NI TTL
logiko kolo. Ako je na onemoguavajuem ulazu nivo log1 na izlazu je stanje
visoke impedanse.
Sl.3.19a
Kola sa tri stanja se koriste gdje se javlja potreba prikljuenja vie logikih
kola na zajedniku liniju, to omoguava velika izlazna struja kada je kolo u
stanju log1.
Koritenjem kola sa tri stanja moe se smanjiti broj veza u digitalnim
strukurama i upravljati optereenjem zajednikih vodnih linija.
3. 3. 4. Karakteristike TTL logikih kola
Analizu karakteristika TTLlogikih kola izvrit emo na primjeru standardnog
NI - TTL kola sl.3.15
Vremena kanjenja
Na vrijeme kanjenja prednje ivice izlaznog signala dominantno utie otpor Rc2
u kolektoru tranzistora T2, otpornost tranzistora T2 u voenju i otpornost diode
D u voenju preko kojih se puni parazitni kapacitet tranzistora na izlazu. Ove
otpornosti su poznate i kao pull-upotpornosti. Tipina vrijednosti vremena
porasta prednje ivice izlaznog signala je tPLH = 11 ns.
Na kanjenje zadnje ivice izlaznog signala kod standardnog NI - TTL kola
dominantno utie brzina ulaska u zasienje tranzistora T3. Tipina vrijednost
kanjenja zadnje ivice standardnog TTL kola je
tPHL = 7 ns (tabela 3.1)
Iz ovoga se moe zakljuiti da je maksimalna brzina standardnog TTL kola
reda 30 MHZ.
Margina uma
Margine uma za standardno NI - TTL kolo mogu se proraunati prema emi
na sl 3.15. U praksi se kod prorauna margina uma umjesto V Imax (0) i Vomin
(1) uzimaju tipine vrijednosti napona VIT (0) i VOT (1) respektivno to u
proraunu daje veu vrijednost za margine uma.
Tipine vrijednosti margina uma za tipino NI-TTL (7400 kolo tab.3.1) su
0,4V.
Faktor grananja (Fan-out)
Tipina vrijednost faktora grananja za NI TTL kolo sl.3.15 je 10.
Faktor grananja za NI TTL kolo sa Darlingtonovim spojem tranzistora na
izlazu sl.3.16 je dvostruko vei.
Karakteristike pojedinih tipova NI kola u TTL logici prikazane su u tabeli
3.1.
Tab. 3.1.
Sl.3.20.
U ECL logici ILI (NILI) kolo ima prednost u odnosu na NI (I) kolo
zbog jednostavnije realizacije.
Kod ovih logikih kola kolektori i emiteri ulaznih tranzistora su spregnuti.
Zahvaljujuu injenici da tranzistori rade u linearnom reimu (na granici
zasienja) rastereenje baza tih tranzistora prilikom promjene logikih stanja je
veoma brzo, pa ECL logika predstavlja veoma brzu bipolarnu logiku.
Baze izlaznih tranzistora T3 i T4 ( sl. 3.21) se rastereuju preko kolektorskih
struja tranzistora T1 i T2.
Upravljanje reimom rada ulaznih tranzistora T1 i T1 i tranzistora T2 koji je u
deferencijalnom spoju sa ulaznim tranzistorima vri se upravljanjem strujom
emitera.
Struja emitera, koji su meusobno spojeni, u jednom logikom stanju je
konstantna
Izvor konstantne struje ine diferencijalna pojaala.
Sl.3.21
3. 4. 1. ECL kola sa usklaenom logikom
Na slici 3.22 data je dvo-ulazno ILI/NILI ECL logiko kolo sa podeenim
izlazima.
Sl.3.22
Tab.4.
ECL kola se koriste samo kada je to nuno, u dijelu elektronske strukture gdje
se zahtjevaju velike brzine (reda nekoliko stotina MHZ).
U normalnom radu naponi napajanja Vcc1 i Vcc2 su na masi, VEE = -5,2 V, a VTT
i VEE je od -2V do 0V
Sl.3.23
Oblast II je oblast kada oba tranzistora u diferencijalnom spoju (T1 i T2) rade
u linearnom reimu. Tada je ulazna otpornost kola mala. Ova oblast predstavlja
prelazni reim rada i potrebno je da traje to krae jer utie na brzinu rada kola.
Sl.3.24
Sl.3.25.
Vrijednost otpornika se prorauna tako da nivou log 0 na izlazu DTL/TTL
kola od 0,2 V odgovara nivou log 0 na ulazu ECL kola od -1,7 V. Takoer
nivou log 1 na izlazu DTL/TTL kola odgovara nivo log 1 na ulazu ECL
kola od -0,8 V.
Da bi se povezala ECL i DTL/TTL kola mogue je koristiti spoj kao na sl.3.26.
Spreno kolo ine tranzistori T5 dioda D1 i otpornik. Ulazni tranzistori T3 i T4
su spojeni na 5V umjesto na 0V kako je u standardnoj strukturi. Mogue je
realizovati i drugaije strukture za spregu ECL i DTL/TTL ligikih kola.
Sl.3.26.