Elektronika-Integrirani Sklopovi 2

OSNOVE ELEKTRONIKE 4.
INTEGRIRANI SKLOPOVI
4.3. Kombinacijski digitalni sklopovi

Kombinacijskim sklopovima zovemo takve logike strukture kod
kojih je trenutno logiko stanje na izlazima ovisno iskljuivo o
trenutnom stanju ulaznih varijabli (tj. o ulaznoj kombinaciji), a ne i
o prethodnom stanju ulaza ili sklopa.
Tu u prvom redu spadaju osnovni logiki sklopovi (npr. I, ILI, NE)
i sloene strukture koje se s pomou njih mogu izvesti npr. koderi,
ispisne memorije, aritmetiki sklopovi za binarne brojeve, itd.
A. Rezi
OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI
4.3.1. Digitalni signali

Digitalni sklopovi obrauju digitalne informacije. ak i u velikim
digitalnim sustavima najee se izvode jednostavne aritmetike
operacije ili elementarne logike operacije tipa I, ILI, NE, pri
emu se varijable spremaju u sklopovima zvanim bistabilima.
Decimalni brojevi mogu se prikazati u binarnom obliku tj. s
pomou niza znamenaka "0" i "1".
Sl. 4.21.
Predoavanje
binarnih
znamenki
podrujima
napona
A. Rezi
Te znamenke se u elektronikim sklopovima predouju s dva

podruja napona ili struje na signalnim (informacijskim) linijama,
sl. 4.21. Na primjeru sa slike 4.21. a) vii naponski pojas 2,4 ... 5 V
proglaen je za logiko "1" odnosno visoko stanje ("H" - high), a
nii pojas 0 ... 0.8 V proglaen je za logiko "0" odnosno nisko
stanje ("L" - low).
Ako se pozitivniji napon proglaava za logiko "1" to se naziva
pozitivna logika, a ako je obratno (kao na slici 4.21. b)) onda se
radi o negativnoj logici.
Najee se koristi pozitivna logika.
Do prijelaza stanja u oba sluaja dolazi u trenutku tt.
A. Rezi
Naponska podruja prikazana na sl. 4.21. a) definirana su kod tzv.

TTL logike familije integriranih sklopova (tema 4.3.9.1).
Druge familije mogu imati drugaije iznose pojaseva napona to
dvije familije moe uiniti nekompatibilnim.
Za svako stanje odredi se pojas prihvatljivih vrijednosti. irinom
pojasa odreena je i najvia doputena razina umova i smetnji na
linijama.
Iznosi napona izvan ovih pojasa nisu doputeni, a ponaanje
sklopova za takve ulazne napone nije definirano.
A. Rezi
Stanje niza signalnih linija (sa stanjem "0" ili "1") moe se
promatrati kao binarni broj. Tablica koja slijedi prikazuje neke
decimalne brojeve i njihove binarne ekvivalente:
DEC
0
1
2
3
4
5
6
7
BIN
000
001
010
011
100
101
110
111
A. Rezi
Pretvaranje binarnih brojeva u decimalne izvodi se tako da se

znamenka na krajnje desnoj (poziciji 0) pomnoi sa 20, slijedea s
21, itd. do krajnje lijeve znamenke. Dobiveni produkti se zbrajaju i
daju decimalni ekvivalent, npr.:
110bin = 020 + 121 + 122 = 0 + 2 + 4 = 6dec
(4.12)
Uzastopnim dijeljenjem moe se na slian nain obaviti suprotna
pretvorba decimalno u binarno. Uobiajeno je pojedine znamenke
binarnog broja zvati bitovima, dok se brojevi duine 8 bita
nazivaju oktetima (engl. byte). Binarna varijabla duine N bita
moe poprimlti 2N raziitih vrijednosti.
Logike varijable mogu poprimiti dva stanja T-istinito i F-lano
(true & false), to se moe usporediti s binarnim brojevima duine
1 bit i iznosima "1" i "0". Osnovni sklopovi koji obavljaju
raunske operacije nad logikim varijablama obraeni su u temi
4.3.2.
A. Rezi
4.3.2. Osnovni logiki sklopovi

4.3.2.1. ILI sklop
Sklop ILI daje izlaznu vrijednost "1" ako je na bilo kojem ulazu
vrijednost "1".
Slika 4.22. a) prikazuje simbol ILI sklopa (vrata) s N ulaza, a c)
simbol prema IEEE normi.
Tablica sa Sl. 4.22. b) prikazuje sve mogue kombinacije ulaznih
varijabli (za N=2) i pripadni rezultat na izlazu.
Ovakva tablica naziva se tablica stanja (ili tablica istine).
A. Rezi
Sklop ILI mogue je ostvariti na razne naine. Slika 4.23.

prikazuje jednostavnu izvedbu ILI sklopa s dva ulaza, izvedenog s
pomou dioda i otpornika.
Sl. 4.22. ILI - sklop

A. Rezi
Uz uporabu pozitivne logike, ako se na ma kojem ulazu (ili na oba)

pojavi pozitivni napon (logiko "1") potei e struja kroz odreenu
diodu i na otporniku R dobit e se pozitivni napon (logiko "1").
Ako su naponi na oba ulaza 0 V (logiko "0") nee tei struja ni
kroz jednu diodu, pa e izlaz Y takoer biti "0". Slika 4.23. b)
prikazuje te odnose u vremenu.
Sl. 4.23. ILI sklop s diodama

A. Rezi
4.3.2.2. I sklop
Ovaj sklop dat e rezultat "1" samo u sluaju kad su svi ulazi
jednaki "1". Slika 4.24. a) prikazuje simbole sklopa, tj tablicu
istine, dok c) prikazuje mogunost ostvarenja tog sklopa s diodama
i otpornikom. Ako ma koji ulaz (ili oba) imaju vrijednost "0"
(podrazumijeva se da ta razina iznosi 0 V) tei e struja kroz
otpornik i odgovarajuu diodu.
Sl. 4.24.
I - sklop
A. Rezi
10
Napon u toki Y bit e jednak padu napona na diodi (0.7 V), to se

smatra logikom "0". Ako na oba ulaza vlada "1" (potencijal
+Ubat), struja kroz diode nee tei jer e potencijal katode diode
biti jednak potencijalu anode (za voenje anoda mora biti 0.7 V
pozitivnija od katode). Kako kroz otpornik R ne tee struja, bit e
na oba njegova prikljuka isti potencijal: +Ubat na izlazu e biti
logiko "1".
I- sklop esto se koristi kao sklop za omoguavanje prolaza
signala: na ulaz A dolazi ulazni signal, a na ulaz B upravljaki
signal. Iz tablice stanja se vidi da e izlazni signal biti jednak
ulaznom ako je B="1", a ako je B="0", izlaz e biti uvijek "0", pa
e prolaz informacije biti zaustavljen.
A. Rezi
11
4.3.2.3. Ekskluzivno ILI sklop

Ovaj sklop daje izlaz "1" samo u sluaju kad su stanja na ulazima
A i B razliita. Slika 4.25. a) prikazuje uobiajeni simbol, b)
tablicu stanja, a c) simbol po IEEE normi.
Sl. 4.25. Sklop ekskluzivno ILI

A. Rezi
12
4.3.2.4. NE sklop
NE sklop daje na izlazu negaciju ulaznog signala: za ulaz "1" daje
na izlazu "0" i obratno. Naziva se i logiki invertor.
Sl. 4.26. Invertor

A. Rezi
13
Sl. 4.26. a) prikazuje simbole invertora, b) tablicu stanja, a c)

ostvarenje takvog sklopa s pomou bipolarne tranzistorske
sklopke. Ako je na ulazu A dovoljno visoki pozitivni napon
(logiko "1" tj. +Ubat), potei e struja baze tranzistora, a otpornici
R1 i R2 tako su proraunati da tranzistor ulazi u zasienje (stanje
sklopke "ukljueno"). Napon toke Y bit e jednak naponu
zasienja (cca 0.4 V), to je logiko "0".
Ako je napon na ulazu jednak nuli (logiko "0"), struja baze e biti
nula, struja kolektora takoer. Zbog toga to nema pada napona na
kolektorskom otporniku e napon toke Y biti jednak +Ubat tj.
logiko "1".
A. Rezi
14
4.3.3. Logika algebra

S pomou opisanih osnovnih logikih sklopova moe se ostvariti
ma koja proizvoljno sloena logika struktura.
Pri razvoju sloenih sklopova koristimo se tzv. logikom ili
Booleovom algebrom. U nastavku su dani izrazi koji vrijede za
operacije I, ILI, itd.
operacija ILI
A + B + C = ( A + B) + C = A + ( B + C )
A+ B = B + A
A+ A = A
A+ 1 = 1
A+ 0 = A
A+ A = 1
A. Rezi
(4.13)
15
operacija I
A B C = ( A B) C = A ( B C )
A B = B A
A A = A
A 1 = A
A 0 = 0
A A = 0
A ( B + C ) = A B + A C
(4.14)
operacija NE
A+ A = 1
A A = 0
(A) = A
A. Rezi
(4.15)
16
Nadalje, operacije I, ILI i NE povezane su preko De Morganovih

teorema:
A B C = A + B + C + ...
A + B + C + ... = A B C ...
(4.16), (4.17)
Vidimo da se npr. operacija ILI moe zamijeniti s pomou

operacija I i NE.
U nastavku se opisuju najee koriteni kombinacijski sklopovi.
Iako se oni ostvaruju s pomou osnovnih logikih sklopova, radi
jednostavnosti unutranja struktura se ne prikazuje.
A. Rezi
17
4.3.4. Zbrajalo
Jedna od osnovnih operacija koje izvode digitalna raunala je
zbrajanje binarnih brojeva. Sl. 4.27. prikazuje najjednostavniji
primjer sklopa za zbrajanje, tzv. poluzbrajalo.
Sl. 4.27. Poluzbrajalo

Poluzbrajalo na izlazu D daje rezultat zbrajanja dva broja duine 1
bit. Za ulaz A=1 i B=1, izlazni podatak D=0, uz prenos na viu
znamenku (carry) C=1.
Sloeniji sklopovi potrebni su da se ostvari zbrajalo za ulazne
varijable vee duine rijei. A. Rezi
18
4.3.5. Digitalni komparator

Na ulaze komparatora dovode se dvije binarne varijable A i B, iste
duine. Izlazne linije oznaene su A>B, A<B, A=B. Jedan od ta tri
izlaza bit e aktivan ("1") i tako pokazivati trenutni odnos veliine
varijabli A i B. Slika 4.28. prikazuje jednu izvedbu u TTL familiji.
Vie komparatora 74HC85 moe se meusobno povezati
(kaskadirati) i tako usporeivati brojeve vee duine.
Sl. 4.28.
Komparator za
4-bitne rijei:
74HC85
A. Rezi
19
4.3.6. Dekoder i demultipleksor

Dekoder
U digitalnom raunalu informacije (varijable, znakovi, itd.), a
takoer i instrukcije (raunske operacije) kodiraju se u obliku
binarnih brojeva. esto se odreenom kombinacijom bitova u
ulaznoj varijabli pokree tono odreena akcija. Sklop koji to
omoguuje zove se dekoder. Slika 4.29. prikazuje 3-bitni dekoder
74HC138 i tablicu stanja ulaza i izlaza. Dekoder se moe shvatiti
kao pretvornik binarnog koda u izlazni kod "1 od n": za ulaznu
kombinaciju 000 (A0=0, A1=0, A2=0, decimalni ekvivalent A=0),
bit e aktivan izlaz Y0 (kod ovog integriranog sklopa izlazi su
invertirani), za kombinaciju dec. 1 bit e aktivan izlaz Y1 itd.
Dekoder s N ulaznih linija ima 2N izlaznih linija. Kao i ostali
kombinacijski sklopovi, dekoder se moe sastaviti od niza
osnovnih logikih sklopova (sl. 4.30).
A. Rezi
20
Dekoder 74HC138 dekodira stanje s A0...A2 samo ako je

omoguena veza ulaza i izlaza (preko I - sklopova npr.), za to
slue ulazi E1, E2, i E3. Za omogueno stanje vrijedi tablica sa slike
4.29.
Sl. 4.29. 3-bitni dekoder

A. Rezi
21
Demultipleksor
Promatrajmo situaciju kad se informaciju s ulaza treba usmjeriti na
jedan od N moguih izlaza (linija). Binarnim brojem odredi se
redni broj izlaza (adresa) na koji e se ulazna informacija
usmjeriti. Slika 4.30. prikazuje blok shemu i unutarnju strukturu
dekodera/demultipleksora 74HC139 (taj integrirani sklop sadri
dva takva dekodera).
Sl. 4.30. Dekoder/demultipleksor 74HC139

A. Rezi
22
Demultipleksor i dekoder imaju istu logiku strukturu, jedino se

koriste na drugi nain: demultipleksor se koristi za usmjerenje
ulaznog signala na jedan od moguih izlaza. Pri tome ulaz
demultipleksora je prikljuak za omoguavanje E (enable), a
adresni prikljuci su ulazi za binarni broj koji odreuje aktivni
izlaz. Selektirani (aktivni) izlaz poprima trenutno stanje koje vlada
na ulazu E.
A. Rezi
23
4.3.7. Multipleksor
Multipleksor djeluje obratno od demultipleksora: on prima
informaciju s jednog od vie raspoloivih ulaza i usmjerava na
jedan izlaz. Naziva se i selektorom podataka, sl. 4.31.
Sl. 4.31. Multipleksor

A. Rezi
24
Prikljuak E spojen je na po jedan ulaz svakog I sklopa. Tako se s

pomou prikljuka E mogu aktivirati svi I sklopovi (u skladu sa
svojstvom funkcije I: A1=A, A0=0).
Iz strukture multipleksora se vidi da e npr. s adresom decimalno 2
(A0=0, A1=1), jedino I sklop broj 2 imati 3 jedinice na svojim
ulazima. Kod tog sklopa e stanje izlaza biti jednako trenutnom
stanju ulaza C. Izlazi svih ostalih I sklopova bit e nula, pa nee
utjecati na ILI sklop na izlazu.
U danom primjeru na izlaz se dakle prenosi stanje ulaza C, pod
uvjetom da je E=1.
A. Rezi
25
4.3.8. Koder i ROM

Koder je sklop koji za svako ulazno stanje daje neki kd (binarni
broj) na izlazu. Dobiveni kd je u naelu proizvoljan (odreen je
pri projektiranju ili programiranju kodera).
Na ulazu kodera sa slika 4.32. uvijek je samo jedan ulaz u visokom
stanju (ulazni kd je dakle "1 od n"). Iz interne strukture se vidi da
e, npr. za A1=1, pozitivni napon spojen na ulaz, protjerati struju
kroz postojee diode koje povezuju pripadni (aktivni) ulaz sa
izlazima. U primjeru sa slike 4.32, izlaz Y1 bit e "1" a svi ostali
"0", to daje izlazni kd: 0010.
Izlazni kd ovisi o rasporedu dioda. Proizvode se integrirani
sklopovi kod kojih postoje diode na svim presjecitima, spojenima
preko mikro-osiguraa. Dovoenjem velike struje na ulaze mogu
se po volji izabrani "osigurai" unititi i tako svaki korisnik stvara
vlastite kdove.
A. Rezi
26
Sl. 4.32. Koder

Kodiranje velike koliine informacija na opisani nain nije
praktino jer zahtijeva veliki broj ulaza. S obzirom da je uvijek
aktivan samo jedan ulaz, namee se ideja da se na ulaze kodera
spoji izlaz dekodera. Tako e se sa N ulaza dekodera dobiti 2N
izlaza spojenih na ulaz kodera (S1. 4. 33).
A. Rezi
27
Ulazni kd moe se shvatiti kao "adresa" izlaznog podatka a na

svakoj adresi dobit e se neki kd odnosno binarni broj. Ovakav
sklop prema tome predstavlja memorijski sklop sa fiksnim
sadrajem ili ispisna memorija (Read-only memory - ROM).
Ispisne memorije sa odreenim sadrajem mogu se u uvjetima
masovne proizvodnje naruiti od proizvoaa.
Posebna vrsta ispisnih memorija omoguuje jednokratno
programiranje od strane korisnika (PROM - Programmmable
ROM), a neki i brisanje sadraja UV svjetlom i ponovno
programiranje (EPROM - Erasable PROM). Neke nove izvedbe
mogu se brisati na praktiniji nain: s pomou elektrinog impulsa
(EEPROM - electrically erasable PROM).
A. Rezi
28
Sl. 4.33 Struktura ispisne memorije
A. Rezi
29
4.3.9. Logike familije

Logike familije predstavljaju skupine integriranih sklopova
ostvarenih u odreenoj tehnologiji (svi s pomou bipolarnih
tranzistora ili s pomou MOSFET-ova, itd. ) i uz odreena
sklopovska rjeenja. U svakoj familiji definirana su logika
podruja napona ili struje, koji vrijede za cijelu familiju. Zbog toga
se svi integrirani sklopovi jedne familije mogu meusobno spajati
uz sigurnost da e logika stanja svugdje biti ispravno
interpretirana.
Svaka familija sadri sve prethodno opisane vrste osnovnih
logikih sklopova i to sa 2, 4 i 8 ulaza, zatim bistabile, brojila,
multipleksore itd.
A. Rezi
30
Stupanj integracije kod logikih familija je niski do srednji (SSI i

MSI). Razlog tome nije nemogunost vee integracije, ve
ogranienje broja prikljuaka na integriranim sklopovima (14 do
20 u standardnim familijama).
Bilo koji sloeni logiki sklop ili sustav moe se ostvariti s
pomou bilo koje logike familije.
Kod sloenih sustava trebat e zbog niskog stupnja integracije
mnogo integriranih sklopova, to poveava dimenzije i poskupljuje
proizvodnju.
Uobiajeni sloeni sustavi ope namjene (npr. mikroprocesori) se
zbog toga izvode posebnim integriranim sklopovima visokog
stupnja integracije.
A. Rezi
31
Pri projektiranju sklopova koriste se slijedea pravila:

1. Po mogunosti koristiti ve gotove standardne strukture, jer se
tako minimizira potreban broj integriranih sklopova.
2. Nastojati unificirati logiku strukturu, tako da se koristi to
manji broj razliitih tipova integriranih sklopova.
3. Voditi rauna o faktorima razgranavanja na ulazu i izlazu,
FAN-IN i FAN-OUT, tema 4.3.9.1.
4. Voditi rauna o akumuliranju kanjenja prilikom propagacije
(prolaska) signala od ulaza prema izlazu.
5. Potivati propisani napon napajanja i mjere za zatitu od
smetnji koje propisuje proizvoa za dotinu familiju.
A. Rezi
32
Najpoznatije logike familije danas u upotrebi su TTL (Transistor

Transistor Logic), CMOS (Complementary MOS Logic) i ECL
(Emiter Coupled Logic).
U primjeni razlikuju se familije po brzini rada i potronji energije
po jednom osnovnom logikom sklopu.
Brzina je karakterizirana vremenom propagacije (propagation
time) tj. vremenom potrebnim da nakon postavljanja ulazne
kombinacije, logiki sklop na izlazu postavi oekivano stanje.
Postoje takoer i razlike u logikim podrujima te doputenoj
razini smetnji na ulaznim signalima. Ovo je posebno vano pri
radu ureaja u industrijskoj sredini, gdje su smetnje velike, a trai
se velika pouzdanost.
A. Rezi
33
4.3.9.1. TTL familija

Naziv potjee od toga to se na ulazu i na izlazu logikog sklopa
koriste bipolarni tranzistori.
Brojne su varijante izvedbi sklopova unutar TTL skupine. Te
varijante se od osnovne TTL izvedbe razlikuju po brzini rada ili
potronji energije.
Danas je najee u upotrebi LS TTL izvedba ( Low Power
Shottky TTL) koja ima povoljan odnos brzine i potronje.
Interesantno je takoer da se u toj izvedbi na ulazu koriste diode
umjesto tranzistora u osnovnoj TTL verziji, slika 4.34.
A. Rezi
34
Sl. 4.39. Logiki NI sklop u izvedbi LS TTL

A. Rezi
35
Ova serija koristi modificiranu bipolarnu tehnologiju pri

proizvodnji tranzistora, tzv. Shottky tehnologiju koja daje
poveanu brzinu preklapanja (i simbol takvog tranzistora je
modificiran, npr. tranzistori T1, T3 sa slike 4.34).
Kao primjer prikazan je integrirani sklop 74LS01, koji sadri 4 NI
sklopa (NE - I) s po dva ulaza. Slika 4.34. b) prikazuje fiziki
raspored prikljuaka.
Na ulazu se nalazi I sklop s diodama D1, D2 i otpornikom. Diode
D3 i D4 blokiraju eventualne negativne ulazne napone. Ostatak
sklopa ima funkciju invertora: ako je napon na bazi T1 visok ("1"),
struju e provesti T1 i T3. Struja emitera T3 tee u bazu T7 pa e i
on provesti struju. Tako e T7 biti u zasienju pa e i napon izlaza
biti "0", to se i oekuje od invertora. S obzirom da je sklopka T3
ukljuena, napon na kolektoru T3 biti e nizak, to e onemoguiti
voenje T4 i T5.
A. Rezi
36
Ako je napon na bazi T1 nizak, T1, T3 i T7 nee voditi struju. Zbog

toga e napon na kolektoru T3 biti visok pa e Darlingtonski par
T4, T5 voditi struju i time postaviti stanje "1" na izlazu.
Sklop za negaciju moe se naravno izvesti i jednostavnije, mnogi
elementi imaju jedinu ulogu u poveanju brzine rada (npr. D5, T6,
T2).
Sklopovi LS TTL trebaju se spojiti na napon napajanja 5 V 5 % a
potronja po jednom sklopu iznosi 5 mW, uz vrijeme propagacije
10 ns. Logika podruja napona za sve vrste TTL familija iznose:
''0"
"1"
0...0,8 V
2,4...5,0 V
A. Rezi
37
Izlaz takvog NI sklopa (u nekoj sloenijoj logikoj strukturi) spajat

e se na ulaze istih takvih sklopova. Ako se vie ulaza spoji na
jedan izlaz, strujno optereenje izlaza raste. Optereenje ne smije
prei maksimalno doputeno optereenje, jer logike razine vie
nee biti korektne. Da se pri projektiranju ne bi moralo raunati
struje optereenja, uvedeni su faktori FAN-IN i FAN-OUT. FANOUT oznaava koliko standardnih ulaza se smije spojiti na izlaz
dotinog sklopa. FAN-IN govori o svojstvima ulaza sklopa. On
iskazuje koliko je optereenje dotinog ulaza u odnosu na
standardni ulaz (koji ima FAN-IN = 1).
U svakom voru logike strukture treba osigurati:
FAN-OUT > FAN-IN.
A. Rezi
38
4.3.9.2. CMOS familija

CMOS familija izvedena je s MOSFET-ovima, koji su spojeni u
komplementarnim parovima (N i P - kanalni ). Slika 4.35.
pokazuje izvedbu NE sklopa s pomou komplementarnih
MOSFET-ova. Ako je stanje ulaza A logiko "1", provest e
tranzistor T1 i ui u zasienje pa e stanje izlaza biti "0". Obratno,
ako je stanje ulaza "0", T1 nee voditi, ali e voditi T2 pa e stanje
izlaza biti "1".
CMOS sklopovi odlikuju se jednostavnou izvedbe i vrlo malom
statikom potronjom energije (zbog toga to nikad ne vode oba
tranzistora istodobno). To ih ini naroito pogodnim za baterijske
ureaje kao to su npr. depni kalkulatori. Takoer su pogodni za
industrijske primjene zbog svoje neosjetljivosti na smetnje,
naroito ako se koriste pri poveanim naponima napajanja (15 V).
A. Rezi
39
Sl. 4.35. CMOS invertor

Postoji vie logikih familija na temelju CMOS tehnologije. Osim
prvobitne serije 4000 proizvedene su i serije 74HC i 74HCT; ove
zadnje imaju jednaku logiku strukturu i brzinu kao i TTL serija
(na primjer 74LS01 u CMOS izvedbi je 74HC01) uz mnogo manju
potronju energije. Osim toga serija 74HCT ima i logike razine
potpuno kompatibilne s TTL serijom.
A. Rezi
40
4.3.9.3. Usporedba logikih familija

Znaajan pokazatelj kvalitete logikih sklopova je odnos vremena
propagacije i utroka energije po jednom logikom sklopu. Slika
4.36. pokazuje vremena propagacije i potronju energije za
razliite logike famillje.
Sl. 4.36.
Usporedba
logikih
familija
A. Rezi
41
4.4.4. Sekvencijski sklopovi

Kod sekvencijskih sklopova izlazni podaci ovisni su o trenutnom
stanju (podacima) na ulazu, ali isto tako o prethodnom stanju
sklopa (ovisnom o slijedu - sekvenci prethodnih stanja na
ulazima). Oni dakle sadre elemente pamenja bivih stanja.
4.4.1. Bistabili
Bistabil je osnovni memorijski sklop. Stanje izlaza bistabila je "0"
ili "1", ovisno o prethodnom stanju na ulazima, tj. o pohranjenoj
informaciji. Stanje bistabila uva se do zahtjeva za spremanje
novog stanja ili do prestanka napajanja.
Informatiki kapacitet bistabila je 1 bit, tj. on moe pohraniti jednu
znamenku binarnog broja. Bistabili su osnovni elementi
sekvencijskih sklopova, kao npr.: poluvodikih memorija, brojila
impulsa, djelila frekvencije i posmanih registara, koji se opisuju u
ovom poglavlju.
A. Rezi
42
Sl. 4.37. Bistabii izveden tranzistorima / NILI sklopovima

Elementarni bistabil moe se napraviti s pomou dvije
tranzistorske sklopke spojene pozitivnom povratnom vezom, slika
4.37.
Ulaz tranzistorske sklopke izvedene tranzistorom T1 spojen je
preko otpornika R3 na izlaz sklopke s tranzistorom T2 i obrnuto,
ulaz sklopke s T2 spojen je na izlaz sklopke s T1. S obzirom da
sklopke rade kao logiki invertori, visoko stanje na ulazu sklopke
izaziva nisko stanje na izlazu (i obratno).
A. Rezi
43
Pretpostavimo da je na poetku rada tranzistor T1 u zasienju tj.

vodi struju pa je izlaz Q=0. To nisko stanje dovodi se na ulaz T2 pa
taj tranzistor ne vodi struju. Zato ne tee struja kroz R2 pa e toka
Q biti na potencijalu Ubat, tj. logiko 1. Da smo pretpostavili da u
poetku T1 ne vodi, istim putem doli bi do zakljuka da e T2
voditi. Dva mogua stanja sklopa su dakle: Q=0,Q =1 ili Q=1,
Q=0.
Ova dva stabilna stanja uzrok su imenu bistabil (engleski naziv je
flip-flop ili latch).
Bistabil se upravlja s ulaza S (set) i R (reset). Dovoenjem visokog
stanja na S, postie se da T2 provede struju (ako do sada nije
vodio). Tako eQ doi na nisko stanje, a Q u visoko (kaemo da S
(set) postavlja izlaz Q=1). Obratno, ulaz R (reset) vratit e stanje
izlaza Q=0.
A. Rezi
44
Tablica stanja SR bistabila izgleda ovako:
A. Rezi
45
U ovoj tablici "q" znai prethodno stanje, odnosno "bez promjene",

tj. u tom stanju bistabil "pamti". Zadnja kombinacija S=1, R=1 je
kontradiktorna: istodobno se trai postavljanje izlaza Q u "1" i "0",
Zato je izlazno stanje nedefinirano - x. Stvarna izvedba sa slike
4.37. dat e u toj kombinaciji Q=0, Q=0 to izaziva dodatnu
kontradikciju jer Q iQ ne smiju nikad biti jednaki.
Izvedbe bistabila u logikim familijama TTL ili CMOS obino su
sloenije strukture. Osim opisanih ulaza, postoji dodatni ulaz Cl
(clock - signal takta). Ovaj signal preko logikog sklopa (npr. I
sklop) omoguuje prospajanje ulaznih signala od ulaznih
prikljunica integriranog sklopa do bistabila. Stanje bistabila tako
se nee moi promjeniti u ma kojem momentu, ve tek onda kad
stigne novi impuls na Cl. Time se, u nekom sloenom ureaju,
ostvaruje sinkrono (istodobno) prebacivanje svih bistabila spojenih
na zajedniki generator impulsa takta.
A. Rezi
46
S obzirom na broj i djelovanje ulaza postoji vie vrsta bistabila:

1) SR - set/reset bistabil (iji rad je upravo opisan)
Sl. 4.38. SR bistabil
A. Rezi
47
2) T (toggle) bistabil mijenja prethodno stanje izlaza kod dolaska

svakog (novog) impulsa na ulazu. Ovisno o izvedbi, do promjene
na izlazu moe doi pri rastuem boku ulaznog napona (promjena
"0" --> "1") ili pri padajuem boku. Iz vremenskog dijagrama sa sl.
4.40. vidi se da ovakav bistabil ima svojstvo dijeljenja ulazne
frekvencije s faktorom 2. Koristi se za dijeljenje frekvencije i
brojanje impulsa.
SI. 4.40. T - bistabil

A. Rezi
48
3) D (data) bistabil uva prethodno stanje ulaza D (zateeno u

trenutku dolaska zadnjeg signala takta Cl ).
Sl. 4.39. D - bistabil
A. Rezi
49
4) JK bistabil
Sl. 4.41. JK - bistabil

Ovaj bistabil moe nadomjestiti SR, D ili T tip, ovisno o nainu
spajanja ulaza. Ulazi J i K koriste se slino kao i ulazi tipa S i R za
postavljanje visokog odnosno niskog stanja na izlazu, s time da je
stanje J=1, K=1 doputeno i rezultira promjenom stanja izlaza.
Ako se meusobno spoje prema sl. 4.42. a) mogue su samo druga
i trea kombinacija u tablici stanja. Vidi se da se u tom sluaju JK
bistabil ponaa kao D bistabil.
A. Rezi
50
Sl. 4.42. Spajanje JK bistabila za djelovanje D i T

Spajanjem ulaza prema slici 4.42. b) koristi se samo prva i etvrta
kombinacija iz tablice, pri emu se JK bistabil ponaa kao T
bistabil.
A. Rezi
51
4.4.2. Paralelni registar

Paralelni registar je niz bistabila koji se upravljaju istodobno preko
zajednikog signala takta. Svaki bistabil ima svoje neovisne ulaze i
izlaze. Ipak u logikom smislu ovi bistabili predstavljaju cjelinu,
jer se izlazi tih bistabila promatraju kao znamenke binarnog broja.
Sl. 4.43. Ustrojstvo registra 74HC374

A. Rezi
52
Slika 4.43. prikazuje internu strukturu osambitnog registra

74HC374. U ovakvom registru se pohranjuje 8 bitova
informacije, tj. jedan oktet (byte). Sastoji se od osam bistabila
tipa D i osam izlaznih invertora s tri stanja A1...A8 (three-state).
Ovi invertori imaju dvostruku ulogu:
1. pojaavaju izlaznu struju i time omoguuju upravljanje
troilima niske impedancije.
2. rad ovih invertora upravlja se signalom OE (output enable).
Tako e se istodobno aktivirati svih osam izlaza. Kad je
invertor aktiviran on radi kao invertor, meutim kad nije,
njegov izlaz nalazi se u stanju prekida, pri emu je izlazni
otpor vrlo velik (kao da je izlaz O odspojen).
A. Rezi
53
S obzirom da izlazi O mogu poprimiti stanje: logiko "0", logiko

"1" i stanje visokog otpora, kae se da se radi o izlazima sa tri
stanja. Ovo tree stanje je vrlo znaajno jer omoguuje da se vie
takvih registara spoji paralelno na iste izlazne linije O1...O8. Svrha
ovakvog spajanja je upravljanje odreenim informacijskim
linijama (sabirnicama) iz vie razliitih izvora.
U ovom nainu rada uvijek se aktivira rad samo jednog registra
dok ostali nemaju utjecaja. Aktiviranje vie od jednog registra
istodobna, dovelo bi do logike kolizije jer jedan registar moe na
odreenom izlazu postaviti npr. "1", a drugi registar na tom istom
izlazu "0", to daje logiki nepredvidivu situaciju, koja moe biti i
opasna za te integrirane sklopove.
Mikroprocesorske sabirnice su primjer takvog koritenja izlaza sa
tri stanja.
A. Rezi
54
4.4.3. Memorija s izravnim pristupom

Oktalni registar moe pohraniti 8-bitnu rije tj. jedan oktet ili byte.
Dananje mogunosti integracije omoguuju integraciju stotina
tisua bistabila, meutim tada je oito nemogue da svaki bistabil
ima poseban ulazni i izlazni prikljuak. Problem ogranienja broja
prikljuaka rjeava se tako da se, unutar jedinstvenog integriranog
sklopa, svakom registru dodijeli adresa. Adresa je binarni redni
broj koji odreuje koji je registar trenutno aktivan. S N linija
adrese moi e se s pomou dekodera adresirati 2N registara.
Umjesto da postoje izlazni prikljuci svih registara, na
integriranom sklopu postoji samo jedan izlaz i na njemu se
pojavljuje stanje izlaza samo onog registra koji je trenutno
adresiran. Tako dodue neemo imati istodobni pristup do izlaza
svih registara, ali se moe upisivati i itati stanje jednog registra na
po volji izabranoj adresi .
A. Rezi
55
Tako se s pomou adresnog dekodera i niza registara (jedno ili

viebitnih) dobiva memorija s izravnim pristupom (RAM Random Acces Memory), sl. 4.44.
Daljnje smanjenje broja prikljuaka mogue je koritenjem istih
prikljuaka za ulaze D i izlaze O registara.
A. Rezi
56
Sl. 4.44.
Memorija s
izravnim
pristupom RAM
A. Rezi
57
S obzirom da se obino operacije spremanja podataka (write) i

njihovog ispisa (read) ne izvode istodobno, mogue je koristiti iste
prikljuke (na slici I/O0...I/O3). Izbor vrste rada izvodi se
upravljakim ulazom R/W.
Redoslijed postavljanja stanja pojedinih prikljuaka prilikom
pisanja ili itanja RAM memorije treba izvoditi tono prema
vremenskom dijagramu koji daje proizvoa.
Znaajna karakteristika memorije je vrijeme pristupa podacima
(access time).
Spremljeni podaci se gube u sluaju prekida napajanja, to se moe
sprijeiti koritenjem pomone baterije.
A. Rezi
58
4.4.4. Posmani registri

Ako se vie bistabila s djelovanjem D tipa spoji tako da se izlazi
prvog spoje na ulaze drugog itd, dobije se posmani (shift)
registar, primjer kojeg je na slici 4.45.
S obzirom da svaki bistabil pamti prethodno stanje sa svojih ulaza,
ovakva serija bistabila omoguit e pamenje vie prethodnih
stanja ulaznog signala u vremenu. Stanja bistabila se "pomiu" od
ulaza prema izlazu posmanog registra: stanje n-tog bistabila
poslije slijedeeg impulsa takta bit e u n+1 bistabilu (koji je
spojen na izlaz n-tog).
A. Rezi
59
Sl. 4.45. 5-bitni posmani registar 74LS96

Kod registra na slici koriteni su SR bistabili na nain da djeluju
kao D - bistabili. Stanje ulaza sprema se u dotini bistabil pri
pozitivnom boku signala takta (tj. kad signal takta prelazi iz stanja
"0" u stanje "1" ).
A. Rezi
60
Svaki bistabil ima i nadreene ulaze, koji djeluju u bilo kojem

trenutku, neovisno o signalu takta. Nadreeni ulazi su: C - brisanje
( clear ), koje postavlja bistabil u "0" i Pr (preset) koji omoguuje
izravan upis sadraja. Tako se s pomou prikljuka Cr integriranog
sklopa svi bistabili istodobno postavljaju u ''0", a s pomou
prikljuka PE (preset enable) moe se stanje (nadreenih) ulaza
Pr0...Pr4 izravno upisati u odgovarajue bistabile. Ti ulazi koriste
se obino samo za postavljanje poetnog stanja, dok se u
normalnom radu koristi samo serijski ulaz S i signal takta Cl.
Stanje ulaza S e u trenutku pozitivnog boka signala takta (prelaz
"0" u "1" ) biti spremljeno u bistabil FF4. Kako se spremljena
vrijednost pojavljuje na njegovom izlazu, pa time i na ulazu FF3,
kod slijedeeg pozitivnog boka signala takta, ta e se ista
vrijednost pojaviti na izlazu FF3, dok e u bistabil FF4 biti
spremljena nova vrijednost iz S.
A. Rezi
61
Tako e se na izlazima Q4...Q0 moi istodobno (paralelno) u

svakom trenutku oitati 5 zadnjih stanja signala S koja su postojala
u trenutku zadnjih 5 - pozitivnih bokova signala takta. Tabela 4.1
pokazuje oitanje izlaza posmanog registra nakon prvog,
drugog,.., petog signala takta, pri emu q0...q4 oznaavaju
prethodna tj. poetna stanja prije ovog promatranja.
Tabela 4.1.
A. Rezi
62
Osnovna namjena posmanog registra je dakle pretvorba serijske

informacije u paralelnu.
Ako se ulaz S spoji na izlaz zadnjeg bistabila, ista, jednom upisana
vremenska promjena (sekvenca - redoslijed jedinica i nula) stalno
e se ponavljati unutar posmanog registra.
A. Rezi
63
Prema namjeni dijele se posmani registri na:

1) SIPO Serijski ulaz - paralelni izlaz.
(djeluje na gore opisani nain).
2) PISO Paralelni ulaz - serijski izlaz.
Kao ulazi koriste se Pr0...Pr4, dok se kao izlaz koristi samo Q0.
Frekvencijom takta odreuje se brzina vremenske promjene na
izlazu.
3) SISO Serijski ulaz - serijski izlaz. Ako se od izlaza koristi samo
Q0, moe se primjenom odreene frekvencije signala takta
mijenjati vremenske odnose u serijskom signalu.
4) PIPO Paralelni ulaz - paralelni izlaz.
U ovoj primjeni registar radi kao paralelni registar (memorija).
5) Dvosmjerni (bidirekcijski) registar.
Posebne izvedbe posmanog registra omoguuju pored gore
opisanog posmaka s lijeva na desno i posmak s desna na lijevo.
Smjer se odreuje posebnim prikljukom.
A. Rezi
64
4.5.4. Brojila
Brojilo impulsa izvodi se s pomou niza bistabila s djelovanjem T
tipa, tako da je izlaz prvog spojen na ulaz drugog itd, kao to
pokazuje slika 4.46.
Prilikom svakog dolaska impulsa na ulaz S, bistabil FF1 e
promijeniti stanje u odnosu na prethodno. Do promjene dolazi u
ovoj izvedbi prilikom negativnog (silaznog) boka signala S, sl.
4.47. Izlaz bistabila FF2 promijenit e se prilikom negativnog boka
signala na njegovom ulazu, a to je izlazni signal FF1.
Ako izlaze Q0...Q2 shvatimo kao znamenke binarnog broja,
decimalna vrijednost u svakom trenutku odgovarat e broju
pristiglih (izbrojanih) impulsa na S.
A. Rezi
65
Sl. 4.46. Brojilo

N bistabila moe izbrojati 2N impulsa, nakon ega brojanje poinje
od nule. Tako brojilo sa slike broji od 0..7.
U svakom trenutku brojilo se moe vratiti u nulu (resetirati)
dovoenjem visokog stanja na ulaz Cl (clear). Time se djeluje na
nadreeni ulaz svih bistabila.
A. Rezi
66
Sl. 4. 47. Vremenski dijagram rada brojila

S obzirom da svaki bistabil uzrokuje odreeno kanjenje (vrijeme
propagacije), promjene na pojedinim izlazima nee se dogaati
istodobno kao to je nacrtano na sl. 4.47. Zbog toga moe doi do
greke u oitanju brojila kod veih brzina. Prikazano brojilo se
zbog toga zove asinkrono (ripple counter). Problem se rjeava
neto sloenijim spojem kod tzv. sinkronih brojila.
A. Rezi
67
Binarno brojilo broji do krajnjeg broja 2N-1, tj. do: 3, 7, 15, 31 itd.,
ovisno o broju bistabila.
Ako se eli brojanje do nekog drugog broja razliitog od 2N-1,
moe se u trenutku kad se dosegne eljeni konaan broj (manji od
2N-1) dovesti impuls za brisanje Cl. Tako se npr. dekadsko (BCD)
brojilo (koje broji 0...9), sastoji od 4 bistabila (koji broje 0...15) i
kombinacijskog sklopa (dekodera) koji iza stanja 9 resetira brojilo.
Prikazano brojilo broji poveavanjem broja (up counting), postoje
meutim i brojila koja mogu poveavati i smanjivati broj (up/down
counter).
A. Rezi
68
Brojila se upotrebljavaju za slijedee namjene:

1) Brojanje impulsa (predmeta, dogaaja, itd.),
2) Dijeljenje ulazne frekvencije. Na primjeru sa slike 4.47. izlaz Q3
daje izlaznu frekvenciju ful/8.
3) Mjerenje frekvencije. Ako se ulazni impulsi nepoznate
frekvencije putaju u brojilo kroz poznato vrijeme (npr. 1
sekundu), frekvencija ulaznog signala moe se izraunati:
f = broj izbrojanih impulsa / vrijeme brojanja
A. Rezi
69
4) Mjerenje vremena. Ako se ulazni impulsi poznate frekvencije

(npr. 1 Hz) spoje na ulaz S brojila kroz nepoznato vrijeme, to se
vrijeme moe izraziti:
t= braj izbrojanih impulsa / ulazna frekvencija
5) Slijedno (sekvencijalno) upravljanje. Svaki broj na izlazu brojila
moe se dekodirati i pokrenuti odreene akcije u ureaju. Najprije
e se izvesti akcije vezane za stanje brojila 0, zatim za stanje 1, itd.
po predvienom redu.
A. Rezi
70

Elektronika-Integrirani Sklopovi 2

Uploaded by

Document Information

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

Elektronika-Integrirani Sklopovi 2

Uploaded by

Copyright:

Available Formats

OSNOVE ELEKTRONIKE 4.

4.3. Kombinacijski digitalni sklopovi

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

4.3.1. Digitalni signali

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

Te znamenke se u elektronikim sklopovima predouju s dva

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

Naponska podruja prikazana na sl. 4.21. a) definirana su kod tzv.

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

Pretvaranje binarnih brojeva u decimalne izvodi se tako da se

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

4.3.2. Osnovni logiki sklopovi

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

Sklop ILI mogue je ostvariti na razne naine. Slika 4.23.

Sl. 4.22. ILI - sklop

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

Uz uporabu pozitivne logike, ako se na ma kojem ulazu (ili na oba)

Sl. 4.23. ILI sklop s diodama

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

Napon u toki Y bit e jednak padu napona na diodi (0.7 V), to se

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

4.3.2.3. Ekskluzivno ILI sklop

Sl. 4.25. Sklop ekskluzivno ILI

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

Sl. 4.26. Invertor

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

Sl. 4.26. a) prikazuje simbole invertora, b) tablicu stanja, a c)

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

4.3.3. Logika algebra

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

Nadalje, operacije I, ILI i NE povezane su preko De Morganovih

Vidimo da se npr. operacija ILI moe zamijeniti s pomou

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

Sl. 4.27. Poluzbrajalo

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

4.3.5. Digitalni komparator

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

4.3.6. Dekoder i demultipleksor

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

Dekoder 74HC138 dekodira stanje s A0...A2 samo ako je

Sl. 4.29. 3-bitni dekoder

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

Sl. 4.30. Dekoder/demultipleksor 74HC139

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

Demultipleksor i dekoder imaju istu logiku strukturu, jedino se

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

Sl. 4.31. Multipleksor

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

Prikljuak E spojen je na po jedan ulaz svakog I sklopa. Tako se s

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

4.3.8. Koder i ROM

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

Sl. 4.32. Koder

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

Ulazni kd moe se shvatiti kao "adresa" izlaznog podatka a na

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

Sl. 4.33 Struktura ispisne memorije

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

4.3.9. Logike familije

OSNOVE ELEKTRONIKE 4. INTEGRIRANI SKLOPOVI

Stupanj integracije kod logikih familija je niski do srednji (SSI i