processor: P1

clock cycles
instruction 1 2 3 4 5 6 7 8 9 10

L.D F0,0(R1) IF: โหลดคําสั่ง ID: EX: ประมวลผล MEM: ติดตอกับ WB: write ขอมูล
เขามายัง memory src: 0(R1) โดย ALU หนวยความจํา ลงไปที่ reg เปาหมาย
dest: F0
L.D F6,-8(R2) IF: โหลดคําสั่ง ID: EX: ประมวลผล MEM: ติดตอกับ WB: write ขอมูล
เขามายัง memory src: -8(R2) โดย ALU หนวยความจํา ลงไปที่ reg เปาหมาย
dest: F6
MUL.D F0,F0,F2 IF: โหลดคําสั่ง ID: src: F0,F2 EX: ประมวลผล MEM: WB: write ขอมูล
เขามายัง memory dest: F6 โดย ALU ลงไปที่ reg
แต F0 ยังไมถูก เปาหมาย
write โดยL.D
F0,0(R1)
ดังนั้นจึงเกิด Data
Hazard
MUL.D F6,F6,F2 IF: โหลดคําสั่ง ID: src: F6,F2 dest: EX: ประมวลผล MEM: WB: write
เขามายัง memory F6 โดย ALU ขอมูล
แต F6 ยังไมถูก ลงไปที่ reg
write โดยL.D เปาหมาย
F6,-8(R2)
ดังนั้นจึงเกิด Data
Hazard
S.D F4,0(R2) IF: โหลดคําสั่ง ID: src: F4 dest: 0(R2) EX: ประมวลผล MEM: ติดตอกับ WB:
เขามายัง memory โดย ALU หนวยความจํา