Programlanabilir Mantk Tmdevreleri Tasarm

mit Gsgeren

Herey bir toz bulutu idi.

Dne dne soudu, younlat.

Elementler olutu.

YARILETKENLER
Yariletkenler

Tmleik Devreler (IC)

Birden fazla tranzistor Tek bir yariletken zerinde Karmak devreler Pentium 10 Milyon Tranzistor st

Ayrk Elemanlar (Discrete)

Diyot Tranzistor Tristr FET UJT G elektronii ve OptoElektronik

Metaller: Elektrik akmn iletirler Yaltkanlar: Elektrik akmn iletmezler

3

mit Gsgeren

TMDEVRELER (Integrated Circuits)

Saysal Tmdevreler (Digital ICs)

Mantk Tmdevreleri

Bellekler

Mikro lemciler

Saysal Tmdevreler
-Yalnz 2 seviye vardr 0 veya 1 - Kolay bilgi ileme ve depolama - Grltye dayankl
1 0

Analog Tmdevreler
- Geni bir gerilim blgesinde alrlar - Kontrolu saysal devrelere gre zordur - Grlt retir ve kapabilirler

- Saysal mantk ilemlerini gerekler - Paralel alan devreler

- Saysal bilgiyi -Program ak mantna depolayan tmdevreler gre alrlar - DRAM - SRAM - FLASH - EPROM - uP , uC , DSP

Saysal Mantk Tmdevreleri (Digital Logic ICs)

UYGULAMAYA ZG TMDEVRELER (APPLICATION SPECIFIC INTEGRATED CIRCUITS)

Uygulamaya zg Tmdevreler (ASIC) -Sadece tek bir rn iin zel tasarm -Fabrikadan yarmaml veya tam maml olarak kar

Uygulamaya zg Standart rnler (ASSP) - Kaydedicileri programla - DVB tmdevreleri - MP3 , MPEG tmdevreleri

Standart rnler (Standard Products) -Fonksiyonlar tanml -Katalog rnleri -74xxx , CD4000 -TTL , CMOS

Programlanabilir Mantk rnler (PLDs)

-Yar ilenmi rn -Tasarmcnn / reticinin prog. -Kolay prototip gelitirme -n maliyet (NRE) gerekmez

zel Tmdevreler (Custom ICs)

-Tam bitmi rn (tak altr) -Tasarmcnn n almas -Birdefaya zg bedel (NRE) -Uzun retim sreci -Kap Dizileri (Gate Arrays) -Standard Cells -Tam zel (Full Custom)

mit Gsgeren

Programlanabilir Mantk rnler (Programmable Logic Devices)

Basit PLDler
-70 lerde ROM lojik -arpmlarn Toplam -Programlanabilir balant noktas -PROM -PLA -PAL

Karmak PLDler (CPLD)

-80 sonlar EPROM -Birden fazla PAL blou -Esnek Anahtarlama matrisi -Makro hcre -ngrlebilir zamanlama -FLASH teknolojisi

Programlanabilir Kap Dizileri (FPGA)

-Kap dizisi yapsnda -Programlanabilir arabalantlar -Esnek Giri/k bloklar -Programlanabilir Lojik Hcreler -Lojik fonksiyona bal zamanlama

mit Gsgeren

PLD Teknolojileri
Uuculuk 1 - Sigorta 2 - EPROM 3 - EEPROM/FLASH Kalc Kalc Kalc Tekrar-Programlama Yok UV kla silinip Elektriksel silinip Yok D bellekten ykleme

4 - Ters - Sigorta (Antifuse)Kalc 5 - SRAM Uucu

Sigorta Teknolojisi

Ters - Sigorta (Antifuse) Teknolojisi

nce

Sonra

mit Gsgeren

EPROM Teknolojisi LUT Temelli FPGAin Lojik birimi

oklayc Temelli FPGAin Lojik birimi

Lojik Hcre (Logic Cell) Yaps

Slice Yaps

mit Gsgeren

Xilinx CLB Yaps Xilinx Block RAM

Xilinx MAC Yaps

Xilinx Embeded Hard uP Yaps

mit Gsgeren

ematik Tasarm Giri Yntemi

Gerek Bir Tasarmdan rnek

Ortalama herbir sayfada 200 kap yer alr 50 sayfa ema !

200 kap/sayfa X 50 sayfa = 10,000 edeer kaplk tasarm

Tasarmcya, devreyi grafik olarak tanmlamasna olanak salar.

16 x 16 arpma Devresi Alternatif Tasarm Giri Yntemi

Hardware Description Language (HDL)

VHDL (VHSIC High-Level Design Language) Verilog HDL

mit Gsgeren

32 x 32 arpma Devresine evirme Simlasyon Aamas

Simle edilen devre
A B
D Q >

Q R

30 sayfay 3 kere kopyala ve 90 sayfada dzeltme: 4 saat

C
D Q

>

VEYA
15 yerine 31, 31 terine 63: 4 saniye
entity MULT is 31 port(A,B:in std_logic(15 downto 0); Y:out std_logic(31 downto 0)); 63 end MULT; architecture BEHAVE of MULT is begin Y <= A * B; end BEHAVE; Giri Test Vektrleri

Simlatr
A B C D 0 0 0 0 1 0 0 0 1 1 0 1 0 1 1 0 0 1 1 1 0 0 0 0 Q 0 R 0 S 0 0 1 0 1 1 0 1 1 0 0 1 1 0 0 1

netlist

k Test Vektrleri

Devreye giren iaretlerin ak

Devrenin simlatr k

Yerletirme ve Balama Aamas

Ykleme / Programlama Aamas

Download
Download Cable

Target Device on PCB

Program

Target Device

Programmer

mit Gsgeren