DRAM-MEMORII

b w

TM CM VPC + Cb

-V CM +
VPL

Slika 8.36 DRAM-kletka

Cb >> CM
Vb = C CM (VPL VCM VPC ) M (VPL VCM VPC ) Cb C M + Cb

^itaweto e destruktivno, pa sekoe ~itawe mora da bide prosledeno so osve`uvawe. Na primer: VPC = VPL = VCC IF VCM = VCC

Vb = - 2V = - CMVCM/Cb
VCMnew 0

Osve`uvaweto e neophodno duri i ako od kletkata ne se ~ita.

ORGANIZACIJA

VCC VSS

generator na ednonaso~en napon

vlezen podato~en bafer izlezen podato~en bafer

DI/00 DI/01 DI/0n

OE
le~ za adresata na kolonata

log2c

dekoder na kolonata

A0 A1 A2

c
kontroler za osve`uvawe m broja~ za osve`uvawe senzorski zasiluva~i i I/O-multipleksirawe

Am-1*)

log2r

dekoder na redot

le~ za adresata na redot

memoriska matrica rcn

WE RAS CAS

taktira~ki i upravuva~ki kola

n
*)

m = max(log2r, log2c)

Slika 8.39 Obop{tena blok-{ema na edna DRAM-memorija

1. Na adresnite priklu~oci se postavuva adresata na redot. 2. Po vremeto za postavuvawe na adresata na redot, tASR, se aktivira signalot za strobirawe na adresata na redot RAS (Row Address Strobe). So opa|a~kiot rab na RAS -signalot zapo~nuva vnesuvaweto na zborot prisuten na adresnite priklu~oci vo le~ot za adresata na redot. Za uspe{no zavr{uvawe na ovoj proces, adresata na redot mora da se zadr`i izvesno vreme po zavr{uvaweto na ovoj rab, tRAH. 3. Po istekot na tRAH, na adresnite priklu~oci mo`e da se postavi adresata na kolonata i vlezot WE da se deaktivira ( WE = 1) za da se premine vo re`im na ~itawe. Obata procesa moraat da zavr{at pred da se aktivira signalot za strobirawe na adresata na kolonata CAS (Column Address Strobe). Za taa cel moraat da se zapazat propi{anite intervali tASC i tRCS. 4. Se aktivira signalot za strobirawe na adresata na kolonata CAS (Column Address Strobe). So opa|a~kiot rab na ovoj signal zapo~nuva vnesuvaweto na zborot prisuten na adresnite priklu~oci vo le~ot za adresata na redot. Za uspe{no zavr{uvawe na ovoj proces, adresata na kolonata mora da se zadr`i izvesno vreme i po zavr{uvaweto na ovoj rab, tCAH. 5. Se aktivira vlezot OE ( OE = 0) i se dr`i aktiven odredeno vreme za da se ovozmo`i podatocite od adresiranata lokacija da se pojavat na vlezno/izleznite priklu~oci. Ova e opcija. Druga opcija e vlezot OE da se dr`i na nisko logi~ko nivo vo tekot na celiot ciklus na ~itawe. 6. Se deaktiviraat vlezovite RAS i CAS . Na visoko logi~ko nivo ovie dva vleza moraat da se zadr`at odredeno propi{ano vreme za da se ovozmo`i prethodnoto polnewe na memoriskata matrica i nejzinata podgotovka za slednata operacija. Vremeto na zadr{ka na signalot RAS e tRP, a vremeto na zadr{ka na signalot CAS e tCRP.

7. Operacijata na ~itawe zavr{uva so povtornoto aktivirawe na vlezot

tRC tRAS RAS tCAS CAS tASR tRAH address row tASC WE tRCS OE tCAC data I/O valid data out tRCH column tCAH tCRP tRP

WE

otkako

}e izmine propi{aniot interval tRCH po deaktiviraweto na signalot CAS .

tRAC Slika 8.40 Vremenski dijagrami pri ~itawe od DRAM

Vo tekot na ciklusot na zapi{uvawe vlezot OE mora da bide neaktiven ( OE =1) za vlezno/izleznite podato~ni priklu~oci da funkcioniraat kako vlezni. Prvite dva ~ekora pri zapi{uvawe se isti kako kaj operacijata na ~itawe. 3. Se postavuva podatokot {to treba da se zapi{e na vlezno/izleznite podato~ni priklu~oci i se aktivira vlezot WE ( WE = 0) za da se premine vo re`im na zapi{uvawe. Obata procesa moraat da zavr{at pred da se aktivira signalot CAS . Za taa cel moraat da se zapazat propi{anite intervali tDS i tWCS.
tRC tRAS RAS tCAS CAS tASR tRAH address row tASC tWCS WE tDS data I/O tWP tDH tWCH column tCAH tCRP tRP

valid data in

Slika 8.41 Vremenski dijagrami pri zapi{uvawe vo DRAM

4. Se aktivira signalot CAS (Column Address Strobe). Isto kako kaj operacijata na zapi{uvawe, adresata na kolonata mora da se zadr`i izvesno vreme i po zavr{uvaweto na opa|a~kiot rab na ovoj signal, tCAH. Pokraj toa, za da bide procesot na zapi{uvawe uspe{no zavr{en, podatocite moraat da ostanat stabilni u{te vreme tDH po opa|a~kiot rab na CAS . Od istite pri~ini i vlezot WE mora da se zadr`i na aktivnoto nisko nivo u{te vreme tWCH. 5. Operacijata na zapi{uvawe zavr{uva so deaktivirawe na vlezovite RAS i CAS .

Edna kletka vo gornata podmatrica sodr`i logi~ka 1 ako e VCM = 0, a logi~ka 0 ako e VCM = VCC. Po sekoja osnovna operacija kapacitivnostite na bitskite vodovi na site koloni i kapacitivnostite na site nemi kletki prethodno se polnat na VCC (preku PC = 0)
wr/2
CM VCC +

b1
memoriski kletki CM VCC TM

b2

wd

VCM TM nemi kletki

VCC PC CM/2

TD Cb

VCC CM/2

TD

data in/out
Cb Q

VCC

prethodno polnewe

R PC R VCC Cb

VCC PC

senzorski zasiluva~
Cb TD TM

R R

PC VCC

CM/2

TD nemi kletki

CM/2 VCC

data in/out

wd
VCC VCM + CM TM

wr/2+1

memoriski kletki

VCC CM

b1
izbor na kolonata 1

b2
izbor na kolonata 2

Slika 8.37 Elektri~na {ema na ise~ok od memoriska matrica na DRAM-memorija so otvoreni bitski linii
.

^itawe 1) Dekodirawe na adresata na redot. Potencijalot na site vodovi Ako 1 Vb = 0 Vb Vb

b

naglo se menuva za

Vb

= -V = -CMVCC/(2Cb).

= V.

Ako 0 Vb = -2V Vb - Vb = - V. Site memoriski kletki vo adresiraniot red so 0 ja gubat svojata sodr`ina.

2) Aktivirawe na site senzorski zasiluva~i so R = 1 Ako Vb - Vb = V Q = 1, Q = 0 Ako Vb - Vb = -V Q = 1, Q = 0 i osve`uvawe na site memoriski kletki vo adresiraniot red vo koi bila skladirana logi~ka 0. 3) Dekodirawe na adresata na kolonata, aktivirawe na tranzistorite za izbor na kolonata i ispra}awe na podatokot od adresiranata kletka kon izlezniot bafer. 4) Deaktivirawe na kolonata i redot, deaktivirawe na senzorskite zasiluva~i, a aktivirawe na tranzistorite za prethodno polnewe na site bitski vodovi za da se podgotvi memoriskata matrica za slednata operacija. Osve`uvawe Operacijata na osve`uvawe na eden red od memoriskata matrica e ista kako operacijata na ~itawe, no bez poslednata faza. Imeno, ne se aktivira nitu edna kolona, a operacijata zavr{uva so deaktivirawe na redot, deaktivirawe na senzorskite zasiluva~i, a aktivirawe na tranzistorite za prethodno polnewe na site bitski vodovi i nemi kletki. Zapi{uvawe 1) Zasiluva~ot za zapi{uvawe gi postavuva podatokot {to treba da se zapi{e i negoviot komplement na podato~nata linija, a dekoderot na redot gi aktivira soodvetnata zborovna linija na memoriski kletki i linijata na nemi kletki vo dolnata podmatrica, isto kako pri ~itaweto. 2) Se aktiviraat senzorskite zasiluva~i i sodr`inata na redot se osve`uva na na~inot koj ve}e be{e objasnet. 3) Se dekodira kolonata i bitskite vodovi na adresiranata kletka se forsiraat na Vb = VCC i Vb = 0 ako vlezniot podatok e logi~ka 1, ili na Vb = 0 i Vb = VCC, ako vlezniot podatok e logi~ka 0. So toa vo adresiranata kletka se vospostavuva VCM = 0 ako vlezniot podatok e logi~ka 1, ili VCM = VCC, ako vlezniot podatok e logi~ka 0. 4) Se deaktiviraat redot, kolonata i senzorskite zasiluva~i, a se aktiviraat tranzistorite za prethodno polnewe na site bitski vodovi i nemi kletki.

FPM DRAM Po istekot na prviot del od tRAC, site kletki vo adresiraniot red se podgotveni za poslednata faza, odnosno adresiranata stranica e otvorena. Vo vtoriot del od tRAC se izvr{uva samo poslednata faza, odnosno bitskite linii od adresiranata kolona se spojuvaat so podato~nite linii na komponentata. Ova e vreme na pristap do lokacija na ve}e otvorena stranica, tCAC. Postojat mnogu aplikacii vo koi e ~esto potrebata ednopodrugo da se pro~itaat nekolku (ili site) memoriski lokacii smesteni na ista stranica. Memoriite koi raspolagaat so brz re`im na ~itawe vo ramkite na edna stranica (Fast Page Mode) se narekuvaat FPM DRAMmemorii, a soodvetnite integrirani komponenti mo`at da se prepoznaat po oznakata, koja naj~esto zavr{uva na 00. Vo FPM-mod, RAS ostanuva aktiven, a CAS iterativno se aktivira zaedno so zadavaweto na novite adresi na kolonata. EDO DRAM EDO DRAM-memorija e vo osnova FPM DRAM-memorija so dodaden izlezen podato~en le~. Kaj FPM DRAM, pred da se vnese nova adresa na kolonata, CAS mora da odi na visoko logi~ko nivo, a izvesno vreme po ovoj raste~ki rab izleznite podatoci stanuvaat nevalidni. Bidej}i dol`inata na intervalot vo koj izleznite podatoci se validni zavisi direktno od tCAS tCAC, kaj edna FPM-memorija mora da bide ispolneto tCAS tCAC. Kaj EDO DRAM-memoriite (EDO = Extended Data Out), blagodarenie na izlezniot podato~en le~, intervalot vo koj izleznite podatoci od tekovnata lokacija se validni e prodol`en i izvesno vreme po zapo~nuvaweto na procesot na ~itawe od novata lokacija. Poradi toa va`i tCAS tCAC, so {to se skratuva soodvetnoto vreme na ciklus.

Osve`uvawe Brojot na osve`uva~ki ciklusi e ednakov na brojot na redovi vo memoriskata matrica, za{to vo eden ciklus se osve`uva po eden red. Maksimalniot interval me|u dva ciklusa na osve`uvawe e 15,625 s, a spored normite na JEDEC (Joint Electronics Design Engineering Council), DRAM-memoriite mo`at da bidat so 1K, 2K, 4K ili 8K-osve`uvawe, odnosno so po 1024, 2048, 4096 ili 8192 redovi vo memoriskata matrica. Pri ist memoriski kapacitet, edna DRAM-memorija so 2K-osve`uvawe mora da se osve`uva dva pati po~esto i vle~e dva pati pogolema struja po osve`uva~ki ciklus od memorija so ist memoriski kapacitet, no so 4Kosve`uvawe.
memorijata e na raspolagawe

osve`uvawe

osve`uvawe

tRC

tRC
15,6 s

tRC
15,6 s

distribuirano osve`uvawe

15,6 s

osve`uvawe

rafalno osve`uvawe

memorijata e na raspolagawe

osve`uvawe

rtRC r15,6 s

Slika 8.44 Distribuirano i rafalno osve`uvawe na DRAM-memorija

Vo princip, osve`uvaweto na edna DRAM-memorija mo`e da se izveduva na distribuiran ili na rafalen na~in. Pri distribuirano osve`uvawe, na sekoi 15,6 s se osve`uva po eden red od matricata. Na sekoi 15,6 s memorijata stanuva kratkotrajno nedostapna za ~itawe/pi{uvawe, za{to osve`uvaweto na eden red trae tRC. Pri rafalno osve`uvawe, se osve`uvaat site redovi na matricata ednopodrugo. Memorijata e nedostapna vo tekot na interval dolg rtRC, dodeka vo ostanatiot del od vremeto na osve`uvawe vo nea mo`e da se zapi{uva ili od nea mo`e da se ~ita.

Distribuiranoto osve`uvawe e popopularno, za{to DRAMkontrolerot treba da ja izvr{uva operacijata na osve`uvawe samo edna{ na sekoi 15,6 s nezavisno od goleminata i konfiguracijata na DRAMmemorijata. Kaj DRAM-integriranite komponenti mo`at da se sretnat nekolku razli~ni tipovi na osve`uvawe. ROR (RAS Only Refresh), vo sekoj osve`uva~ki ciklus na DRAMmemorijata & se zadavaat adresa na redot i eden negativen RAS -impuls, a CAS se dr`i na visoko logi~ko nivo. Za na~inot na osve`uvawe i za generiraweto na adresite na redot se gri`i sistemskiot DRAMkontroler. Naj~esto koristeniot tip CBR (CAS Before RAS Refresh). Kaj ovoj tip osve`uvawe, vo sekoj osve`uva~ki ciklus najprvin se spu{ta nivoto na vlezot CAS , a potoa i na vlezot RAS . Dodeka trae opa|a~kiot rab na RAS , vlezot WE mora da se dr`i na visoko logi~ko nivo. I vo ovoj slu~aj za na~inot na osve`uvawe se gri`i sistemskiot DRAM-kontroler. Me|utoa, za generiraweto na adresata na redot se gri`at internite kontroler i broja~ za osve`uvawe. Kaj mobilnite uredi so bateriska poddr{ka se koristat DRAMmemorii koi raspolagaat so re`im na samoosve`uvawe (Self Refresh, SR) dodeka memorijata e vo re`imot na miruvawe (sleep mode), vo koj vle~e ekstremno mala struja. Re`imot na samoosve`uvawe se inicira so eden CBR-ciklus, za {to e zadol`en sistemskiot DRAM-kontroler, me|utoa za na~inot na osve`uvawe i za generiraweto na adresite na redot potoa se gri`at internite kontroler i broja~ za osve`uvawe.

SINHRONI DRAM-MEMORII Bidej}i rabotata na edna asinhrona DRAM-memorija ne e sinhronizirana so sistemskiot takt, CPU mora da ~eka za da gi primi podatocite i za da go isprati slednoto barawe za novi podatoci. Imeno, s# dodeka ne ja zavr{i sekvencijata od postapki vo vrska so tekovnata adresa (prifa}awe na adresata, dekodirawe, ~itawe/zapi{uvawe i, dokolku se raboti za ~itawe, iznesuvawe na podatokot), edna asinhrona DRAM-memorija ne mo`e da primi nova adresa. Ottuka maksimalnata brzina na prenos na podatoci vo sistem koj koristi asinhroni DRAMmemorii e ograni~ena. Brzinata na prenos na podatoci se nagolemuva so koristewe na sinhroni DRAM-memorii, odnosno so koristewe na SDRAM (Synchronous DRAM). Jadroto na edna SDRAM-memorija e prakti~no isto so jadroto na edna asinhrona DRAM-memorija. Interno gledano, osnovnite operacii i arhitekturata na memoriskata matrica se nepromeneti (zborovni linii, bitski linii, SA, kletki itn.), me|utoa interfejs-sklopovite se proektirani taka {to se obezbeduva memorijata da raboti vo sinhronizam so sistemskiot takt. Site adresni, kontrolni i podato~ni vlezovi se vremenski spregnati so raste~kite rabovi na sistemskiot takt, {to ovozmo`uva rafalen re`im na rabota (Burst Mode) i, blagodarenie na toa, zna~itelno zgolemena proto~nost. Vo rafalniot re`im na rabota, site podatoci vo rafalot, osven prviot, se dobivaat so stapka od po eden podatok vo sekoj takten ciklus. Kaj rafalniot re`im na edna SDRAM-memorija se zadava samo po~etnata adresa i potoa, dodeka trae rafalot, izleznite podatoci se ispora~uvaat so frekvencijata na taktot, bez nikakvi pauzi me|u niv. Od druga strana, vo EDO ili FPM-re`imot na rabota na edna asinhrona memorija, i otkako soodvetnata stranica }e se otvori, sistemot mora da prodol`i da gi zadava adresite na kolonite, taka {to ileznite podatoci se ispora~uvaat so soodvetni pauzi me|u niv, odnosno so zna~itelno poniska stapka. Za dopolnitelno nagolemuvawe na proto~nosta, memoriskata matrica na edna SDRAM-memorija e sostavena od 2 ili 4 dela, na koi mo`e nezavisno da im se pristapuva. Ovie delovi se narekuvaat memoriski banki. Proto~nosta e nagolemena, za{to dodeka se pristapuva kon dadena lokacija smestena vo ednata banka, od druga lokacija smestena vo drugata banka mo`e da se ~ita ili vo nea da se zapi{uva.

Va`en potsklop na SDRAM-memorijata e registarot za re`im (Mode Register). So negovo programirawe mo`e da se izberat: tipot i dol`inata na rafalot (linearen ili isprepleten rafal so dol`ina od 1, 2, 4 ili 8), kako i t.n. CAS -latentnost.
CLK CS RAS CAS WE A0-A9 A10 A11 memoriska banka 1 20485128

vlezno/izlezen bafer

upravuvawe

D0-D7

memoriska banka 2 20485128

registar na re`imot

Slika 8.46 Poednostavena blok-{ema na tipi~na SDRAM-memorija

CL, e va`en parametar kaj sinhronite memorii. Se raboti za brojot na taktovi potrebni za da se napravi prviot pristap do proizvolna lokacija, a naj~esto mo`e da se izbira me|u 1, 2 ili 3. Ako e, na primer, CL = 3, a frekvencijata na taktot e 100 MHz, toga{ vremeto na pristap do proizvolna lokacija e 30 ns. Iako i edna SDRAM-memorija raspolaga so vlezovi za signalite RAS , CAS i WE taa niv, za razlika od edna asinhrona memorija, ne gi tretira kako signali, tuku, zaedno so vlezot CS i oddelni adresni vlezovi, kako bitovi od instrukcii so koi se programira registarot za re`im, se vleguva vo CBR-re`imot, se aktivira/deaktivira dadena banka za ~itawe/zapi{uvawe itn. SDRAM-memoriite postojat vo verzii za slednive frekvencii na taktot: 100, 125, 133, 143, 166, 183, 200 i 225 MHz. Memoriskite kapaciteti se dvi`at od 16 do 512 Mb, so {irina na zborot od 4, 8, 16 ili 32 bita i so 2 ili 4 memoriski banki,. Napojniot napon e 3,3 V ili 2,5 V. DDR SDRAM Vtora, usovr{ena generacija, na SDRAM-memoriite se integriranite komponenti nare~eni DDR SDRAM ili SDRAM II. Kaj niv se koristat i raste~kiot i opa|a~kiot rab od sistemskiot takt, pa brzinata na prenos na podatocite efektivno e udvoena (DDR = Double Data Rate). kaj DDR-memoriite ne mora da bide cel broj, odnosno mo`e da bide cel broj plus polovina takten ciklus (na primer, CL = 2,5).
CAS -latentnosta

CAS -latentnosta,

DDR DRAM-memoriite postojat so memoriski kapaciteti od 64, 128, 256 i 512 Mb, so {irina na zborot oe 4, 8, 16 i 32 bita, so 2, 4, ili 8 memoriski banki. Postojat verzii koi rabotat so frekvencii na taktot od 100, 133 i 166 MHz. Napojniot napon im e 3,3 V ili 2,5 V. RDRAM RDRAM-memoriite se sinhroni DRAM-memorii predvideni za rabota kako del od memoriskiot sistem Direct Rambus, razvien i patentiran od kompanijata Rambus Inc, koj postignuva prenos na podatoci so isklu~itelno golemi stapki preku zadr`uvawe na tesna 16-bitna magistrala (podato~nite magistrali kaj sistemite bazirani na SDRAM ili DDR se {iroki 32 ili 64 bita), no so poka~uvawe na frekvencijata na taktot. Maksimalnata frekvencija na taktot {to tekovno se koristi e 533 MHz, a se planira i rabota so 666 MHz. So patentot e za{titen kompletniot sistem: memoriskiot kontroler, prenosniot kanal i memoriskite komponenti. Kompanijata Rambus ne se zanimava so proizvodstvo, tuku za soodveten nadomest proizvodstvoto na komponentite na sistemot i negovoto koristewe im gi prepu{ta na drugi kompanii. Edna RDRAM-memoriska komponenta mo`e da raboti samo vo ramkite na sistemot Direct Rambus.