Electronica Digital - 978-3-659-03899-0

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Indice de Contenidos
Dedicatoria
XIII
Prlogo
XIV
Electrnica digital
Estados lgicos
1
. . . . . . . . . . . . . . . . . . . . . . . . . .
Tipos de lgica . . . . . . . . . . . . . . . . . . . . . . . . . . .
Lgica positiva . . . . . . . . . . . . . . . . . . . . . . . .
Lgica negativa . . . . . . . . . . . . . . . . . . . . . . . .
Voltajes BJT y MOS . . . . . . . . . . . . . . . . . . . . . . . .
Discriminacin de Voltajes . . . . . . . . . . . . . . . . . . . .
Voltajes TTL y CMOS . . . . . . . . . . . . . . . . . . . . . . .
10
Formas de ondas binarias . . . . . . . . . . . . . . . . . . . .
13
Parmetros locales . . . . . . . . . . . . . . . . . . . . . .
18
Parmetros de transferencia . . . . . . . . . . . . . . . .
18
Compuertas ideales . . . . . . . . . . . . . . . . . . . . . . . .
19
Compuertas CMOS . . . . . . . . . . . . . . . . . . . . . . . .
20
Estados lgicos posibles . . . . . . . . . . . . . . . . . . . . .
22
Representacin de funciones . . . . . . . . . . . . . . . . . . .
24
Algebra de Boole . . . . . . . . . . . . . . . . . . . . . . .
24
Leyes asociativas . . . . . . . . . . . . . . . . . . . . . . .
25
INDICE DE CONTENIDOS
Leyes conmutativas . . . . . . . . . . . . . . . . . . . . .
25
Leyes distributivas . . . . . . . . . . . . . . . . . . . . . .
25
Primera ley distributiva . . . . . . . . . . . . . . . . . . .
26
Segunda ley distributiva . . . . . . . . . . . . . . . . . .
26
Leyes complementarias . . . . . . . . . . . . . . . . . . .
28
Leyes de involucin . . . . . . . . . . . . . . . . . . . . .
28
Leyes idempotentes . . . . . . . . . . . . . . . . . . . . .
29
Leyes auxiliares . . . . . . . . . . . . . . . . . . . . . . .
29
Teoremas de Augustus De Morgan . . . . . . . . . . . .
30
Compuerta lgica NOT . . . . . . . . . . . . . . . . . . . . . .
32
Circulito inversor
. . . . . . . . . . . . . . . . . . . . . .
Triangulito indicador de polaridad
35
. . . . . . . . . . . .
37
Compuerta lgica AND . . . . . . . . . . . . . . . . . . . . . .
41
Ejemplos de aplicacin de la compuerta AND . . . . . .
47
Combinacin de compuertas NOT y AND . . . . . . . . .
47
Compuerta lgica OR . . . . . . . . . . . . . . . . . . . . . . .
52
Ejemplo de aplicacin de la compuerta OR . . . . . . . .
57
Compuerta NAND . . . . . . . . . . . . . . . . . . . . . . . . .
58
Ejemplos de aplicacin de la compuerta NAND . . . . .
61
Entradas inactivas (NAND y AND) . . . . . . . . . . . . .
64
Compuerta NOR . . . . . . . . . . . . . . . . . . . . . . . . . .
65
Entradas inactivas (NOR y OR)
. . . . . . . . . . . . . .
69
Ejemplo de aplicacin de la compuerta NOR . . . . . . .
70
Compuerta OR EXCLUSIVA (XOR) . . . . . . . . . . . . . . .
72
Algebra booleana referida a la compuerta XOR . . . . .
78
Ejemplos de aplicacin de la compuerta XOR . . . . . .
79
Compuerta NOR EXCLUSIVA (XNOR) . . . . . . . . . . . . . .
82
II
Ejemplos de aplicacin de la compuerta XNOR . . . . .
85
Conversin con inversores . . . . . . . . . . . . . . . . . . . .
86
Funciones lgicas simplicadas . . . . . . . . . . . . . . . . .
90
Ejercicios de simplicacin . . . . . . . . . . . . . . . . .
90
Encapsulado y pines . . . . . . . . . . . . . . . . . . . . . . .
95
Escalas de integracin
. . . . . . . . . . . . . . . . . . .
98
Resumen de compuertas . . . . . . . . . . . . . . . . . . . . . 104

Unidad elemental de memoria . . . . . . . . . . . . . . . . . . 106
Flip-Flops . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
Flip-Flop RS
. . . . . . . . . . . . . . . . . . . . . . . . . 110
Activacin del reset . . . . . . . . . . . . . . . . . . . . . 114

Desactivacin del reset . . . . . . . . . . . . . . . . . . . 115
Activacin del set
. . . . . . . . . . . . . . . . . . . . . . 116
Desactivacin del set . . . . . . . . . . . . . . . . . . . . 116

Condicin inestable . . . . . . . . . . . . . . . . . . . . . 118
Flip-Flop RS sncrono . . . . . . . . . . . . . . . . . . . . 126
Comparacin de estrategias de disparo . . . . . . . . . . 134
Flip-Flop D . . . . . . . . . . . . . . . . . . . . . . . . . . 137
Flip-Flop JK . . . . . . . . . . . . . . . . . . . . . . . . . . 145
Flip-Flop JK maestro-esclavo . . . . . . . . . . . . . . . . 150
Integracin de ip-ops . . . . . . . . . . . . . . . . . . . . . . 154
Generacin de pulsos . . . . . . . . . . . . . . . . . . . . . . . 159
Apndice A
165
La primera computadora digital . . . . . . . . . . . . . . . . . 165

George Boole . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
Augustus De Morgan . . . . . . . . . . . . . . . . . . . . . . . 167
III
Claude Elwood Shannon . . . . . . . . . . . . . . . . . . . . . 168

Orgenes . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168
Formacin acadmica . . . . . . . . . . . . . . . . . . . . 168
Inicio del xito . . . . . . . . . . . . . . . . . . . . . . . . 169
Poder de anticipacin . . . . . . . . . . . . . . . . . . . . 170
Reconocimiento de pares . . . . . . . . . . . . . . . . . . 170
Legado y tributos . . . . . . . . . . . . . . . . . . . . . . . 170
Resumen de contribuciones . . . . . . . . . . . . . . . . 171
Ultimos aos . . . . . . . . . . . . . . . . . . . . . . . . . 171
Robert Gray Gallager . . . . . . . . . . . . . . . . . . . . . . . 172
Rolf William Landauer . . . . . . . . . . . . . . . . . . . . . . 172
Orgenes . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
Desarrollo profesional . . . . . . . . . . . . . . . . . . . . 173
Distinciones
. . . . . . . . . . . . . . . . . . . . . . . . . 173
Fallecimiento . . . . . . . . . . . . . . . . . . . . . . . . . 174
Gordon Earl Moore . . . . . . . . . . . . . . . . . . . . . . . . 174
Orgenes . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
Desarrollo profesional . . . . . . . . . . . . . . . . . . . . 175
Distinciones
. . . . . . . . . . . . . . . . . . . . . . . . . 175
Filantropa . . . . . . . . . . . . . . . . . . . . . . . . . . 176
Ley de Moore . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177
Escalas de integracin (cont.) . . . . . . . . . . . . . . . . . . 178
Equilibrio metaestable . . . . . . . . . . . . . . . . . . . . . . 180
Equilibrio biestable . . . . . . . . . . . . . . . . . . . . . . . . 181
Fan-in y fan-out . . . . . . . . . . . . . . . . . . . . . . . . . . 183
IV
Retardo de propagacin . . . . . . . . . . . . . . . . . . . . . . 183

Apndice B
185
Otros libros del autor . . . . . . . . . . . . . . . . . . . . . . . 185

Bibliografa
187
Indice de Figuras
1.
Niveles de seal (voltajes) correspondientes a las lgicas

positiva y negativa . . . . . . . . . . . . . . . . . . . . . .
Niveles de seal (voltajes) correspondientes a la familia

de compuertas HC-CMOS . . . . . . . . . . . . . . . . .
Niveles de seal y mrgenes de ruido correspondientes

a la familia de compuertas HC . . . . . . . . . . . . . . .
Compuertas lgicas normalizadas LV-CMOS: Voltajes

de alimentacin, y voltajes mnimos y mximos de las
seales de entrada y salida . . . . . . . . . . . . . . . . .
5.
Tecnologa TTL: Voltajes de seales . . . . . . . . . . . .
10
6.
Tecnologa CMOS: Voltajes de seales . . . . . . . . . .
12
7.
Seal perteneciente a un reloj digital . . . . . . . . . . .
14
8.
Retardo en la propagacin de la seal procesada . . . .
15
9.
Retardos debidos a transiciones del reloj y a la propagacin de la seal procesada . . . . . . . . . . . . . . . .
16
10. Parmetros caractersticos de la respuesta transitoria

de los sistemas digitales . . . . . . . . . . . . . . . . . .
17
11. Tabla de verdad demostrando la validez de la segunda

ley distributiva . . . . . . . . . . . . . . . . . . . . . . . .
27
12. Leyes complementarias . . . . . . . . . . . . . . . . . . .
28
13. Leyes idempotentes . . . . . . . . . . . . . . . . . . . . .
29
14. Operaciones lgicas equivalentes derivadas de los teoremas de De Morgan . . . . . . . . . . . . . . . . . . . . .
31
2.
3.
4.
VI
INDICE DE FIGURAS
INDICE DE FIGURAS
15. Buffer ideal: Smbolo normalizado y respuesta ante un

tren de pulsos . . . . . . . . . . . . . . . . . . . . . . . .
34
16. Smbolos de compuerta lgica NOT . . . . . . . . . . . .
35
17. Signicado del circulito inversor . . . . . . . . . . . . . .
36
18. Esquematizacin del circulito inversor a la entrada o la

salida de un bloque lgico . . . . . . . . . . . . . . . . .
37
19. Signicado del triangulito indicador de polaridad . . . .
37
20. Diagrama temporal de seales y tabla de verdad correspondientes a la compuerta lgica NOT . . . . . . . . . .
38
21. Operacin lgica de doble negacin llevada a cabo con

dos compuertas NOT conectadas en cascada . . . . . .
40
22. Compuerta lgica AND: Smbolo caracterstico y circuito elctrico equivalente . . . . . . . . . . . . . . . . . . .
42
23. Analoga entre la compuerta AND de 2 entradas y su

circuito elctrico equivalente . . . . . . . . . . . . . . . .
42
24. Compuerta AND de 3 entradas: Smbolo caracterstico

y tabla de verdad . . . . . . . . . . . . . . . . . . . . . . .
44
25. Compuerta AND de 4 entradas: Smbolo caracterstico

y tabla de verdad . . . . . . . . . . . . . . . . . . . . . . .
44
26. Compuerta AND de 2 entradas: Respuesta temporal ante la aplicacin de un tren de pulsos . . . . . . . . . . .
46
27. Versin muy simplicada de un frecuencmetro digital

implementado con una compuerta AND . . . . . . . . .
48
28. Circuitos lgicos de autocoincidencia equivalentes y su

tabla de verdad . . . . . . . . . . . . . . . . . . . . . . . .
50
29. Circuito lgico de autocoincidencia de dos entradas y

su tabla de verdad . . . . . . . . . . . . . . . . . . . . . .
51
30. Compuerta lgica OR: Circuito elctrico equivalente y

smbolos normalizado y alternativo . . . . . . . . . . . .
53
31. Analoga entre la compuerta OR de 2 entradas y su circuito elctrico equivalente . . . . . . . . . . . . . . . . .
54
VII
INDICE DE FIGURAS
INDICE DE FIGURAS
32. Compuerta OR de 3 entradas: Smbolo caracterstico y

tabla de verdad . . . . . . . . . . . . . . . . . . . . . . . .
55
33. Compuerta OR de 4 entradas: Smbolo caracterstico y

tabla de verdad . . . . . . . . . . . . . . . . . . . . . . . .
56
34. Compuerta OR de 2 entradas: Diagrama temporal y tabla de verdad . . . . . . . . . . . . . . . . . . . . . . . . .
57
35. Aplicacin de una compuerta OR de 6 entradas a un

sistema de alarma . . . . . . . . . . . . . . . . . . . . . .
58
36. Representacin simblica y tabla de verdad de una compuerta NAND de dos entradas . . . . . . . . . . . . . . .
59
37. Equivalencia funcional entre una compuerta NAND y

una OR con sus entradas complementadas . . . . . . .
60
38. Aplicacin de una compuerta NAND para el control de

nivel en tanques . . . . . . . . . . . . . . . . . . . . . . .
62
39. Aplicacin de una compuerta OR NEGATIVA para el

control de nivel en tanques . . . . . . . . . . . . . . . . .
63
40. Equivalencia entre NAND POSITIVA y OR NEGATIVA . .
64
41. Respuesta de una compuerta OR NEGATIVA al aplicarle

trenes de pulsos a sus cuatro entradas . . . . . . . . . .
65
42. Conexin de entradas inactivas para compuertas NAND 66

43. Compuerta NOR: Conformacin y smbolo . . . . . . . .
66
44. Compuerta NOR: Representacin simblica y tabla de

verdad . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
67
45. Equivalencia entre NOR POSITIVA y AND NEGATIVA . .
68
46. Compuerta NOR: Simbologa rectangular
. . . . . . . .
69
47. Respuesta de una compuerta NOR (a completar) . . . .
70
48. Conexin de entradas inactivas para compuertas NOR .
70
49. Equivalencia entre NOR(+) y AND(-) . . . . . . . . . . . .
71
50. Smbolos de compuerta XOR . . . . . . . . . . . . . . . .
72
51. Compuerta XOR de dos entradas . . . . . . . . . . . . .
73
VIII
INDICE DE FIGURAS
INDICE DE FIGURAS
52. Operacin lgica XOR: Primera alternativa . . . . . . . .
74
53. Operacin lgica XOR: Segunda alternativa . . . . . . .
75
54. Operacin lgica XOR: Tercera alternativa . . . . . . . .
76
55. Compuerta XOR de tres entradas . . . . . . . . . . . . .
77
56. Circuito de conmutacin mediante compuerta XOR . .
80
57. Circuito de conmutacin con una compuerta XOR . . .
81
58. Detector de falla con una compuerta XNOR . . . . . . .
82
59. Simbologa de la compuerta XNOR . . . . . . . . . . . .
83
60. Compuerta XNOR de 2 y 3 entradas
. . . . . . . . . . .
84
61. Respuesta de una compuerta XNOR (a completar) . . .
85
62. Conversin mediante inversin de la salida . . . . . . .
87
63. Conversin mediante inversin de las entradas . . . . .
88
64. Conversin de compuertas mediante inversin de las

entradas y la salida . . . . . . . . . . . . . . . . . . . . .
89
65. Conexin de una compuerta NAND de dos entradas para que funcione como una compuerta NOT . . . . . . .
91
66. Conexin de una compuerta NOR de dos entradas para

que funcione como una compuerta NOT . . . . . . . . .
92
67. Conexin en serie de dos compuertas NAND para obtener una compuerta AND . . . . . . . . . . . . . . . . . .
93
68. Circuitos lgicos equivalentes a un buffer . . . . . . . .
94
69. Ejemplos de equivalencia funcional de compuertas OR

y AND . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
95
70. Encapsulado de microchips . . . . . . . . . . . . . . . .
96
71. Disposicin de pines en microchips . . . . . . . . . . . .
97
72. Alojamiento de compuertas en microchips . . . . . . . .
99
73. Alojamiento de compuertas en microchips (cont.) . . . . 100

74. Alojamiento de compuertas en microchips (cont.) . . . . 101
IX
INDICE DE FIGURAS
INDICE DE FIGURAS
75. Smbolos caractersticos y tablas de verdad de compuertas lgicas . . . . . . . . . . . . . . . . . . . . . . . . 105

76. Cerrojo elemental . . . . . . . . . . . . . . . . . . . . . . 106
77. Cerrojo elemental con lazo abierto
. . . . . . . . . . . . 107
78. Caracterstica de transferencia del cerrojo elemental . . 108

79. Salidas complementarias del cerrojo elemental . . . . . 111
80. Representacin de un ip-op RS (comp. NOR) . . . . . 112
81. Flip-op RS: Activacin y desactivacin del reset . . . . 114
82. Flip-op RS: Desactivacin del reset . . . . . . . . . . . 116
83. Flip-op RS: Activacin del set . . . . . . . . . . . . . . . 117
84. Flip-op RS: Desactivacin del set
. . . . . . . . . . . . 118
85. Flip-op RS: Condicin inestable (valores jos) . . . . . 119

86. Flip-op RS: Condicin inestable (transicin) . . . . . . 119
87. Flip-op RS: Diagrama temporal durante inestabilidad
121
88. Lneas de retardo para evitar inestabilidad del cerrojo . 122

89. Flip-op RS construido con compuertas NAND . . . . . 124
90. Esquema de un ip-op RS sncrono . . . . . . . . . . . 126
91. Flip-op RS sncrono: Circuito y tabla de verdad . . . . 127
92. Diagrama temporal del ip-op RS sncrono . . . . . . . 130
93. Flip-op RS sincronizado por nivel con entradas asnc.
132
94. Circuito de deteccin del anco positivo . . . . . . . . . 133

95. Flip-op RS sncrono disparado por ancos positivos
. 135
96. Circuito de deteccin del anco negativo . . . . . . . . . 136

97. Diagrama temporal para comparacin de respuestas . . 138
98. Flip-op tipo D . . . . . . . . . . . . . . . . . . . . . . . . 139
99. FFs-D disparados por ancos positivos y negativos . . . 140
100. Tabla de verdad del FF-D . . . . . . . . . . . . . . . . . . 142
X
INDICE DE FIGURAS
INDICE DE FIGURAS
101. Tabla de verdad del FF-D (cont.) . . . . . . . . . . . . . . 142

102. Circuito lgico y tabla de verdad de un FF-D
. . . . . . 143
103. Diagrama temporal de un FF-D . . . . . . . . . . . . . . 144

104. Tabla de verdad del FF-JK . . . . . . . . . . . . . . . . . 146
105. Condiciones operativas del FF-JK . . . . . . . . . . . . . 147
106. Diagrama temporal del FF-JK . . . . . . . . . . . . . . . 148
107. Diagrama temporal de un FF-JK con entradas asnc.
. 149
108. FF-D y FF-T obtenidos a partir de un FF-JK . . . . . . . 150

109. Circuito lgico del FF-JK maestro-esclavo . . . . . . . . 151
110. Diag. temporal de seales del FF-JK maestro-esclavo . 153
111. FF-JK maestro-esclavo: Control de eventos por pulsos . 154
112. FF-JK maestro-esclavo: Circuito lgico y diag. temporal 155
113. Flip-Flop JK maestro-esclavo con entradas asncronas
156
114. Smbolos rectangulares del ip-op JK maestro-esclavo

con entradas asncronas . . . . . . . . . . . . . . . . . . 157
115. Encapsulado de FF-D (modelo 74LS74A) . . . . . . . . . 157
116. Multivibrador astable para generacin de pulsos . . . . 159
117. Generacin de tren de pulsos con un CI 555
. . . . . . 161
118. Circuito multivibrador astable construido con dos inversores CMOS . . . . . . . . . . . . . . . . . . . . . . . . 162
119. Circuito multivibrador astable controlado por cristal . . 163
120. Representacin esquemtica del grado de estabilidad
de un sistema . . . . . . . . . . . . . . . . . . . . . . . . 182
121. Analoga fsica de sistema biestable . . . . . . . . . . . . 182
XI
Indice de Tablas
1.
Nmero de combinaciones de variables de entrada . . .
23
2.
Leyes del lgebra booleana para operacin de negacin
39
3.
Resultados de la negacin reiterada . . . . . . . . . . . .
40
4.
Leyes del lgebra booleana para operacin lgica AND .
45
5.
Leyes del lgebra booleana para operacin lgica OR . .
56
6.
Comparacin entre FF-RS (NOR) y un FF-RS (NAND) . . 125
7.
Nomenclatura comercial para FFs-JK maestro esclavo . 158
8.
Escalas de integracin y cantidad de transistores por

chip . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
XII
Dedicatoria
Este libro es dedicado a las tres razones de mi

existencia: Alicia, Ramn y Osmar.
XIII
Prlogo
El autor encontr una justicacin para desarrollar el presente documento, en el hecho de que las compuertas lgicas y los ip-ops
(FFs) constituyen los bloques bsicos con los que se construyen las
computadoras, los controladores, y una inmensa variedad de sistemas digitales que son omnipresentes en la industria, en los sistemas
de transporte, en las ocinas, en el hogar, etc.
Por ejemplo, en el mbito industrial, los tcnicos e ingenieros que
prestan servicios en sectores de mantenimiento elctrico, electrnico, e instrumentacin y control, a menudo necesitan interpretar,
analizar, y modicar planos de sistemas que incluyen compuertas
lgicas y FFs. En el mbito de las computadoras, las compuertas lgicas encuentran diversas aplicaciones a gran escala, en las cuales
ejecutan la mayora de las funciones requeridas, y solo son excluidas
de ciertos tipos de memorias. En el caso particular del microprocesador central, el mismo se construye empleando cientos de miles, o
incluso millones de compuertas lgicas.
Adems, debido a que el entendimiento de la electrnica digital requiere cierto dominio de algunas leyes, teoremas, y procedimientos
que tambin son aplicables a un amplio espectro de especialidades
tcnicas, que incluye a las siguientes: electrotecnia, neumtica, hidrulica, mecnica, instrumentacin industrial, sistemas de control
digitales, etc. El autor expone en este documento los fundamentos
del lgebra de Boole, de modo que los tcnicos e ingenieros de distintas ramas cuenten con una herramienta que les posibilite: (i) disponer de un mtodo y una notacin matemtica para caracterizar
circuitos elctricos, electrnicos, etc., sin necesidad de recurrir a
procedimientos grcos; y (ii) seleccionar a partir de distintas topologas que desempeen funciones equivalentes, un circuito elctrico,
electrnico, hidrulico, o neumtico, que haya sido deducido con rigor matemtico; y que cumpla con su funcin en forma eciente, e
XIV
invirtiendo la menor cantidad de recursos para su implementacin.

Dada la continua evolucin y expansin de las aplicaciones de la
electrnica digital, es factible esperar que el lgebra de Boole se
transforme en el lgebra de los electricistas, y merezca ser considerada en un futuro no muy lejano una imprescindible materia
de estudio en institutos de enseanza de nivel medio y en universidades, e incluso en centros de capacitacin tcnica pertenecientes a
industrias que requieran una gran participacin de los sistemas de
control automtico.
Sergio Leonardo Garca, Ph.D.
Agosto del 2012.
XV
Pgina intencionalmente en blanco
XVI
Electrnica Digital:
Fundamentos Operativos de
Compuertas Lgicas y
Flip-Flops
En este documento se analiza e interpreta la respuesta brindada por
los diferentes tipos de compuertas lgicas y FLIP - FLOPS (FFs), ante
los estmulos que estos dispositivos reciben por intermedio de sus
terminales de entrada.
Puesto que (en general) para el personal tcnico, la funcin lgicaI
ejecutada por una compuerta es de mayor importancia que los detalles constructivos y de operacin de sus componentes individuales
internos, dichos detalles han sido relegados para su exposicin y
anlisis en documentacin a desarrollar en el futuro.
Por lo tanto, para facilitar el estudio de las compuertas, FFs, y sistemas digitales, se procede a brindar informacin bsica vinculada
con las seales lgicas binarias que manejan dichos dispositivos y
sistemas, se muestran representaciones abstractas de las funciones
lgicas, y se exponen las leyes del lgebra booleanaII que las mismas
respetan.
Posteriormente, se presentan esquemas simblicos de las distintas
compuertas y FFs analizados, se exhiben circuitos elctricos que desempean funciones anlogas, se proveen tablas de verdad y diaI
La expresin funcin lgica signica una relacin matemtica abstracta, y la

expresin compuerta lgica signica una implementacin fsica, mediante dispositivos que pueden ser mecnicos, neumticos, hidrulicos, electrnicos, etc.
Sin embargo, habitualmente se admite que estas expresiones se usen indistintamente, o puedan ser intercambiadas entre s, sin alterar con ello su signicado.
II
ver George Boole en la pg. 166 del Apndice A.
ESTADOS LGICOS
ELECTRNICA DIGITAL
gramas temporales que permiten entender los principios de funcionamiento y visualizar la evolucin y la relacin entre las seales de
entrada y salida de las compuertas y FFs. Adems, se brindan algunos ejemplos sencillos que ilustran la respuesta de estos dispositivos
en aplicaciones concretas.
Se destaca aqu que los smbolos empleados para representar las
compuertas lgicas son los recomendados por el Standard
ANSI/IEEE 911984. Esta norma ha sido extensamente adoptada
por empresas privadas, centros de investigacin, universidades, y
editoriales cientco-acadmicas alrededor de todo el mundo.
Estados Lgicos
Las compuertas lgicas son dispositivos electrnicos bsicos que integran los sistemas digitalesIII , y responden nicamente a dos nicos y posibles estados IV , que en la prctica son magnitudes fsicas medibles tales como corrientes, o ms a menudo voltajes
y dependen del tipo de tecnologa electrnica seleccionada para su
implementacin. Debido a que dichos estados se caracterizan con
nmeros binarios, a las compuertas tambin se las denomina compuertas lgicas binarias que responden a los estados: (i) alto o
verdad; y (ii) bajo o falso. Si bien en general se le asigna el
valor binario 0 al estado o tensin baja, y el valor binario 1 al
estado o tensin alta; esto puede variar, segn el tipo de lgica considerada, el cual puede ser una lgica positiva o lgica negativa.
Tipos de Lgica
Como todo sistema digital que funciona en forma binaria emplea
componentes que solo admiten dos estados lgicos posibles, al emplear transistores, a estos se les permite funcionar en estado de corte o saturacin, pero nunca en su regin activa (la cual es muy
III
IV
ver La Primera Computadora Digital en la pg. 165 del Apndice A.

Se admite que los estados lgicos son distintos y exclusivos, puesto que si cualquier dispositivo que opera con ellos se encuentra en el estado 0 (por ejemplo,
abierto); entonces, el mismo no puede encontrarse al mismo tiempo en el estado 1 (cerrado).
ELECTRNICA DIGITAL
TIPOS DE LGICA
bien aprovechada por los circuitos analgicos).

Por consiguiente, en los circuitos digitales, un nodo puede tener una
tensin alta que se halle dentro del rango [4V 1V ], o una tensin
baja que se encuentre dentro del rango [0, 2V 0, 2V ]. La denominacin de lgica positiva o negativa se efecta de acuerdo al siguiente
criterio:
Lgica Positiva
Se emplea en sistemas donde la tensin ms positiva dene el estado
alto (=1), y la otra tensin dene el estado bajo (=0).
Lgica Negativa
Se utiliza en sistemas donde la tensin ms negativa dene el estado
alto (=1), y la otra tensin dene el estado bajo (=0).
Para visualizar la diferencia entre ambas, la Fig. 1 exhibe una representacin esquemtica de ambos tipos de lgica. Claramente se
observa en la Fig. 1(a) que en la lgica positiva el estado alto corresponde a la mayor tensin; y en la Fig. 1(b) se aprecia que en
la lgica negativa el estado alto corresponde a la menor tensin.
Es oportuno destacar aqu que lo nico que cobra sentido son los
valores relativos de tensin entre los dos estados, y no los valores
absolutos de las dos tensiones. Por ejemplo, el estado binario 0 no
est necesariamente dado por un valor de tensin igual a cero Volt
(si bien esto se da en algunos sistemas digitales). Adems, respetando criterios de conveniencia, es posible permutar desde un tipo de
lgica a otra.
Permutacin entre Lgicas

Ms adelante (en la pg. 86) se ver que es posible invertir la salida y todas las entradas de una compuerta lgica para que el estado
alto se convierta en bajo y viceversa. Con ello, se logra permutar
una compuerta que opera con lgica positiva por otra compuerta que opera con lgica negativa, segn sean las necesidades de
simplicacin y/o comodidad en el diseo de circuitos lgicos. Este
3
TIPOS DE LGICA
ELECTRNICA DIGITAL
Fig. 1: Niveles de seal (voltajes) correspondientes a las lgicas positiva y

negativa.
Nota: Voltajes fuera de escala para facilitar su interpretacin.
ELECTRNICA DIGITAL
VOLTAJES BJT Y MOS
criterio tambin se puede extender a sistemas digitales integrados

por mltiples compuertas. A modo de referencia, la prxima seccin
menciona los valores de tensin correspondientes a los dos estados
binarios para tecnologas BJTV y MOSVI .
Voltajes Asignados a Tecnologas BJT y MOS

En el caso particular de los circuitos construidos con BJTs, el estado
0 est dado por el nivel de tensin correspondiente a tierra (GND),
que es igual a 0 V; y el estado 1 est denido por un nivel de tensin
positivo y constante (VCC = +5 V ). Una condicin similar se tiene
en los circuitos construidos con transistores MOS, en los cuales el
estado 0 tambin es GND (0 V) y al estado 1 le corresponde la
denominacin VDD que tambin equivale a +5 V . Estos valores de
tensin son tomados como referencia por la industria electrnica, y
se acepta que es posible hacer la siguiente discriminacin.
Discriminacin de los Voltajes de Seales

Los voltajes de seales se pueden dividir en dos grupos, que son los
voltajes de salida y de entrada. A su vez, cada uno de ellos se
puede dividir en dos subgrupos, que son los voltajes correspondientes a los estados bajo y alto. Ms precisamente, al observar la
Fig. 2 se distinguen los voltajes de salida de la compuerta A, que
son denidos de la siguiente manera:
VOL : Mximo voltaje de salida de la compuerta A cuando el estado
de la misma es bajo.
VOH : Mnimo voltaje de salida de la compuerta A cuando el estado
de la misma es alto.
Tambin es posible observar los voltajes de entrada de la compuerta B, cuya denicin es la siguiente:
V
Bipolar Junction Transistor, o transistor de juntura bipolar.

Metal-Oxide Semiconductor, o metal-xido-semiconductor.
VI
DISCRIMINACIN DE VOLTAJES
ELECTRNICA DIGITAL
VIL : Mximo voltaje de entrada de la compuerta B que garantiza su

interpretacin como un nivel bajo.
VIH : Mnimo voltaje de entrada de la compuerta B que garantiza su
interpretacin como un nivel alto.
Fig. 2: Niveles de seal (voltajes) correspondientes a la familia de compuertas HC-CMOS, para t=25 C y Io = |4 mA|.
Nota: Voltajes fuera de escala para facilitar su interpretacin.
A manera de ejemplo, en las tablas de la Fig. 3 se proveen los valores

de tensin correspondientes a las seales y a los mrgenes de ruido pertenecientes a la familia de compuertas HC-CMOSVII , para una
temperatura de operacin de 25 C y una magnitud de corriente de
polarizacin Io = |4 mA|.
VII
Las familias de compuertas HC-CMOS y HCT-CMOS fueron introducidas al mercado a principios de la dcada de 1980.
ELECTRNICA DIGITAL
Nota: Debido a que los circuitos integrados monolticosa para sistemas digitales, que pertenecen a una misma familia de compuertas, son compatibles con respecto a los niveles de seal binaria y a los requerimientos de potencia de alimentacin, es importante saber que tipo de
transistor contienen en su interior; puesto que de ese modo se pueden tomar las precauciones necesarias para poder interconectarlos
sin inconvenientes a otro(s) dispositivo(s) de entrada/salida.
La familia de compuertas HC es el equivalente CMOSb de la familia
TTLc . Su voltaje nominal de alimentacin es igual a 5 V, pero puede
operar sin inconvenientes con voltajes que se encuentren dentro del
rango que va desde 2 V hasta 6 V. Por otro lado, hay que tener en
cuenta que no son compatibles todos los voltajes de la seal lgica
de entrada con la familia TTL, es por eso que no se pueden combinar
en forma directa (sin adaptaciones previas) las lgicas HC y TTL.
En aquellos casos en que es necesario combinar dichas familias de
compuertas, se recurre a una versin HC compatible con la TTL, la
cual se denomina HCT. Para aplicaciones muy exigentes, se recomienda no perder de vista la diferencia en velocidad de respuesta
entre ambos tipos de compuertas, que en el caso de la TTL es de
aproximadamente 8 ns y en el caso de las HC/HCT es de aproximadamente 9 ns.
a
Monolito: Del griego monolithos (una piedra). En este caso, construido

sobre un nico bloque de material semiconductor (o sustrato).
Algunas denominaciones alternativas que se asignan al circuito integrado
(CI) son: circuito integrado monoltico, chip, o microchip.
CMOS: Complementary metal-oxide semiconductor; o par complementario

de xido metlico y silicio. El diseo CMOS fue patentado en el ao 1967
en USA, con el nmero de legajo 3.356.858, por Frank Marion Wanlass
(19332010). Esta tecnologa es empleada en microprocesadores, microcontroladores, memorias estticas RAM, y otros circuitos lgicos digitales. Tambin encuentra otras aplicaciones en el mbito de la electrnica
analgica, tales como sensores de imagen (sensores CMOS), convertidores
de datos, y transceptores altamente integrados en numerosos sistemas de
comunicacin.
TTL: Transistor-transistor logic; o lgica transistor-transistor.
La Fig. 2 permite observar que los estados binarios 0 y 1 no son

magnitudes de tensin nicas y precisas, sino que los mismos pueden estar denidos por voltajes cuyos valores se encuentren dentro
de ciertos rangos (zonas sombreadas en la gura). Por lo tanto, dichos estados binarios no deben ser necesariamente caracterizados
con los valores de referencia, que son respectivamente 0 V y 5 V.
Estos niveles de tensin solo deben ser considerados como valores
7
ELECTRNICA DIGITAL
sugeridos que, idealmente, se deberan alcanzar.

En las Figs. 2 y 3 se exhiben los mrgenes de ruido de la familia
de compuertas HC-CMOS. En ambas guras, el margen de ruido
para el estado alto est dado por: M RH = VOH VIH = 0, 98 V , y
para el estado bajo es: M RL = VOL VIL = 0, 74 V . Estos datos
indican que cuando se emplean compuertas pertenecientes a esta
familia, cualquier seal de ruido indeseable que posea una amplitud
de pico menor que: M RL = 1, 00 V 0, 26 V = 0, 74 V no corromper o
distorsionar la informacin til transmitida (ver la Fig. 2).
Fig. 3: Niveles de seal y mrgenes de ruido correspondientes a la familia

de compuertas HC-CMOS, para t=25 C y Io = |4 mA|.
Nota: Io es la corriente de polarizacin de la compuerta.
En la Fig. 4, se ampla la informacin correspondiente a estos parmetros, los datos incluidos all pertenecen a la serie completa de
compuertas LV-CMOS (low-voltage CMOS, o CMOS para baja tensin) con entradas y salidas normalizadas. Se tom la decisin de
incluir datos de estas compuertas debido a que las mismas tienen
la reputacin de poseer uno de los diseos ms modernos y de uso
ampliamente difundido; el cual ha ido progresando con el objetivo de
reducir la potencia consumida, que en gran medida se disipa como
calor en la atmsfera. Por ello, se destaca que la evolucin a travs
del tiempo de los voltajes de alimentacin requeridos se ha dado en
el siguiente orden cronolgico: 3,3 V; 2,5 V; 1,8 V; 1,5 V; 1,2 V; y
1,0 V.
8
Fig. 4: Compuertas lgicas normalizadas LV-CMOS: Voltajes de alimentacin, y voltajes mnimos y mximos de
las seales de entrada y salida.
Nota: Esquema fuera de escala para facilitar su interpretacin.
ELECTRNICA DIGITAL
VOLTAJES TTL Y CMOS
ELECTRNICA DIGITAL
Voltajes de Seal Correspondientes a las Tecnologas TTL y CMOS

Se ha seleccionado al inversor 7404 para proveer detalles de los niveles de tensin con que opera la tecnologa TTL. Este dispositivo se
fabrica integrado en un microchip, y los datos numricos que aparecen en la Fig. 5 forman parte de las especicaciones brindadas por
el fabricante. Los valores incluidos en dicha gura delimitan los rangos de tensin correspondientes a los estados lgicos bajo y alto
que garantizan su correcta operacin.
Fig. 5: Voltajes de seales de entrada y salida correspondientes a la tecnologa TTL.
Segn el diagrama para la seal de entrada, situado en el margen

izquierdo de la Fig. 5, el estado bajo comprende el rango de voltajes
que va desde tierra (0 V) hasta 0,8 V, y el estado alto abarca el
rango desde 2 V hasta 5 V. El rea con cuadros inclinados entre
0,8 V y 2 V representa el rango de voltajes prohibidos. Luego de
10
ELECTRNICA DIGITAL
VOLTAJES TTL Y CMOS
haber establecido estos rangos y lmites para la seal de entrada;

puede decirse (para ejemplicar) que un voltaje en la misma de 0,6 V
identica al estado bajo, un voltaje de 3,5 V corresponde al estado
alto, y un voltaje de 1 V se considera prohibido, puesto que podra
originar un estado impredecible en la salida.
El diagrama en el margen derecho de la Fig. 5 muestra los rangos de
voltaje que caracterizan el estado de la salida del inversor 7404. La
misma se considera en el estado bajo cuando cae dentro del rango
que va de 0 V a 0,4 V, se asume que es altaVIII dentro del rango
comprendido entre 2,4 V y 5 V. Por ltimo, se dene a la salida
como indeterminada (o prohibida) entre los voltajes 0,4 V y 2,4 V.
Ver en la Fig. 5 que existe una diferencia notable en los valores de
tensin correspondientes al estado alto para la entrada (2 V) y la
salida (2,4 V). Esta diferencia de 0,4 V contribuye a lograr inmunidad contra el ruido elctrico por parte del circuito digital, puesto
que lo insensibiliza ante la presencia de seales elctricas espurias
y no deseadas. Algo similar ocurre con el nivel bajo, el cual para
la entrada se extiende hasta 0,8 V y para la salida llega solo hasta
0,4 V; de esta forma, nuevamente se interpone una barrera contra
el ruido elctrico de 0,4 V.
Luego de analizar las familias lgicas HC-CMOS, LC-CMOS, y TTL,
se puede deducir que los estados binarios bajo y alto estn estrechamente vinculados con valores de tensin que son propios de
cada tecnologa. Lo mismo sucede con la familia lgica CMOS, a la
cual le corresponden los voltajes indicados en la Fig. 6.
Al ver los voltajes de salida a la derecha de la Fig. 6, se destaca que el
rango de tensin para el estado bajo est muy prximo al nivel de
tierra (0 V); y algo similar ocurre para el rango alto, que se acerca al
voltaje de alimentacin (+10 V). Esto implica que las conmutaciones
de estado de la salida provocan grandes cambios de tensin en la
misma, lo cual permite minimizar la posibilidad de malinterpretarla.
Como dato adicional, se menciona que entre las ventajas ofrecidas
por la tecnologa CMOS, guran su alta inmunidad al ruido elctrico
(ver las barreras contra el ruido en la Fig. 6), y un consumo de
potencia menor que el requerido por la tecnologa TTL. Por esa razn,
VIII
En el estado alto, el voltaje de la salida depende del valor de la resistencia

conectada a la misma. Consecuentemente, una mayor demanda de corriente
por parte de la carga provoca una reduccin de tensin en la salida.
11
VOLTAJES TTL Y CMOS
ELECTRNICA DIGITAL
Fig. 6: Voltajes de seales de entrada y salida correspondientes a la tecnologa CMOS.
12
ELECTRNICA DIGITAL
FORMAS DE ONDAS BINARIAS
la tecnologa CMOS encuentra una amplia aplicacin en dispositivos

electrnicos porttiles, que brindan prestaciones durante tiempos
prolongados, con la alimentacin provista por bateras de reducido
tamao y peso.
En general, se recurre a las tecnologas TTL y CMOS para fabricar
CIs SSI y MSI (ver Escalas de Integracin en la pg. 98). Los mismos alojan en su interior dispositivos tales como compuertas lgicas,
cerrojos, ip-ops (que son presentados en la pg. 110), registros,
multiplexores, codicadores, y decodicadores.
Luego de haber hecho referencia a las magnitudes tpicas de las
seales binarias, a continuacin se describen las formas de onda
que las mismas pueden adoptar.
Formas de Ondas Binarias

Gran parte de los circuitos y sistemas digitales son sincronizados por
componentes que denen el ritmo con que las tareas se ejecutan. A
esos componentes se los identica brevemente como clk , lo cual
proviene de la palabra reloj en ingls: clock . Si bien, en general,
a dicha seal clk se la representa en forma idealizada como en la
Fig. 7(a), se debe tener en cuenta que en realidad las transiciones entre los estados bajo y alto no se producen en forma instantnea;
es decir, con los ancos ascendentes y descendentes perfectamente
verticales, sino que esas transiciones demandan cierto tiempo para
completarse.
Una opcin de uso frecuente, y un poco ms realista, es la de representar a las transiciones mediante rectas con una inclinacin muy
pronunciada, lo cual indica que dichas transiciones se completan
en un intervalo de tiempo mucho menor que el correspondiente al
perodo de la seal, tal como se exhibe en la Fig. 7(b).
Otro de los rasgos sobresalientes que presentan los circuitos lgicos
es que todos experimentan cierto retardo de tiempo (td ) en su respuesta (conocido como retardo de propagacin ver la pg. 183).
Como lo exhibe la Fig. 8, el mismo se mide a partir del momento en
que la seal del reloj efecta la transicin (altobajo) que ordena
dicha respuesta, la cual consiste en el cambio de estado de la seal
procesada A .
13
ELECTRNICA DIGITAL
Fig. 7: Seal perteneciente a un reloj digital: (a) Representacin ideal.

(b) Representacin linealizada.
14
ELECTRNICA DIGITAL
Fig. 8: Retardo en la propagacin de la seal procesada.
15
ELECTRNICA DIGITAL
La Fig. 9 muestra una aproximacin ms cercana a la realidad, en

ella pueden apreciarse los efectos combinados de la demora en las
transiciones de estado del reloj, y del retardo en la respuesta del circuito comandado por dicho reloj. Observar en dicha gura que para
poder medir el tiempo de retardo en la propagacin de la seal digital
(td ), se ubicaron puntos de referencia a la mitad de las transiciones
entre los voltajes correspondientes a los dos estados lgicos.
Fig. 9: Retardos debidos a transiciones del reloj y a la propagacin de la

seal procesada.
Para concluir con esta seccin, se procede a brindar una descripcin

mucho ms dedigna de la respuesta transitoria real de un circuito
digital; que en general, es causada por un pulso capaz de brindar un
estmulo de gran amplitud y rpida variacin. Para cumplir con ese
objetivo, se modicaron las formas de onda presentes en la Fig. 9 y
as se obtuvieron las curvas mostradas en la Fig. 10. Dichas curvas
involucran una serie de parmetros que a continuacin se denen
16
ELECTRNICA DIGITAL
para su correcta interpretacin. Tener en cuenta que los valores porcentuales indicados, que alcanzan las seales, estn referidos a los
valores en estado estacionario (rgimen permanente); es decir, a los
valores estticos.
Fig. 10: Parmetros caractersticos de la respuesta transitoria de los sistemas digitales.
17
ELECTRNICA DIGITAL
Parmetros Locales
Los siguientes dos parmetros temporales (tr y tf en la Fig. 10), son
as denominados por estar vinculados a una nica seal, que es la
seal de salida.
tr : Tiempo de elevacin. Es el tiempo requerido por la salida para
elevarse desde el 10 % hasta el 90 % de sus valores estticos.
tf : Tiempo de descenso. Es el tiempo requerido por la salida para
descender desde el 90 % hasta el 10 % de sus valores estticos.
Se debe tener en cuenta que mayores tiempo de elevacin y descenso
hacen ms sencilla la transmisin de seales digitales, puesto que se
pueden emplear tcnicas de transmisin de datos ms econmicas.
Pero por otro lado, no se debe olvidar que cuanto mayores son tr y tf ,
menor es la frecuencia de conmutacin que se puede alcanzar con
las compuertas; lo cual es sinnimo de reduccin en la velocidad de
generacin, transmisin, y recepcin de informacin en los sistemas
digitales.
Parmetros de Transferencia
Los siguientes cuatro parmetros temporales, son as llamados porque los mismos vinculan entre s a los circuitos de entrada y salida.
Esta condicin hace que estos parmetros sean ms representativos del desempeo del circuito lgico y, en consecuencia, su uso se
encuentre mucho ms extendido. De todas formas, no debe pasar
desapercibido que al considerar compuertas individuales, los tiempos tpLH y tpHL son normalmente inuenciados por los tiempos tr y
tf ver la Fig. 10. Por esa razn, para determinar en forma aproximada sus valores numricos tambin se puede recurrir a las siguientes expresiones matemticas: tpLH tr /2, y tpHL tf /2.
tpLH : Retardo de propagacin durante la transicin bajo alto.
Es la demora entre que la entrada alcanza el 50 % y la salida
tambin alcanza el 50 % del valor nal, cuando ambas seales
incrementan su magnitud.
18
ELECTRNICA DIGITAL
COMPUERTAS IDEALES
tpHL : Retardo de propagacin durante la transicin alto bajo.

Es la demora entre que la entrada alcanza el 50 % y la salida
tambin alcanza el 50 % del valor nal, cuando ambas seales
reducen su magnitud.
tON : Demora de encendido. Es el retardo temporal entre que la
entrada alcanza el 10 % y la salida alcanza el 90 % del valor
nal por el cierre del circuito. Cuando se graca la corriente,
este tiempo se reere al anco ascendente de la misma.
tOFF : Demora de apagado. Es el retardo temporal entre que la entrada alcanza el 90 % y la salida alcanza el 10 % del valor nal
por la apertura del circuito. Cuando se graca la corriente,
este tiempo se reere al anco descendente de la misma.
Tanto los parmetros locales como los de transferencia, sirven como especicaciones tcnicas referenciales durante el diseo de las
compuertas lgicas que, idealmente, deben poseer una serie de caractersticas para poder lograr un desempeo satisfactorio.
Caractersticas que Denen a las Compuertas Lgicas Ideales

Entre las caractersticas que se desea encontrar en una familia de
compuertas lgicas ideales, se hallan las siguientes:
1) No deben consumir potencia sin que esta sirva a un propsito

til; por lo cual, no deben consumir potencia con el mero n de
generar calor.
2) Deben presentar un retardo de propagacin de la informacin
nulo; es decir: td = 0.
3) Los tiempos de elevacin y descenso (tr y tf ) deben ser controlados.
4) Deben poseer una inmunidad al ruido igual al 50 % de la excursin (rango de variacin) de la seal lgica a procesar.
19
COMPUERTAS CMOS
ELECTRNICA DIGITAL
Tomando como referencia las cuatro caractersticas que denen a las

compuertas ideales, a continuacin se mencionan las propiedades
ms relevantes que identican a las compuertas lgicas CMOS.
Propiedades de Compuertas Lgicas CMOS

Algunas de las propiedades sobresalientes que han hecho exitosas a
las compuertas CMOS, son las siguientes:
1) En reposo, consumen un nivel de potencia (potencia esttica) extremadamente bajo, que es debido al ujo de corrientes de prdida y puede alcanzar unos pocos nano Watts ( 10 nW).
Dicho consumo de potencia se torna apreciable recin al incluir
las prdidas por conmutacin (prdidas dinmicas) entre los estados encendido (ON) y apagado (OFF).
En general, se admite que la potencia activa consumida por la
compuerta depende del voltaje de alimentacin, de la frecuencia
de operacin, de la potencia consumida por la carga, y del tiempo
de elevacin (tr ) de la seal de entrada.
Un valor tpico de potencia dinmica consumida por estas compuertas durante condiciones de operacin con una frecuencia de
1 MHz, y con una carga igual o menor que 50 pF, es menor que
10 mW.
2) Debido al bajo consumo de potencia durante su estado de reposo, solo requieren una nica fuente de alimentacin, que puede
ser de diseo ms pequeo, muy simple, econmico, y con menos
exigencias desde el punto de vista de la regulacin del voltaje.
Adems, debido al menor consumo de corriente, la estructura de
distribucin de la alimentacin es ms sencilla y, en consecuencia, menos costosa. Por otro lado, debido a la menor disipacin
de potencia, en general no se requieren ventiladores ni equipos
de enfriamiento.
Si se escoge un valor de VDD = 5 V, entonces las compuertas
CMOS son compatibles con la lgica TTL.
3) Al ordenar las siguiente tres familias de compuertas de acuerdo
a sus velocidades de respuesta, la lgica CMOS ocupa el segundo
lugar, tal como se detalla a continuacin:
20
ELECTRNICA DIGITAL
COMPUERTAS CMOS
a) Lgica TTL (la ms rpida).

b) Lgica CMOS (de velocidad intermedia).
c) MOS (la ms lenta).
Los retardos de propagacin de la informacin (td ) a travs de las
compuertas CMOS son muy breves, pero no nulos. Dependiendo
del voltaje de alimentacin, el retardo de la seal al viajar a travs
de estas compuertas se sita en el rango que va desde los 25 ns
hasta los 50 ns.
Generalmente, los tiempos de elevacin y descenso (tr y tf ) son
controlados para que sean rampas y no escalones abruptos, y
para que sean entre un 20 % y un 40 % mayores que los retardos
de propagacin (td ).
4) Normalmente, el fan-out IX (abanico de salida) es alto, pudiendo
superar las 50 compuertas.
5) Esta tecnologa permite lograr una alta densidad de funciones lgicas en un mismo chip. Es decir, una gran escala de integracin
en reducidos volmenes de material semiconductor.
IX
El trmino en idioma ingls fan-out signica una salida de compuerta ramicada, que tiene como propsito poder alimentar con cada ramicacin a otra
compuerta perteneciente a una etapa posterior de un circuito digital.
Puesto que es comn conectar varias entradas de compuertas a una nica salida
de otra, el nmero de entradas conectadas es el fan-out de la salida.
Por lo tanto, el mximo fan-out de una compuerta dene el mximo nmero de
entradas de compuertas del mismo tipo que pueden conectarse a ella en forma
segura (respetando las especicaciones tcnicas de operacin, y sin sufrir sobrecargas); o lo que es lo mismo, dene su capacidad para suplir consumos.
Al ser el fan-out la carga que la(s) entrada(s) le demanda(n) a la salida, a veces,
se lo expresa como la capacitancia de entrada, la corriente de entrada; o sencillamente, el nmero de entradas interconectadas a la salida.
Generalmente, el fabricante de una familia o dispositivo lgico declara en las
especicaciones tcnicas de su catlogo el mximo fan-out admisible. El cual
se establece con la suposicin de que todos los dispositivos anclados a la salida sern del mismo tipo o familia lgica. Por ejemplo, el fan-out tpico que le
corresponde a los circuitos lgicos TTL es 10, y el correspondiente a la familia
CMOS es igual a 50 ms.
Por otro lado, el fan-in de una compuerta es igual a la cantidad de terminales
de entrada que esta posee. A modo de ejemplo, puede decirse que una compuerta
AND de tres entradas tiene un fan-in igual a tres.
Los efectos que el fan-in y el fan-out tienen sobre el retardo de propagacin,
se mencionan brevemente en la pg. 183 del Apndice A.
21
ESTADOS LGICOS POSIBLES
ELECTRNICA DIGITAL
6) La estabilidad de las CMOS con la temperatura es muy buena,

a expensas del agregado de etapas y componentes adicionales en
su estructura que elevan su costo econmico.
7) Su inmunidad al ruido se aproxima al 50 % y presenta un valor
tpico igual al 45 % del rango de variacin de la seal lgica.
Por ejemplo, los circuitos CMOS de Fairchild tienen una inmunidad tpica al ruido igual a 0,45VCC . Es decir que una entrada
espuria (ilegtima o indeseada) con una magnitud igual o menor
que 0,45VCC no se propaga a travs del circuito digital como un
nivel lgico errneo.
Esto no signica que no aparece seal a la salida de la prxima
compuerta, puesto que en realidad existe una seal a la salida
que es producto de la entrada espuria, pero su amplitud es reducida. En general, puede decirse que dicha seal de ruido no es
capaz de cambiar ninguna seal til al nivel lgico opuesto (no
sufre inversin).
Adems, a medida que esta seal se propaga por el circuito, se va
atenuando cada vez ms al pasar por cada una de las etapas de
compuertas, hasta que nalmente desaparece.
Esto es aplicable a compuertas con cualquier nmero de entradas, siendo evidente que a medida que dicho nmero se incrementa, tambin crece la cantidad de combinaciones de estados
posibles que las entradas pueden asumir.
Posibles Estados Lgicos de Entrada

El nmero total de combinaciones de entradas binarias a una compuerta lgica (sin repetir ni faltar ninguna) se determina mediante
la siguiente frmula, que es vlida y se puede extender a cualquier
nmero de entradas:
N = 2ne
(1)
en la cual, ne es el nmero de variables entrada, y N es el nmero de

combinaciones posibles de variables de entrada. A modo de ejemplo,
la Tabla 1 presenta la resolucin de los siguientes casos:
22
ELECTRNICA DIGITAL
ESTADOS LGICOS POSIBLES
ne = 2
N = 22 = 4
ne = 3
N = 23 = 8
ne = 4
N = 24 = 16
ne = 5
N = 25 = 32
Tabla 1: Nmero de combinaciones de variables de entrada.
En la mayora de las aplicaciones, dichas tensiones o niveles, que

denen a los estados de las seales de entrada y salida de los sistemas lgicos, no son de carcter estacionario, sino que son formas
de onda que permutan frecuentemente entre los niveles bajo y alto, a medida que el tiempo transcurre. Es oportuno destacar aqu
que todas las compuertas lgicas cumplen con la funcin indicada
por su respectiva tabla de verdad , independientemente de si sus
entradas presentan niveles invariables en el tiempo, o si cambian
peridica o cclicamente con este.
Para analizar la evolucin de las formas de onda individuales vinculadas con las compuertas lgicas, y observar la relacin temporal
entre todas las entradas y entre cada una de ellas con la salida,
se emplean los diagramas temporales. Si bien es evidente que para entender el modo de operacin, y observar la respuesta de las
compuertas y de los circuitos digitales sencillos que se presentan en
este documento, es suciente con recurrir a las tablas de verdad ;
el lector puede encontrar versiones ms complejas de dichos diagramas en las hojas de especicaciones tcnicas de convertidores
analgicodigital, y en memorias de estado slido.
Normalmente, es el fabricante de esos dispositivos quien provee los
diagramas temporales, puesto que los mismos son consultados por
los diseadores de sistemas digitales, y constituyen una herramienta inestimable al estudiar el arte de la electrnica digital; la cual
tambin se sustenta y prospera con el uso de representaciones abstractas de las funciones lgicas.
23
REPRESENTACIN DE FUNCIONES
ELECTRNICA DIGITAL
Representacin Abstracta de Funciones Lgicas

Una de las razones para recurrir al empleo de representaciones abstractas de funciones lgicas, es que dichas representaciones orientan a los diseadores para que distintos fragmentos de funciones lgicas pertenecientes a un mismo o diferentes sistemas puedan
ser implementadas con facilidad en distintas tecnologas, las cuales
pueden involucrar el uso de interruptores, contactores, transistores,
vlvulas neumticas o hidrulicas, etc.
En forma anloga, a los valores lgicos 0 y 1 se los puede traducir
a parmetros equivalentes, que correspondan a la posicin de lmites
de carrera, niveles de voltaje o corriente, velocidades, aceleraciones,
presiones de aire o aceite, etc. Las mencionadas representaciones
abstractas se basan en el lgebra de Boole.
Algebra de Boole
El lgebra de Boole (o lgebra lgica) fue inicialmente introducida
en 1847 por el lsofo lgico ingls George Boole (ver la pg. 166
del Apndice A), quien la desarroll para estudiar el clculo lgico
en el anlisis matemtico. Posteriormente, en 1936, los japoneses
Nakasima y Hanzawa adaptaron el lgebra de Boole para desarrollar un mtodo de clculo aplicable al anlisis de los circuitos con
contactos elctricos. Poco ms tarde, en 1938, el norteamericano
Claude Elwood Shannon (ver la pg. 168 del Apndice A) destac la
importancia del lgebra de Boole para el anlisis de redes elctricas
complejas.
A diferencia del lgebra tradicional, que es de tipo cuantitativo, el
lgebra lgica es de tipo cualitativo. Esto la hace particularmente
til para el personal tcnico de las especialidades elctrica y electrnica; que en general, estn habituados a trabajar con funciones
de conmutacin para representar las caractersticas operativas de
un circuito elctrico, sin importar su nivel de complejidad o sosticacin. Es as que desde hace varias dcadas el lgebra de Boole
ha encontrado aplicaciones en los sistemas de conmutacin telefnica, en las computadoras y calculadoras digitales, en los sistemas
de regulacin y de control digital.
24
ELECTRNICA DIGITAL
Si bien el lgebra del Boole tiene el mrito de ser una herramienta

sumamente til en el diseo y anlisis de sistemas digitales, a menudo se recurre al empleo de circuitos esquemticos; puesto que estos
brindan una pronta y mucho ms clara nocin sobre la forma en que
las compuertas lgicas se interconectan e interactan entre s. Esto
es aplicable incluso en el caso de sistemas lgicos complicados que
contienen una gran cantidad de componentes, pertenecientes a distintas tecnologas, tales como la neumtica, hidrulica, electrnica,
etc.
El dominio eciente del lgebra de Boole por parte del personal tcnico interesado, require (como mnimo) conocer y poder aplicar el
conjunto de leyes y teoremas que a continuacin se exponen.
Leyes Asociativas
Estas leyes enuncian que el orden en que se asocian pares de variables lgicas no afecta el resultado de mltiples operaciones AND u
OR.
(A + B) + C = A + (B + C)
(2)
(A B) C = A (B C)
(3)
Leyes Conmutativas
Estas leyes declaran que el orden en que se especican las variables
lgicas no afecta el resultado de las operaciones AND u OR.
A+B =B+A
(4)
AB =BA
(5)
Distribucin de la Adicin y del Producto Lgico

Las leyes distributivas del producto lgico sobre la adicin lgica, y (a
la inversa) de la adicin lgica sobre el producto lgico, cobran im25
ELECTRNICA DIGITAL
portancia al necesitar simplicar complicadas expresiones lgicas,

que luego de aplicar dichas leyes, darn origen a sistemas lgicos
ms sencillos, rpidos, y econmicos.
Primera Ley Distributiva

En las operaciones aritmticas convencionales, dada la mayor precedenciaX de la operacin de multiplicacin, esta se distribuye sobre
la operacin de suma, segn se puede comprobar con el siguiente
ejemplo numrico:
2 (4 + 6) = (2 4) + (2 6)
20 = 20
En forma similar, y por el motivo de mayor precedencia mencionado
antes, en el lgebra booleana la operacin AND se distribuye sobre
la operacin OR, como se observa a continuacin.
A (B + C) = A B + A C
(6)
Segunda Ley Distributiva

Como se expuso en la seccin anterior, las reglas del lgebra convencional no permiten que la operacin de suma se distribuya sobre la
operacin de multiplicacin, ya que la suma tiene una menor prioridad que la multiplicacin. Esto se aprecia en el ejemplo numrico
siguiente:
2 + (3 4) = (2 + 3) (2 + 4)
14 = 30
X
La frase mayor precedencia se emplea para signicar cierta preeminencia o

preponderancia. Para dar una idea de orden de ejecucin o aplicacin anterior; o
bien, de anticipacin o antelacin en el orden de uso.
26
ELECTRNICA DIGITAL
Sin embargo, el lgebra booleana es diferente en este caso. Es decir,

si bien la operacin lgica OR es menos prioritaria que la operacin
AND, la operacin OR si se puede distribuir sobre la operacin AND.
Esto puede expresarse en forma abstracta mediante (7); cuya validez puede comprobarse con la tabla de verdad en la Fig. 11, dado
que las columnas correspondientes a los valores de Y1 e Y2 exhiben
resultados idnticos.
A + (B C) = (A + B) (A + C)
(7)
Fig. 11: Tabla de verdad demostrando la validez de la segunda ley distributiva.
Queda como ejercicio para el lector vericar la validez de la siguiente

igualdad, que incluye cuatro variables lgicas. Sugerencia: Luego de
asimilar los principios de operacin de las compuertas AND y OR,
que se presentan respectivamente en las pgs. 41 y 52, desarrollar
la tabla de verdad correspondiente a ambos miembros de (8).
(A B) + (C D) = (A + C) (B + C) (A + D) (B + D)
27
(8)
ELECTRNICA DIGITAL
Leyes Complementarias
Estas leyes rigen sobre la combinacin de una variable binaria con
su propia inversa (variable negada). Las mismas se pueden analizar
con ayuda de la Fig. 12, luego de haber asimilado los principios de
operacin de la compuerta NOT vertidos en las pgs. 3240. Observar en la Fig. 12(a) que la salida siempre es baja; mientras que en
la Fig. 12(b) siempre es alta.
Fig. 12: Leyes complementarias Circuitos lgicos y tablas de verdad correspondientes a: (a) Compuerta AND. (b) Compuerta OR.
Leyes de Involucin
Como se comprender luego de estudiar a la compuerta NOT en las
pgs. 3240, estas leyes establecen que al aplicar un nmero par
de inversiones a una variable binaria, estas inversiones se cancelan
entre s. Es decir que el resultado nal es el mismo que si no se
hubiera aplicado inversin alguna a la variable. Lo opuesto ocurre
cuando se aplica un nmero impar de inversiones, debido a que el
resultado nal es la variable invertida (ver la Tabla 3 en la pg. 40).
28
ELECTRNICA DIGITAL
Leyes Idempotentes
La idempotencia puede denirse en forma genrica como la condicin de efectuar varias veces una accin determinada, y obtener el
mismo resultado que si dicha accin se hubiera efectuado una sola
vez. En el mbito de la matemtica, toda variable que al interactuar
con s misma se comporte de esta manera es una variable idempotente.
Por ejemplo, al considerar los nmeros reales, se tiene que el cero y
el uno son idempotentes, puesto que aritmticamente se cumple que
0 0 = 0 y 1 1 = 1. La versin correspondiente al lgebra booleana
de esta propiedad se ejecuta con los dos circuitos lgicos que se
observan en la Fig. 13. All puede observarse que en ambos casos,
jams puede ser A = B y que siempre Y = A.
Fig. 13: Leyes idempotentes Circuitos lgicos y tablas de verdad correspondientes a: (a) Compuerta AND. (b) Compuerta OR.
Leyes Auxiliares
Las siguientes cuatro leyes auxiliares son de suma utilidad al necesitar simplicar circuitos digitales.
29
ELECTRNICA DIGITAL
A+AB =A
(9)
A+AB =A+B
(10)
A+AB =A+B
(11)
(A + B) (A + C) = A + B C
(12)
Nota: La expresin booleana A se puede leer como no A ; o bien como, A

negado.
Teoremas de Augustus De Morgan

Los teoremas de Augustus De MorganXI constituyen una herramienta extremadamente til para simplicar circuitos lgicos que; por
ejemplo, contienen compuertas NAND y NOR (las que son analizadas, respectivamente, en las pgs. 58 y 65). Como se explicar a
continuacin, estos teoremas permiten convertir una expresin booleana que contiene una barra de inversin abarcando dos o ms
variables, en otra expresin que contiene barras de inversin solo sobre las variables individuales. Esto brinda una ventaja, puesto
que en general es ms fcil elaborar tablas de verdad e interpretar expresiones booleanas que carecen de barras de inversin que
abarcan a ms de una variable lgica.
La aplicacin de estos teoremas al caso de solo dos variables lgicas,
se puede enunciar de la siguiente manera:
6 La negacin (inversin) de una suma lgica de dos variables

binarias es igual al producto lgico de cada variable binaria
negada; es decir: A + B = A B; y
6 la negacin lgica del producto de dos variables binarias es

igual a la suma lgica de cada variable binaria negada; o sea:
A B = A + B.
A partir de ambos teoremas, se derivan las equivalencias funcionales entre las compuertas lgicas esquematizadas en la Fig. 14. Las
XI
ver Augustus De Morgan en la pg. 167 del Apndice A.
30
ELECTRNICA DIGITAL
mismas han sido presentadas aqu en forma anticipada para servir

como una referencia visual, y sern analizadas con mayor detalle en
las prximas secciones de este documento.
Fig. 14: Operaciones lgicas equivalentes derivadas de los teoremas de De

Morgan.
Ampliando esta idea, para hallar el complemento de una funcin

booleana con cualquier nmero de variables binarias, se debe negar
cada smbolo lgico y reemplazar todas las operaciones OR por AND,
y todas las operaciones AND por OR. Lo cual se expresa mediante la
notacin de Boole a continuacin.
A B C = A + B + C +
A + B + C + = A B C
(13)
(14)
Para brindar un ejemplo de su aplicacin, se recurre

a la expresin

booleana (15), y a la propiedad de la doble negacin A = A presen31
COMPUERTA LGICA NOT
ELECTRNICA DIGITAL
tada en la Fig. 21 y en las tablas 2 y 3. As se obtiene el resultado

indicado por (16).
Y =AB+AB

Y = A + B (A + B)
(15)
(16)
Tanto los diagramas temporales como las representaciones abstractas son aplicables a todos los sistemas digitales existentes, que se
construyen empleando tres tipos de compuertas lgicas bsicas o
primarias. Las cuales son la compuerta NOT, la compuerta AND, y
la compuerta OR, que pasan a describirse individualmente y en el
mismo orden a continuacin.
Compuerta Lgica NOT

La compuerta lgica NOT (o inversor) tiene solamente una entrada y
una salida. Esta compuerta ejecuta y entrega en su salida la operacin de inversin, negacin, o complementacin de la seal binaria
aplicada en su entrada. Es decir que los trminos negacin, complementacin, e inversin signican exactamente lo mismo.
Esta operacin lgica se simboliza mediante el trazado de un guin
en la parte superior de la variable procesada; es decir que al invertir
la variable A, la misma se transforma en A (no A o A negada).
Tener en cuenta que a veces se emplea una vrgulaXII ( ) en lugar de
un guin para representar la operacin de negacin; o sea que si la
variable original es A, entonces al invertir la misma, se transforma
en A .
Siempre, al transmitirse una seal a travs de este tipo de compuerta, dicha seal en la salida presenta el nivel (o estado lgico) opuesto
al que tena en la entrada. Es importante y oportuno destacar aqu
que una compuerta o circuito inversor ideal solo se limita a invertir
la seal, sin modicar su forma ni los niveles binarios (o niveles de
tensin) entre los que dicha seal se establece.
XII
Vrgula: Vara pequea. Raya o lnea muy delgada (Real Academia Espaola, 22 da
edicin).
32
ELECTRNICA DIGITAL
COMPUERTA LGICA NOT
Al hablar en trminos de bits independientes, los mismos son permutados desde 1 a 0, o bien desde 0 a 1. En consecuencia, la funcin de negacin puede ser caracterizada a travs de cualquiera de
las siguientes dos deniciones:
1) La salida de una compuerta o de un sistema NOT adopta el
estado 1 solo si la entrada no toma el estado 1 ; o bien
2) La salida de una compuerta o de un sistema NOT adopta el
estado 0 solo si la entrada no toma el estado 0 .
En las Figs. 16, 17, y 19 pueden verse los smbolos lgicos de una
compuerta NOT. Ms precisamente, las Figs. 16(a), 16(b), y 17 muestran los smbolos caractersticos integrados por un tringulo, que
normalmente se emplea en los planos electrnicos para identicar a
un buffer.
Buffer:Es una memoria o acumulador intermedio de datos o informacin.

El mismo puede emplearse como un dispositivo que compensa la
diferencia entre las velocidades de transmisin de datos entre dos
etapas (de un mismo sistema o de sistemas diferentes) que interactan entre s.
Otra de sus aplicaciones tpicas en el campo de la electrnica es la
de servir como un separador que asla a dos etapas o circuitos para
que los mismos no experimenten reacciones indeseables o perjudiciales durante su operacin.
Algunos diseadores recurren al buffer para prevenir el retorno de
energa desde una etapa a otra anterior, o bien para evitar que una
etapa de un mismo circuito o de otro dispositivo le demande
una excesiva carga elctrica a la etapa precedente.
La Fig. 15 muestra su representacin simblica normalizada y un
par de curvas idealizadas que caracterizan su forma de operar. All
puede observarse que la salida de un buffer presenta el mismo estado que la entrada; es decir, si la entrada es 0 la salida es 0, y
si la entrada es 1 la salida es 1.
Es importante destacar que estas funciones abstractas e ideales se
deben implementar mediante componentes fsicos reales que introducen demoras entre las transiciones de estado correspondientes a
la entrada y a la salida.
33
COMPUERTA LGICA NOT
ELECTRNICA DIGITAL
Si bien la extensin del retraso en la respuesta del buffer depende

de la tecnologa empleada para su construccin, se debe saber que
independientemente de los dispositivos fsicos seleccionados, siempre existir algn componente que contribuir a la existencia de
dicho retraso.
Fig. 15: Buffer ideal: Smbolo normalizado y respuesta ante un tren de

pulsos.
Las Figs. 16(c) y 19 muestran los smbolos con silueta rectangular.

Si bien este documento le otorga prioridad al empleo de los smbolos
caractersticos, tambin se presentan aqu los smbolos con silueta
rectangular, debido a que en el mbito industrial pueden encontrar34
ELECTRNICA DIGITAL
COMPUERTA LGICA NOT
se muchos documentos que los incluyen; y por lo tanto, se considera

apropiado familiarizar al lector con los mismos.
Fig. 16: Smbolos de compuerta lgica NOT.
En las Fig. 16(c) y 19, puede verse que el smbolo rectangular del
inversor presenta un triangulito del lado de la entrada o de la salida;
y algo similar sucede en las Figs. 16(a), 16(b), y 17, con el smbolo
triangular del inversor que para aportar informacin adicional
puede presentar un circulito inversor del lado de la entrada o de la
salida.
Circulito Inversor
Como se mencion antes, puede verse en las Figs. 16(a), 16(b), y 17,
que el circulito inversor o de negacin () puede situarse tanto del
lado de la entrada como del lado de la salida de la compuerta (que es
el smbolo triangular de mayor tamao). En general, los diseadores
y fabricantes de circuitos lgicos preeren dibujar dicho circulito
del lado de la entrada [ver la Fig. 16(b) y el esquema superior de la
Fig. 17], con lo cual signican que dicha entrada es una seal activa
en baja que requiere de una tensin baja para provocar alguna
accin o respuesta del circuito lgico. En caso de no recibirse dicha
seal de estmulo, la compuerta contina en su estado natural o
por defecto.
Algo similar a esta condicin necesaria para lograr la transicin de
un modo de operacin a otro de un dispositivo puede encontrarse por ejemplo en un rel desenergizado, el cual puede poseer
35
COMPUERTA LGICA NOT
ELECTRNICA DIGITAL
Fig. 17: Signicado del circulito inversor.
contactos que perduran en el estado normalmente abierto, y para lograr su cierre se requiere la aplicacin de una tensin (o seal
alta) a su bobina.
Como dato adicional y para despejar dudas, se menciona aqu que
cuando el circulito de negacin aparece del lado de la salida, esto
signica que el estado activo de dicha salida es un 0 lgico. Por lo
cual, en este caso se identica a la salida como una seal activa
en baja (ver la compuerta NAND en la pg. 58). La misma convencin, en cuanto a la ubicacin del circulito inversor, es vlida para
bloques o sistemas lgicos de gran complejidad y con un gran nmero de componentes digitales, que para facilitar su interpretacin
se esquematizan tal como lo muestra la Fig. 18.
Finalmente, se destaca que la ausencia del circulito de negacin del
lado de la entrada o de la salida signica que el estado activo de
una u otra es un 1 y, consecuente y respectivamente, se reconoce
a la entrada o a la salida como una seal activa en alta. Los conceptos expresados e ilustrados en esta seccin guardan una relacin
muy estrecha con los motivos del empleo del triangulito indicador
de polaridad .
36
ELECTRNICA DIGITAL
COMPUERTA LGICA NOT
Fig. 18: Esquematizacin del circulito inversor a la entrada o la salida de

un bloque lgico.
Triangulito Indicador de Polaridad

Con respecto al triangulito indicador de polaridad o de nivel mostrado en las Figs. 16(c) y 19, este signica inversin tanto cuando
aparece del lado de la entrada como cuando aparece del lado de la
salida. En particular, cuando aparece del lado de la entrada, signica que un nivel lgico bajo de la seal de entrada constituye el
estado activo de dicha seal; y por el contrario, cuando el triangulito aparece del lado de la salida, signica que un nivel lgico bajo
constituye el estado activo de la salida.
Fig. 19: Signicado del triangulito indicador de polaridad.

Nota: Tanto el circulito como el triangulito tambin pueden aparecer en
los smbolos caractersticos o con silueta rectangular. Por ltimo,
es importante destacar que un cambio en la ubicacin del circulito
de negacin o del triangulito indicador de polaridad no implica un
cambio en el modo de operacin del inversor lgico.
37
COMPUERTA LGICA NOT
ELECTRNICA DIGITAL
El diagrama temporal de seales presentado en la Fig. 20(a) tiene

por misin exhibir la evolucin de dos o ms seales lgicas entre
s, y con respecto a una base comn de tiempo. Por ello, en el caso
particular del inversor, en una misma escala de tiempo y con una
correcta alineacin temporal, se comparan las seales de entrada y
salida. All puede observarse que el salto creciente de la entrada
y el salto decreciente de la salida ocurren (idealmente) en forma
simultnea. De igual manera, y considerando una respuesta ideal
de la compuerta, el salto decreciente de la entrada ocurre en simultneo con el salto creciente de la salida. Este tipo de representacin
esquemtica en funcin del tiempo es particularmente til en los
casos en que se desea analizar la evolucin temporal de seales digitales que describen mltiples y abruptas transiciones de nivel, las
cuales generalmente se denominan pulsos.
Fig. 20: Diagrama temporal de seales y tabla de verdad correspondientes

a la compuerta lgica NOT.
A continuacin se exhibe la Tabla 2, que expresa las leyes del lgebra booleana correspondientes a la funcin de negacin o inversin
que ejecuta la compuerta NOT, y que son respetadas por la tabla de
verdad mostrada en la Fig. 20(b).
38
ELECTRNICA DIGITAL
COMPUERTA LGICA NOT
Algebra de Boole: Es una herramienta simblica de la lgica matemtica

que se emplea para expresar en forma compacta los
principios que rigen el funcionamiento de los sistemas
digitales. Entre sus mltiples aplicaciones se destacan
en gran medida el diseo, anlisis, y reparacin de circuitos lgicos.
Inicialmente fue estudiada por George Boolea (1815
1864), y en las ltimas dcadas cobr notoriedad con
la proliferacin de las computadoras. Los dos pilares
fundamentales sobre los que se apoya esta ciencia son
el diseo lgico y la teora de conmutacin (switching
theory), la cual incluye dos elementos extremos: el ms
grande est representado por el nmero uno, y el ms
pequeo est representado por el nmero cero.
a
George Boole, An investigation into the laws of thought,

Open Court, Chicago, 1854/1940.
Observar que la Tabla 2 incluye en su quinta la a la operacin

lgica de doble negacin, la cual es llevada a cabo por el circuito
lgico mostrado en la Fig. 21.
0=1
1=0
Si A = 1, entonces A = 0
Si A = 0, entonces A = 1
A=A
A + A=1
A A=0
A + A B =A + B
Tabla 2: Leyes del lgebra booleana para la operacin de negacin.
Para concluir con el anlisis de la operacin lgica de negacin, las

siguientes dos deniciones informan sobre los resultados a esperar
cuando la misma se aplica un nmero arbitrario de veces.
6 Al efectuar la negacin (inversin) de la variable binaria x un

nmero par de veces, se obtiene x; y
39
COMPUERTA LGICA NOT
ELECTRNICA DIGITAL
Fig. 21: Operacin lgica de doble negacin llevada a cabo con dos compuertas NOT conectadas en cascada.
6 al efectuar la negacin de la variable binaria x un nmero impar

de veces, se obtiene x.
Ver que la Tabla 3 provee los resultados correspondientes hasta cinco negaciones aplicadas en forma sucesiva a la variable binaria y
genrica x.
0
1
1
0
0
1
1
0
0
1
1
0
Tabla 3: Resultados de la negacin reiterada.
Continuando con el estudio de las compuertas lgicas primarias, la

siguiente seccin se concentra en la descripcin y el anlisis de la
compuerta AND.
40
ELECTRNICA DIGITAL
COMPUERTA LGICA AND
Compuerta Lgica AND

Habitualmente se conoce a la compuerta lgica AND como a la compuerta de todo o nada. El signicado de esta denominacin puede
entenderse al observar el circuito elctrico anlogo presentado en la
Fig. 22. En dicho circuito, la lmpara (que representa a la seal de
salida) solo enciende cuando los interruptores A y B (que representan a dos seales de entrada) estn simultneamente cerrados.
Esto permite concluir que una compuerta lgica que se comporte
como este circuito, emitir una seal de salida (Y) solo cuando ambas seales de entrada (A y B) estn activas en forma simultnea;
es decir, cuando ambas posean un nivel de tensin alto, lo cual es
equivalente a un uno binario.
Continuando con la analoga entre el circuito elctrico y la compuerta lgica, la Fig. 23 presenta las correspondientes tablas de verdad
para una compuerta de dos entradas. Los estados lgicos expresados en dichas tablas tambin caracterizan el comportamiento del
circuito elctrico equivalente, al considerar lo siguiente:
6 Un interruptor abierto simula una entrada baja, o cero binario.
6 Un interruptor cerrado simula una entrada alta, o uno binario.
6 La lmpara apagada simula a la salida en estado bajo, o cero

binario.
6 La lmpara encendida simula a la salida en estado alto, o

uno binario.
A travs de la expresin taquigrca del lgebra booleana es posible

enunciar la operacin ejecutada por cualquier tipo de compuerta
lgica; y al caso particular de una compuerta AND le corresponde la
siguiente formulacin:
Y =AB
41
(17)
COMPUERTA LGICA AND
ELECTRNICA DIGITAL
Fig. 22: Compuerta lgica AND: Smbolo caracterstico y circuito elctrico

equivalente.
Fig. 23: Analoga entre la compuerta AND de 2 entradas y su circuito elctrico equivalente.
42
ELECTRNICA DIGITAL
COMPUERTA LGICA AND
la cual se lee A and B igual a Y. Si bien en las operaciones del lgebra regular el punto () identica a la operacin de multiplicacinXIII ,
en el lgebra booleana signica la operacin lgica AND. Adems,
tener en cuenta que en algunos textos el punto () es omitido, tal como lo exhibe la formulacin (18), sin que esto cambie el signicado
ni la forma en la que verbalmente se expresa dicha funcin AND.
Y = AB
(18)
Si bien hasta aqu se present a la compuerta AND con solo dos

entradas, tambin es posible encontrar a la misma con un nmero
mayor de terminales cumpliendo con esa funcin. Por ejemplo, en
el caso de una compuerta AND con tres entradas (ver la Fig. 24), la
misma admite un cierto nmero de estados lgicos diferentes que
est dado por 2ne , siendo en este caso el nmero de entradas igual
a ne = 3, y el nmero posible de estados lgicos distintos que la
compuerta puede asumir igual a 2ne = 8. Es decir que para describir todos los posibles estados (sin repetir ni faltar ninguno) que
una compuerta lgica de 3 entradas puede adoptar, se requiere confeccionar una tabla de verdad con 8 las o renglones, tal como se
muestra en la Fig. 24. La expresin booleana correspondiente a la
compuerta AND de 3 entradas es la siguiente:
Y =ABC
(19)
Con la nalidad de presentar en forma abreviada otro ejemplo, se

extiende y aplica el criterio expuesto anteriormente a una compuerta AND de 4 entradas, con lo cual se arriba a lo mostrado en la
Fig. 25. All puede apreciarse que la tabla de verdad contiene 16 las o renglones; dicha cantidad proviene de resolver nuevamente la
expresin matemtica 2ne , siendo en este caso ne = 4. La expresin
booleana que le corresponde a esta compuerta de 4 entradas es la
siguiente:
Y =ABC D
(20)
Para aanzar la comprensin de los conceptos vertidos hasta aqu,

la Fig. 26 exhibe una compuerta AND de dos entradas. Mediante una
XIII
La operacin lgica AND tambin es conocida como multiplicacin booleana o

producto lgico, por simples razones de comodidad.
43
COMPUERTA LGICA AND
ELECTRNICA DIGITAL
Fig. 24: Compuerta AND de 3 entradas: Smbolo caracterstico y tabla de

verdad.
Fig. 25: Compuerta AND de 4 entradas: Smbolo caracterstico y tabla de

verdad.
44
ELECTRNICA DIGITAL
COMPUERTA LGICA AND
de ellas se le ingresa a dicha compuerta un valor binario alto (1)

e invariable, mientras que a travs de la otra entrada se aplica un
cierto tren de pulsos. Para su anlisis, en la misma gura tambin se
presenta el diagrama temporal correspondiente a los tres terminales
(dos entradas y una salida).
Para este caso particular, se observa en dicho diagrama que en la
salida (Y) aparece una seal digital idntica a la ingresada a travs
del terminal de entrada B. Es decir que al momento de combinar en
una compuerta AND de dos entradas un tren de pulsos arbitrarios
con un nivel alto, dicho tren aparece en la salida; y por otro lado,
al combinar el tren de pulsos con un nivel bajo, la salida resulta
ser baja tambin. Por todo lo expuesto, y a modo de conclusin, se
destaca que:
La salida de una compuerta AND alcanza el valor alto ( 1),
solamente cuando todas las seales aplicadas a sus entradas
tambin son iguales a 1 ; o lo que es lo mismo:
La salida de una compuerta AND alcanza el valor bajo ( 0),
siempre que al menos una de las seales aplicadas a sus entradas sea igual a 0 .
Para que una compuerta AND pueda recibir dicha denominacin,
es un requisito ineludible el cumplimiento de las identidades del
lgebra booleana presentadas en la Tabla 4. Como ejercicio para el
lector, se deja la vericacin de dichas identidades a travs de la
insercin de los valores presentes en las tablas de verdad de las
Figs. 23 y 24.
A 0=0
A 1=A
A A=A
A A=0
A (B + C) = A B + A C
A B C = (A B) C = A (B C)
A B =B A
Tabla 4: Leyes del lgebra booleana para la operacin lgica AND.
45
COMPUERTA LGICA AND
ELECTRNICA DIGITAL
Fig. 26: Compuerta AND de 2 entradas: Respuesta temporal ante la aplicacin de un tren de pulsos.
46
ELECTRNICA DIGITAL
COMPUERTA LGICA AND
Luego de observar la Fig. 26, podra surgir el siguiente interrogante: Qu aplicacin prctica se le podra dar al modo de operar del
circuito all expuesto?
Ejemplos de Aplicacin de la Compuerta AND

Ejemplo 1: La compuerta AND de dos entradas que aparece en la
Fig. 27 es parte de un circuito habilitador/inhibidor de un tren de
pulsos. Como su nombre lo indica, dicho circuito permite o impide
el pasaje de una seal binaria desde la entrada hacia la salida de
la compuerta. En este caso particular, la entrada (A ) cumple con la
funcin de interruptor, al permitir o impedir la transferencia de
la entrada (B ) hacia la salida (Y ).
Este modo de operacin se aprovecha en este sistema para controlar
el pasaje de la seal B hacia el contador digital, con el propsito
de medir su frecuencia. Al darle a la entrada habilitadora A un
estado alto y un ancho de pulso igual a un segundo (1 s.), la seal
que ingresa por la entrada B de la compuerta AND se aplica al
contador durante ese tiempo. De esta manera, el contador mide la
cantidad de pulsos por segundo; o lo que es lo mismo, la frecuencia
en Hertz (Hz) de la seal B .
La misin del contador es la de contar el nmero de pulsos por segundo y generar una salida binaria que se aplica a un circuito decodicador, y luego a una pantalla para permitir la lectura de la
frecuencia. El pulso habilitador se repite despus de cierto lapso de
tiempo, para mostrar el valor actualizado de la frecuencia en el caso
de que esta cambie. Entre los pulsos de habilitacin, el contador se
reajusta a cero y reinicia la cuenta cada vez que aparece un nuevo
pulso de habilitacin. La ltima medicin de frecuencia se almacena
en un registrador para que el reajuste a cero del contador no modique el valor de frecuencia exhibido por la pantalla; el cual en el
circuito presentado en la Fig. 27 es de 5 Hz, puesto que esa es la
cantidad de pulsos contados en un segundo.
Combinacin de Compuertas NOT y AND

Ejemplo 2: Un circuito lgico de frecuente aplicacin prctica se
obtiene al combinar una compuerta NOT con una compuerta AND.
47
COMPUERTA LGICA AND
ELECTRNICA DIGITAL
Fig. 27: Versin muy simplicada de un frecuencmetro digital implementado con una compuerta AND.
48
ELECTRNICA DIGITAL
COMPUERTA LGICA AND
Mediante esta combinacin es posible implementar un circuito lgico de autocoincidencia, tal como lo muestra la Fig. 28.
En dicha gura, cualquiera de las dos representaciones circuitales
es funcionalmente equivalente, y la compuerta NOT (o el circulito de
negacin) provee la entrada de habilitacin o inhibicin que dene
el modo de operar de la compuerta AND; con lo cual, un bit habilitador (S = 0) provoca la respuesta tpica de una compuerta AND,
y un bit inhibidor (S = 1) hace que la salida de la compuerta AND
permanezca igual a cero, sin importar cual sea el valor de los dems
bits ingresados por las otras entradas de la misma.
Segn se observa en la tabla de verdad de la Fig. 28, la salida de este
circuito AND modicado est de acuerdo con la expresin de Boole
(21) dada a continuacin.
Y = A B M S
(21)
la cual indica que Y puede asumir cualquiera de los dos estados

descriptos a continuacin:
6 Y = 1 siempre que S = 0 y A = B = = M = 1.
6 Y = 0 siempre que S = 1, sin importar el valor adoptado por los
dems bits ingresados por las otras entradas de la compuerta
AND. En este caso se inhibe la coincidencia de las entradas (A,
B, . . . , M ) y se imposibilita el estado alto de la salida (Y ).
Esta conguracin permite el empleo de una compuerta AND con

un nmero arbitrario de entradas; de las cuales, ms de una puede
cumplir con la funcin de habilitacin o inhibicin. El caso particular de una compuerta AND de dos entradas, con una de ellas cumpliendo con la funcin de habilitacin, puede verse en la Fig. 29. En
este circuito, como su tabla de verdad lo muestra, el nico caso en
que la salida (Y ) es igual a 1 es cuando su entrada (A) es igual a 1
y la seal de habilitacin (S) es igual a 0.
Continuando con el anlisis de las compuertas lgicas primarias,
ahora es el turno de presentar y analizar las caractersticas operativas de la compuerta OR.
49
COMPUERTA LGICA AND
ELECTRNICA DIGITAL
Fig. 28: Circuitos lgicos de autocoincidencia equivalentes y su tabla de

verdad.
50
ELECTRNICA DIGITAL
COMPUERTA LGICA AND
Fig. 29: Circuito lgico de autocoincidencia de dos entradas y su tabla de

verdad.
51
COMPUERTA LGICA OR
ELECTRNICA DIGITAL
Compuerta Lgica OR
Esta es otra de las compuertas binarias bsicas a partir de la cual se
obtienen otras operaciones lgicas. Al igual que la compuerta AND,
posee una sola salida y puede estar dotada de dos o ms terminales
de entrada. A la compuerta OR tambin se la denomina la compuerta de cualquiera o todo, puesto que como se muestra en su circuito
elctrico equivalente de la Fig. 30, la lmpara (que simboliza a la seal de salida) enciende cuando cualquiera de los interruptores (A
o B ) estn cerrados, y lo mismo hace cuando ambos interruptores
estn simultneamente cerrados. El nico caso en que la lmpara
no enciende es cuando ambos interruptores estn abiertos al mismo
tiempo. En conclusin, para que la lmpara encienda, es suciente
con que al menos un solo interruptor est cerrado. En forma concisa, el modo de operar de esta compuerta se puede enunciar de la
siguiente manera:
6 La salida de una compuerta OR alcanza el valor bajo ( 0),
solamente cuando todas las seales aplicadas a sus entradas

tambin son iguales a 0 ; o lo que es lo mismo:
6 La salida de una compuerta OR alcanza el valor alto ( 1),
siempre que al menos una de las seales aplicadas a sus entradas sea igual a 1 .
La expresin booleana que caracteriza a la funcin lgica OR es:

Y = A + B, la cual se enuncia A or B igual a Y. Se debe destacar
aqu que el smbolo de suma (+) del lgebra regular no signica lo
mismo que la operacin OR del lgebra booleana. Al efectuar una
analoga entre el circuito elctrico equivalente y la compuerta OR
de dos entradas, se observan los estados que han sido expresados
abreviadamente en la tabla de verdad de la Fig. 31. Para facilitar su
interpretacin, se repite la descripcin de los estados posibles para los interruptores (entradas) y para la lmpara (salida), que fuera
introducida al analizar la compuerta AND.
6 Un interruptor abierto simula una entrada baja, o cero binario.
52
ELECTRNICA DIGITAL
COMPUERTA LGICA OR
Fig. 30: Compuerta lgica OR: Circuito elctrico equivalente y smbolos

normalizado y alternativo.
53
COMPUERTA LGICA OR
ELECTRNICA DIGITAL
Fig. 31: Analoga entre la compuerta OR de 2 entradas y su circuito elctrico equivalente.
54
ELECTRNICA DIGITAL
COMPUERTA LGICA OR
6 Un interruptor cerrado simula una entrada alta, o uno binario.
6 La lmpara apagada simula a la salida en estado bajo, o cero

binario.
6 La lmpara encendida simula a la salida en estado alto, o

uno binario.
Como se mencionara antes, la compuerta OR puede tener ms de

dos entradas, las cuales admiten cierto nmero de variantes o combinaciones distintas que se puede determinar con la expresin (1).
Los smbolos caractersticos, las expresiones booleanas, y las tablas
de verdad correspondientes a los casos particulares de las compuertas OR de tres y cuatro entradas pueden observarse, respectivamente, en las Figs. 32 y 33.
Fig. 32: Compuerta OR de 3 entradas: Smbolo caracterstico y tabla de

verdad.
55
COMPUERTA LGICA OR
ELECTRNICA DIGITAL
Fig. 33: Compuerta OR de 4 entradas: Smbolo caracterstico y tabla de

verdad.
En la Fig. 34, se combinan el diagrama temporal de seales con

el smbolo normalizado y con la tabla de verdad correspondiente a
una compuerta OR de dos entradas. Para la correcta interpretacin
de su funcionamiento, es necesario prestar atencin a la relacin
temporal entre todas las formas de onda intervinientes. La tabla de
verdad provista en dicha gura, detalla el estado de las dos entradas
y la salida en el mismo orden secuencial en que transcurren los
intervalos de tiempo analizados; es decir en el orden: t1 , t2 , t3 , y t4 .
La Tabla 5 exhibe las leyes del lgebra booleana que son aplicables
a la operacin lgica de adicin, efectuada por la funcin OR.
A + B + C = (A + B) + C = A + (B + C)
A + B =B + A
A + A=A
A + 1=1
A + 0=A
Tabla 5: Leyes del lgebra booleana para la operacin lgica OR.
56
ELECTRNICA DIGITAL
COMPUERTA LGICA OR
Fig. 34: Compuerta OR de 2 entradas: Diagrama temporal y tabla de verdad.
Ejemplo de Aplicacin de la Compuerta OR
Como se muestra en la Fig. 35, la compuerta OR puede ser incluida

en un sistema de alarma para evitar el robo o el ingreso a un vehculo
automotor. En el esquema representado, cuando cualquiera de las
vas de acceso al vehculo se abre, el interruptor correspondiente se
cierra y se aplica el voltaje Vcc a una entrada de la compuerta OR,
lo cual es suciente para que a la salida de la misma aparezca una
seal alta que active la respuesta del sistema de alarma; como por
ejemplo: bloquear el motor, efectuar un llamado telefnico, emitir
una seal lumnica y/o acstica, etc.
La siguiente compuerta que se analiza, puede considerarse del tipo
derivado; es decir, la misma se puede obtener a partir de la combinacin de un inversor (NOT) con una compuerta AND para dar
origen a una compuerta NAND.
57
COMPUERTA NAND
ELECTRNICA DIGITAL
Fig. 35: Aplicacin de una compuerta OR de 6 entradas a un sistema de

alarma.
Compuerta NAND
La compuerta NAND es un dispositivo lgico ampliamente reconocido en el mercado por su gran versatilidad. Al ser factible combinarla
con otras compuertas de funcin idntica o diferente, puede desempear diversos roles para lograr la ejecucin de operaciones lgicas
AND, OR, y NOT. El trmino NAND proviene de la contraccin NOTAND que dene a la operacin lgica AND con su salida negada (invertida). Por lo tanto, el smbolo lgico normalizado que identica a
la compuerta NAND es una compuerta AND seguida por un inversor,
y la expresin booleana correspondiente a una NAND de N entradas
es la siguiente:
Y = A B C N
(22)
La Fig. 36 muestra distintas alternativas para la representacin esquemtica de la funcin lgica NAND y su tabla de verdad, la cual
indica que esta genera una salida (Y) baja solo cuando todas las
entradas (A y B) se encuentran en el estado alto; y por otro lado,
58
ELECTRNICA DIGITAL
COMPUERTA NAND
es suciente con que solo una entrada sea baja para que la salida
sea alta. Consecuentemente, el comportamiento exhibido por su
salida indica que la operacin NAND es la opuesta de la operacin
AND; para comparar ambas ver la tabla de verdad en la Fig. 23(b)
de la pg. 42. Adems, coincidiendo con lo explicado en la pg. 35,
observar que el circulito inversor en su salida denota que la misma
presenta un nivel activo en baja.
Fig. 36: Representacin simblica y tabla de verdad de una compuerta

NAND de dos entradas.
Otra perspectiva vlida para analizar a la compuerta NAND es con59
COMPUERTA NAND
ELECTRNICA DIGITAL
siderarla funcionalmente equivalente a una compuerta OR con sus

entradas negadas (OR con sus entradas complementadas, u OR NEGATIVAXIV ), esto se efecta conectando inversores en las entradas de
la compuerta OR, ver las Figs. 14 y 37. Las tablas de verdad en la
Fig. 37 permiten comparar las respuestas de ambas conguraciones, y el diagrama temporal situado ms abajo ilustra la respuesta
de una NAND (y una OR complementada en sus entradas) ante la
aplicacin de un tren de pulsos en sus entradas.
Fig. 37: Equivalencia funcional entre una compuerta NAND y una OR con
sus entradas complementadas (OR negativa).
XIV
El signicado del trmino negativa en este contexto signica que las entradas
estn diseadas para estar en el estado activo cuando poseen un valor bajo.
60
ELECTRNICA DIGITAL
COMPUERTA NAND
Nota: Cuando se emplea una compuerta NAND para detectar uno o ms

estados bajos en sus entradas, en lugar de para detectar todos los
estados altos en ellas, dicha compuerta est ejecutando la operacin OR NEGATIVA, y en consecuencia se elige el smbolo situado a la
derecha de la Fig. 37 para su representacin. Tener en cuenta que si
bien ambos smbolos en la Fig. 37 identican a la misma compuerta
fsica, la seleccin de uno u otro dene el modo de operacin de la
misma en una aplicacin determinada, lo cual ser ms sencillo de
entender luego de analizar los dos ejemplos siguientes.
Ejemplos de Aplicacin de la Compuerta NAND
6 EJEMPLO 1: Dos tanques en una planta industrial almacenan
ciertos compuestos lquidos que son consumidos por procesos

de manufactura. En cada tanque hay un sensor que emite una
seal baja de 0 Volt cuando el nivel de lquido en el mismo
cae por debajo del 25 % de su nivel mximo, y una seal alta
de 5 Volts cuando su tanque correspondiente alcanza el 25 % (o
ms) del nivel mximo.
Requisito: Se necesita que un diodo emisor de luz (LED), situado en un panel, se encienda cuando ambos tanques alcancen
el 25 % (o ms) de su nivel mximo.
Tarea: Demuestre como utilizar una compuerta NAND para ejecutar esta funcin.
Solucin: La Fig. 38 exhibe una compuerta NAND con sus dos
entradas conectadas a los sensores de nivel y su salida conectada al diodo situado en el panel indicador. La tarea que este
sistema cumple puede enunciarse de la siguiente manera: Si el
nivel en ambos tanques alcanza el 25 % (o ms) del nivel mximo, se enciende el diodo luminoso.
6 EJEMPLO 2: El personal de la planta industrial mencionada en
el EJEMPLO 1 ha decidido cambiar el modo de operacin del

LED.
Requisito: Ahora se necesita que el LED se encienda cuando
al menos un tanque reduzca su nivel hasta el 25 % (o menos)
de su nivel mximo; en lugar de encender cuando ambos presentan el 25 % (o ms) del nivel mximo, como se plante en el
EJEMPLO 1.
61
COMPUERTA NAND
ELECTRNICA DIGITAL
Fig. 38: Aplicacin de una compuerta NAND para el control de nivel en

tanques.
62
ELECTRNICA DIGITAL
COMPUERTA NAND
Tarea: Demuestre como utilizar una compuerta NAND para ejecutar esta funcin.
Solucin: La Fig. 39 exhibe una compuerta NAND operando
como una compuerta OR NEGATIVA, con el n de detectar la
aparicin de un nivel bajo en al menos una de sus dos entradas. Cada sensor de nivel genera una seal baja cuando el
nivel en su tanque correspondiente desciende al 25 % (o menos)
del mximo, y as la salida de la compuerta entrega una seal
alta que enciende el LED situado en el panel. La operacin ejecutada por este sistema se puede describir del modo siguiente:
El LED se enciende cuando el tanque A, o el tanque B, o ambos
tanques presentan un nivel igual o menor que el 25 % del nivel
mximo.
Fig. 39: Aplicacin de una compuerta OR NEGATIVA para el control de

nivel en tanques.
Los dos ejemplos anteriores permiten apreciar como una funcin

lgica puede ser ejecutada en forma equivalente mediante la lgica
positiva (EJEMPLO 1) y la lgica negativa (EJEMPLO 2), las cuales se
63
COMPUERTA NAND
ELECTRNICA DIGITAL
denieron brevemente en la pg. 3. Adems, mediante la Fig. 40

se demuestra que dicha equivalencia puede deducirse aplicando los
teoremas de Augustus De Morgan presentados en la pg. 30. Se
destaca que ambos smbolos representan al mismo dispositivo fsico
(compuerta), y que la diferencia esquemtica se emplea solo para
indicar los distintos modos de operacin.
Por ltimo, la Fig. 41 muestra la respuesta de una OR NEGATIVA de
cuatro entradas, las cuales son estimuladas por trenes de pulsos.
Puede apreciarse que su respuesta es similar a la que se obtendra
con una NAND POSITIVA; es decir, cada vez que una entrada alcanza
el nivel bajo, la salida alcanza el nivel alto; en consecuencia, la
salida es baja solo cuando todas las entradas son altas.
Fig. 40: Equivalencia entre NAND POSITIVA y OR NEGATIVA.

El Ejemplo 1 se ilustra en la Fig. 38; y el Ejemplo 2 se muestra en
la Fig. 39.
Hasta aqu se han considerado casos en los cuales todas las entradas disponibles de las compuertas eran empleadas con el n de
receptar una seal lgica. Pero, qu es lo que ocurre cuando alguna(s) de ellas se dejan inactivas, o sin utilizar?
Entradas Inactivas (NAND y AND)

En aquellos casos en los que no se necesita utilizar todos los terminales de entrada de una compuerta lgica, se deben tomar las
precauciones para que las mismas permanezcan inactivas, sin contribuir a la aparicin de ruido y perturbaciones que podran afectar
su correcta operacin. Como ejemplo, supngase que se tiene una
compuerta con cuatro entradas, pero para cierta aplicacin solo se
64
ELECTRNICA DIGITAL
COMPUERTA NOR
Fig. 41: Respuesta de una compuerta OR NEGATIVA al aplicarle trenes de

pulsos a sus cuatro entradas.
Nota: Ver que su respuesta es idntica a la que se obtendra con
una compuerta NAND POSITIVA de cuatro entradas.
necesitan tres. Entonces, dependiendo del tipo de compuerta involucrada, es necesario conectar la entrada inactiva a un nivel alto o
a uno bajo.
En el caso particular de compuertas NAND y AND, las entradas inactivas deberan conectarse a la fuente de tensin continua (Vcc ) a travs de una resistenciaXV , como se muestra en las Figs. 42(a) y 42(b),
para el caso de una y dos entradas inactivas, respectivamente. Otra
opcin consiste en conectar a la entrada inactiva con otra activa,
como se ve en la Fig. 42(c).
Siguiendo con el anlisis de las compuertas derivadas, ahora le toca
el turno a la compuerta NOR.
Compuerta NOR
La denominacin NOR que se le da a esta compuerta proviene de la
contraccin NOT-OR; es decir, se trata de una asociacin mediante
la conexin en cascada (serie) de una compuerta OR con un inversor, ver la Fig. 43. La expresin booleana que le corresponde a una
XV
En la jerga de los diseadores de circuitos electrnicos, se la conoce como un

pull-up resistor, y es empleada para incrementar el valor de resistencia de la
rama a la cual se la conecta.
65
COMPUERTA NOR
ELECTRNICA DIGITAL
Fig. 42: Conexin de entradas inactivas para compuertas NAND (tambin

vlido para compuertas AND).
NOR de dos entradas es: Y = A + B, la cual indica que dichas entradas son inicialmente sumadas (adicin lgica); y posteriormente, su
resultado es negado (invertido). Adems, algunos autores identican
a la operacin lgica NOR con la notacin: Y = A B.
Tener en cuenta que la funcin lgica NOR puede ampliarse a un
nmero mayor de entradas, con solo agregar ms letras para su
identicacin. La Fig. 44 muestra la tabla de verdad, y tres representaciones simblicas adaptadas para incluir dos, cuatro, y ocho
entradas.
Fig. 43: Compuerta NOR: (a) Conformacin primitiva. (b) Smbolo resultante.
66
ELECTRNICA DIGITAL
COMPUERTA NOR
Fig. 44: Compuerta NOR: Representacin simblica y tabla de verdad.
67
COMPUERTA NOR
ELECTRNICA DIGITAL
En la tabla de verdad de la Fig. 44 se observa que la salida de una

compuerta NOR alcanza el nivel bajo cuando al menos una de sus
entradas posee el nivel alto ; y por el contrario, su salida es alta solo cuando todas sus entradas son bajas. Tal cual lo son las
compuertas NAND, AND, y OR, la compuerta NOR es un circuito
de toma de decisiones, puesto que puede determinar cuando se establecen uno o ms estados lgicos (altos) y genera una salida de
bajo nivel lgico. Es vlido argumentar aqu que toda lgica booleana concebible se podra implementar tan solo con compuertas NOR
(OR y NOT).
Con el auxilio del teorema de De Morgan (presentado en la pg. 30)
que establece la siguiente igualdad: A + B = A B, la informacin
contenida en la Fig. 45 puede expresarse del siguiente modo: El funcionamiento de una compuerta NOR POSITIVA es equivalente al de
una compuerta AND NEGATIVA, ver Fig. 14. El trmino negativa
empleado en este contexto signica que las entradas se han diseado para que adopten el estado activo cuando alcancen el nivel bajo. Por ejemplo, cuando se usa una compuerta NOR para detectar
todas las entradas bajas en lugar de detectar una o ms en estado
alto, entonces se est desempeando la operacin AND NEGATIVA
y se la representa con el smbolo situado en el margen derecho de
la Fig. 45. Se vuelve a recordar que ambos smbolos representan al
mismo componente fsico, y que la diferencia esquemtica solo sirve
para sealar los distintos modos de operacin.
Fig. 45: Equivalencia entre NOR POSITIVA y AND NEGATIVA.
Como informacin adicional, la representacin de la compuerta NOR

con smbolos rectangulares se puede observar en la Fig. 46. All se
identica a la funcin OR con la leyenda interna 1, y se seala a
la funcin de inversin (NOT) con un tringulo rectngulo prximo a
la salida (Y).
68
ELECTRNICA DIGITAL
COMPUERTA NOR
Fig. 46: Compuerta NOR: Simbologa rectangular incluyendo las versiones

de dos, cuatro, y ocho entradas.
Ejercicio a Resolver: Finalmente, se deja como ejercicio para el lector la representacin del tren de pulsos generado por la salida (Y) de
la compuerta NOR esquematizada en la Fig. 47, cuando a la misma
se ingresan las formas de onda A y B.
Pregunta: Cuntos estados lgicos diferentes puede generar la salida de una compuerta NOR de 8 entradas?
Sugerencia: Deducir la respuesta a partir de los datos suministrados por la Tabla 1 en la pg. 23.
En forma similar a lo planteado en la pg. 64 con la compuerta
NAND, a continuacin se expone la forma en que deben ser tratadas
las entradas que han de quedar inactivas en una compuerta NOR.
Entradas Inactivas (NOR y OR)

Para evitar la generacin de ruido y perturbaciones elctricas en circuitos digitales, que podran propagarse a travs de las entradas de
compuertas NOR y OR que se han dejado sin conectar (otantes), se
procede a unir las mismas directamente a tierra, como se muestra
69
COMPUERTA NOR
ELECTRNICA DIGITAL
Fig. 47: Respuesta de una compuerta NOR ante un tren de pulsos (a completar).
en las Figs. 48(a) y 48(b) para los casos de una y dos entradas inactivas, respectivamente. Tambin se admite la posibilidad de unir una
entrada inactiva con una activa, tal como se exhibe en la Fig. 48(c).
Fig. 48: Conexin de entradas inactivas para compuertas NOR (tambin

vlido para compuertas OR).
Ejemplo de aplicacin de la compuerta NOR

Pregunta: Se requiere la especicacin de un dispositivo que genere
una seal alta cuando tres niveles bajos ocurren en forma simultnea.
Respuesta: Para generar una seal alta cuando se presentan tres
70
ELECTRNICA DIGITAL
COMPUERTA NOR
seales bajas, se requiere una compuerta NOR de tres entradas,

operando como una compuerta AND NEGATIVA. En la Fig. 49 se
representa dicha compuerta con su tabla de verdad.
Fig. 49: Equivalencia operativa entre compuertas NOR POSITIVA y AND

NEGATIVA. Smbolos y tabla de verdad para tres entradas.
71
COMPUERTA OR EXCLUSIVA (XOR)
ELECTRNICA DIGITAL
Compuerta OR EXCLUSIVA (XOR)

Esta compuerta es conocida como la compuerta de algunos pero no
todos, y a la operacin lgica que ejecuta (OR EXCLUSIVA) tambin
se la llama adicin disyuntiva; o bien, dilema. La denominacin
predominante y compacta que se le asigna es XOR, la cual se identica con el smbolo booleano . Si bien esta compuerta puede
obtenerse mediante la combinacin de otras; dada su gran importancia y utilidad, en muchas aplicaciones prcticas se le asignan los
smbolos lgicos propios que se muestran en la Fig. 50.
Fig. 50: Compuerta XOR: (a) Smbolo caracterstico. (b) Smbolo rectangular.
En el caso particular de una compuerta XOR de dos entradas, su

expresin booleana y la salida que genera se muestran en la tabla
de verdad de la Fig. 51. En dicha tabla, las salidas son similares a las
de una compuerta OR de dos entradas; excepto que cuando ambas
entradas son altas, la salida de la XOR es baja. Esto signica
que la salida alta de la XOR se logra cuando una cantidad impar
de entradas son altas, lo cual ocurre en las las segunda y tercera
de la tabla de verdad mencionada. Por el contrario, al presentar las
las primera y cuarta una cantidad par de entradas altas que
son cero para la primera la y dos para la cuarta la la salida
adopta el estado bajo.
Por su respuesta, esta compuerta es particularmente til cuando se
necesita comparar el estado de dos o ms entradas, con el n de detectar la aparicin de una cantidad impar de bits altos. Tambin se
emplea a la versin de dos entradas como un dispositivo vericador
72
ELECTRNICA DIGITAL
de desigualdad o un circuito de apareamiento, ya que Y = 1 solo

cuando A = B. Dada su versatilidad, es una prctica habitual incluirla en la unidad de clculo aritmtico dentro de las calculadoras
digitales.
Fig. 51: Compuerta XOR de dos entradas: (a) Circuito funcionalmente

equivalente. (b) Smbolo caracterstico y tabla de verdad.
La operacin XOR puede enunciarse diciendo que la salida es Y = 1

cuando las entradas A y B poseen estados diferentes (A = B), sin
importar cual de ellas es alta y cual es baja. Es decir, que para
que Y = 1, podra darse que A = 1 y B = 0; o bien, que A = 0 y
B = 1. El lgebra de Boole permite formular lo dicho con la expresin: Y = A B = A B + A B; la cual puede ejecutarse con el circuito
lgico integrado por dos compuertas AND, una compuerta OR, y dos
compuertas NOT, que se muestra en la Fig. 51(a). En general, para
simplicar su representacin en los planos electrnicos, se usa el
smbolo caracterstico mostrado en las Figs. 50(a) y 51(b).
Se destaca aqu que la notacin de Boole y el circuito lgico de
la Fig. 51, no son la nica alternativa disponible para ejecutar la
73
ELECTRNICA DIGITAL
funcin XOR con dos entradas. La misma tambin puede ser verbalmente expresada diciendo: Y = 1 cuando A = 1 B = 1, pero no simultneamente,
lo cual puede ser formulado mediante:

Y = (A + B) A B . Esta funcin alternativa puede ser ejecutada
por el circuito lgico representado en la Fig. 52. Observar que su
tabla de verdad tambin corresponde a la operacin booleana XOR
para dos entradas.
Fig. 52: Otro circuito lgico y tabla de verdad correspondientes a la operacin lgica XOR para dos entradas.
Otra alternativa que permite describir a la operacin XOR para dos

entradas es la siguiente: Si simultneamente ocurre que A = B = 0;
o bien, si A = B = 1 al mismo tiempo, entonces Y = 0. Esto puede
formularse como: Y = A B + A B. El circuito lgicoXVI que satisface
esta expresin y la tabla de verdad correspondiente, se muestran en
la Fig. 53.
XVI
Observar que los smbolos de las compuertas NOT fueron reemplazados por
circulitos inversores que desempean idntica funcin (la de invertir la seal
ingresante a su estado complementario).
74
ELECTRNICA DIGITAL
75
ELECTRNICA DIGITAL
Observar que se podra modicar el circuito lgico de la Fig. 53, para

que el mismo cumpla con la funcin de un detector de igualdad ;
es decir, que genere una salida Y = 1 cuando ambas entradas sean
A = B = 0; o bien, cuando se cumpla que A = B = 1. Dicha modicacin solo requiere reemplazar a la compuerta NOR por una OR, para
que la expresin booleana de la salida se convierta en: Y = AB+AB.
Si no se dispusiera de una compuerta OR, entonces se puede optar
por mantener a la compuerta NOR en su lugar, y conectarle a su
salida un inversor.
Otra variante que tambin satisface el comportamiento de una compuerta XOR de dos entradas, est dada por la expresin (23),

Y = (A + B) A + B
(23)
cuya realizacin circuital y tabla de verdad se brindan para su vericacin en la Fig. 54.
76
ELECTRNICA DIGITAL
Luego de haber apreciado varias veces la tabla de verdad perteneciente a una compuerta XOR de dos entradas, se est en condiciones de tambin reconocer a su modo de operacin como un circuito
inversor controlado por una entrada, la cual se puede denominar
entrada inhibidora, o simplemente, inhibidor. Esto signica que
si A es la entrada y B es el inhibidor, entonces de acuerdo a las
tablas de verdad de las Figs. 51, 52, 53, y 54, se tiene que Y = A
cuando B = 1; y por otro lado, Y = A cuando B = 0.
A continuacin, en la Fig. 55 se provee el smbolo caracterstico y
la tabla de verdad de una compuerta XOR de tres entradas. Dicha
tabla permite destacar la dependencia existente entre la cantidad
de entradas con el estado alto y el nivel resultante de la salida.
Observar que al existir una cantidad impar de entradas con el estado
alto la salida adopta el estado alto tambin (Y = 1); y por el
contrario, al existir una cantidad par de entradas con el estado alto
la salida adopta el estado bajo (Y = 0).
Fig. 55: Compuerta XOR de tres entradas: Smbolo caracterstico y tabla

de verdad.
En esta seccin se presentaron cuatro alternativas funcionalmente

equivalentes para realizar la operacin lgica XOR. El propsito de
77
ELECTRNICA DIGITAL
ello fue demostrar que existe cierta exibilidad a la hora de seleccionar una topologa de circuito que ejecute cierta operacin lgica; y
que en ltima instancia, seguramente el criterio de seleccin estar
sustentado sobre bases que impliquen un equilibrio entre factores
tales como conabilidad, complejidad, y costo de los diseos. En general, siempre existe una topologa que es ms ventajosa que otra(s)
a la hora de su implementacin prctica. Las distintas variantes se
pueden explorar a partir del poder de manipulacin de las expresiones lgicas que brindan el lgebra de Boole, y los teoremas de De
Morgan introducidos, respectivamente, en las pgs. 24 y 30 de este
documento.
Algebra Booleana Referida a la Compuerta XOR

Esta seccin presenta una serie de identidades lgicas aplicables a
la operacin OR EXCLUSIVA (XOR).
Expresiones Equivalentes
AB =AB+AB

A B = (A + B) A + B

A B = (A + B) A B
AB =AB+AB
Propiedades Aplicables
A (B C) = (A B) C
AB =BA
, (conmutativa)
A (B C) = A B A C
78
, (asociativa)
, (distributiva)
ELECTRNICA DIGITAL
Identidades Utiles
AA=0
AA=1
A1=A
A0=A
A+B =ABAB
A+B =AB
si
AB =0
Si A B = C, entonces A = B C, B = A C y A B C = 0.
A1 A2 An = 0 para un nmero par de variables con valor igual
a 1, y
A1 A2 An = 1 para un nmero impar de variables con valor
igual a 1.
Para contribuir al entendimiento del modo de operacin de la compuerta XOR, a continuacin se presentan tres ejemplos de aplicaciones prcticas vinculadas con sistemas elctricos de conmutacin y
proteccin.
Ejemplos de Aplicacin de la Compuerta XOR

Ejemplo 1. Una tpica aplicacin prctica de la funcin XOR a la
que recurren a menudo los tcnicos de instalaciones elctricas es el
circuito de conmutacin. El mismo permite habilitar e interrumpir el suministro de energa a cierto(s) sistema(s) desde dos o ms
sitios distantes. Para entender la forma en que este opera, la Fig. 56
muestra un circuito equivalente sencillo y la tabla de verdad correspondiente que tiene por misin encender una lmpara situada
en el medio de un pasillo largo, mediante dos interruptores ubicados
en los extremos opuestos del mismo.
Ejemplo 2. Otra posible aplicacin de la funcin XOR que sirve para
alimentar a uno de dos consumos (Y1 o Y2 ) se muestra en la Fig. 57.
Con este circuito se pretende impedir que ambos consumos se encuentren energizados en forma simultnea. Por esa razn, se imple79
ELECTRNICA DIGITAL
Fig. 56: Compuerta XOR de dos entradas: Circuito elctrico para el encendido de una lmpara desde dos sitios distantes y tabla de verdad.
mentan enclavamientos (bloqueos y/o habilitaciones automticas)

de modo que cuando el switch 1 alimenta a la carga Y1 (estando en la
posicin A), impide la alimentacin de la carga Y2 ver la Fig. 57(a);
y con el mismo criterio, cuando el switch 1 alimenta a la carga Y2
(estando en la posicin A), no permite la energizacin de la carga
Y1 ver la Fig. 57(b).
Dicho modo de operacin se puede formular con el lgebra de Boole,
diciendo que las cargas respondern a las siguientes condiciones:
Y1 = A B; o bien, Y2 = A B. Con lo cual, el funcionamiento conjunto
de ambas cargas se puede caracterizar con la adicin disyuntiva, a
la cual le corresponde la expresin de la compuerta XOR: AB +AB.
Ejemplo 3. Una central nuclear cuenta con un sistema de proteccin redundante para mejorar la conabilidad y la continuidad de
servicio ofrecida por un generador elctrico. En la medida en que
ambos sistemas de proteccin funcionan correctamente, las seales
de salida que emiten los mismos son idnticas; y por el contrario,
cuando alguno de ellos presenta un desperfecto, las salidas resultantes adoptan niveles opuestos.
Requisito. Con estos datos, disear mediante el empleo de una compuerta XOR, un circuito lgico que sea capaz de detectar el mal funcionamiento de uno de los sistemas de proteccin.
Solucin. Mediante el circuito mostrado en la Fig. 58, es posible
80
ELECTRNICA DIGITAL
Fig. 57: Circuito de conmutacin empleando una compuerta XOR para la

energizacin exclusiva de una carga por vez.
Caso (a): Y1 = ON , Y2 = OF F .
Caso (b): Y1 = OF F , Y2 = ON .
Casos prohibidos: 1) Y1 = Y2 = ON , y 2) Y1 = Y2 = OF F .
81
COMPUERTA NOR EXCLUSIVA (XNOR)
ELECTRNICA DIGITAL
detectar la existencia de seales de salida con niveles diferentes. En

ese caso, la compuerta XOR genera una seal alta que sirve para
indicar mediante el encendido de un diodo luminoso (LED) la
aparicin de una falla en un sistema de proteccin, con lo cual ya
no se cuenta con la condicin de redundancia de la proteccin.
Pregunta. En qu condiciones operativas de ambos sistemas de
proteccin, esta estrategia dejar de indicar una falla? Justicar la
respuesta.
Fig. 58: Aplicacin de una compuerta XOR: Circuito detector de falla aplicado a sistemas de proteccin pertenecientes a un generador elctrico.
A continuacin, se presenta otro tipo de compuerta que puede derivarse a partir de una XOR, y que recibe la denominacin de compuerta XNOR.
Compuerta NOR Exclusiva (XNOR)

Esta compuerta se puede obtener a partir de la conexin en cascada
(serie) de una compuerta OR EXCLUSIVA y un inversor, tal como lo
82
ELECTRNICA DIGITAL
muestra la Fig. 59(a), donde puede apreciarse su conformacin con

los dos componentes mencionados. Su smbolo y expresin booleana
caracterstica para el caso de dos entradas se provee en la Fig. 59(b).
Fig. 59: Compuerta XNOR de dos entradas: (a) Obtencin a partir de una
compuerta XOR y un inversor. (b) Smbolo caracterstico.
Como se explic en la seccin anterior (pg. 72), a la salida de la

compuerta OR EXCLUSIVA (XOR) de dos entradas se obtiene una seal que se caracteriza con la expresin booleana: Y = A B, y luego
de invertir la misma, se genera la salida de la compuerta NOR EXCLUSIVA (XNOR), a la cual le corresponde la notacin de Boole siguiente: Y = A B. Los smbolos y tablas de verdad correspondientes a compuertas XNOR de dos y tres entradas se presentan en las
Figs. 60(a) y 60(b), respectivamente. Es oportuno destacar aqu que
para el caso de tresXVII entradas, la salida de la compuerta XNOR
es baja siempre que la cantidad de entradas en estado alto sea
impar; o lo que es lo mismo decir: la salida de la compuerta XNOR
es alta siempre que la cantidad de entradas en estado bajo sea
impar.
XVII
Lo mismo se cumple para una cantidad impar de entradas que sea superior a
tres; es decir, cinco, siete, nueve, once, etc.
83
ELECTRNICA DIGITAL
Fig. 60: Smbolo caracterstico y tabla de verdad de: (a) Compuerta XNOR
de dos entradas. (b) Compuerta XNOR de tres entradas.
84
ELECTRNICA DIGITAL
Ejemplos de Aplicacin de la Compuerta XNOR

Ejercicio a Resolver: Considerando los trenes de pulsos ingresados
a la compuerta XNOR de dos entradas que se muestra en la Fig. 61:
Cul es el tren de pulsos resultante en la salida Y?
Fig. 61: Respuesta de una compuerta XNOR ante un tren de pulsos (a

completar).
Pregunta: Hacer uso de los teoremas de De Morgan y confeccionar

la tabla de verdad para corroborar la validez de la igualdad (24),
aplicable a la funcin lgica XNOR.
AB =AB+AB
(24)
En esta seccin se ha mencionado que es posible emplear un inversor para modicar una compuerta XOR y transformarla en una
XNOR. Este criterio se puede extender a otras funciones y compuertas lgicas, tal como se detalla continuacin.
85
CONVERSIN CON INVERSORES
ELECTRNICA DIGITAL
Empleo de Inversores para la Conversin de

Funciones Lgicas
En ciertas ocasiones, al disear circuitos lgicos y no disponer de la

compuerta apropiada, se puede transformar a otra de distinto tipo
para que ejecute la operacin lgica requerida. Segn las necesidades, esto se puede lograr fcilmente mediante el empleo de inversores conectados en las entradas y/o salida de la compuerta que se
desea convertir.
De acuerdo a lo expuesto anteriormente en este documento, se sabe
que al conectar un inversor a la salida de una compuerta AND da como resultado una compuerta NAND. Otra conversin de una funcin
lgica se logra al conectar un inversor a la salida de una compuerta
OR, lo que da origen a una compuerta NOR. A continuacin, estas
conversiones y un par ms que se logran al conectar un inversor
a la salida, se presentan en forma esquemtica en la Fig. 62.
Ms adelante, la Fig. 63 muestra cuatro conversiones posibles que
se logran al conectar inversores en las entradas de las compuertas
all representadas. Observar que mediante los teoremas de De Morgan, presentados en la pg. 30, es posible constatar la validez de las
funciones lgicas resultantes.
Por ltimo, la Fig. 64 muestra las funciones lgicas que se pueden
obtener al invertir simultneamente las entradas y la salida de las
compuertas OR, AND, NOR, y NAND. Nuevamente, queda librado al
lector corroborar la validez de las conversiones esquematizadas mediante los teoremas de De Morgan, presentados en la pg. 30. En
general, estos ltimos tipos de conversiones se tratan de evitar en
la prctica, puesto que se requiere una gran cantidad de inversores, y dicha cantidad es an mayor en aquellos casos en los que se
administran ms de dos terminales de entrada por compuerta.
Habitualmente, la tendencia natural que todo diseador experimentado sigue es la de simplicar al mximo posible los circuitos y sistemas lgicos que se le solicitan. Para ello, en muchas ocasiones
recurren a las estrategias de interconexin que se detallan a continuacin.
86
ELECTRNICA DIGITAL
Fig. 62: Conversin de compuertas mediante inversin de la salida.
87
ELECTRNICA DIGITAL
Fig. 63: Conversin de compuertas mediante inversin de las entradas.
88
ELECTRNICA DIGITAL
Fig. 64: Conversin de compuertas mediante inversin de las entradas y

la salida.
89
FUNCIONES LGICAS SIMPLIFICADAS
ELECTRNICA DIGITAL
Simplicacin de las Funciones Lgicas

Se acepta casi universalmente que en total existen ocho tipos diferentes de funciones (o compuertas) lgicas, con las cuales se pueden construir todos los sistemas digitales concebibles en la actualidad. Dichas funciones han sido presentadas en este documento con
las siguientes denominaciones: buffer, NOT, AND, NAND, OR, NOR,
XOR y XNOR.
Pero tambin, se deben tener en cuenta los argumentos esgrimidos
por aquellos que dicen que en realidad, el nmero total de funciones
lgicas diferentes son siete, puesto que se puede obtener un buffer
mediante la conexin en cascada (conexin serie) de dos inversores
(compuertas NOT), tal como se muestra en la Fig. 21. Ahora bien,
si se decide proseguir con la idea de simplicar, o de reducir, el
nmero de compuertas lgicas necesarias para disear el circuito
lgico deseado, tarde o temprano se arribar a la conclusin de que
es posible obtener todas las funciones lgicas mencionadas en este
documento, empleando una o ms compuertas NAND; o bien, una o
ms compuertas NOR.
Para brindar ejemplos, la Fig. 65 muestra que al unir las dos entradas de una compuerta NAND se obtiene una compuerta NOT. Algo
similar se observa en la Fig. 66, en la cual se han conectado juntas
las dos entradas de una compuerta NOR; de este modo, la misma
tambin pasa a comportarse como una compuerta NOT. Adems,
luego de haber analizado a la compuerta NAND, se sabe que la misma se obtiene luego de invertir la salida de una compuerta AND;
por consiguiente, si se procede a invertir la salida de una compuerta NAND se obtendr una compuerta AND, tal como lo muestra la
Fig. 67, en la cual el inversor fue generado con una compuerta NAND
con sus dos entradas unidas entre s. En conclusin, la Fig. 67 exhibe la implementacin de una compuerta AND a partir de la conexin
en cascada de dos compuertas NAND.
Ejercicios de Simplicacin
Para comprobar la utilidad prctica de la simplicacin de circuitos
lgicos, se deja al lector la labor de demostrar, mediante tablas de
verdad, la equivalencia funcional entre las cuatro topologas mostra90
ELECTRNICA DIGITAL
Fig. 65: Conexin de una compuerta NAND de dos entradas para que funcione como una compuerta NOT.
91
ELECTRNICA DIGITAL
Fig. 66: Conexin de una compuerta NOR de dos entradas para que funcione como una compuerta NOT.
92
ELECTRNICA DIGITAL
Fig. 67: Conexin en serie de dos compuertas NAND para obtener una
compuerta AND.
93
ELECTRNICA DIGITAL
das en la Fig. 68 con el buffer presentado en la Fig. 15. Lo mismo

puede efectuarse con la Fig. 69, en la que se observa que la equivalencia (a) con la compuerta OR puede deducirse a partir de la expresin (11) en la pg. 30, y que la equivalencia (b) con la compuerta
AND puede deducirse a partir de su expresin booleana, a la cual se
le puede sumar un trmino con valor cero (A A = 0, ver la penltima
la de la Tabla 2 en la pg. 39) sin alterar su validez, tal como lo
indica la siguiente formulacin:
=0

Y =A
B = A A + A
B = A A + B

AND
(25)
AND
Fig. 68: Cuatro circuitos lgicos funcionalmente equivalentes a un buffer.
Los ocho tipos de compuertas presentadas en este documento se

pueden encontrar en el mercado en forma empaquetada o encapsulada, dentro de una estructura que normalmente se conoce como
microchip o circuito integrado; la cual se describe y exhibe en la
siguiente seccin.
94
ELECTRNICA DIGITAL
ENCAPSULADO Y PINES
Fig. 69: Ejemplos de equivalencia funcional: (a) Compuerta OR. (b) Compuerta AND.
Encapsulado y Asignacin de Pines

Los circuitos integrados (CIs) que contienen a las compuertas lgicas descriptas en este documento se clasican segn la forma en que
son montados en una plaqueta de circuito impreso. Los CIs pueden
ser del tipo montado a travs de oricios, o montado en la supercie. El microchip que se muestra en la Fig. 70(a) es del primer tipo,
y posee un encapsulado dual en lnea a travs de oricio. Sus terminales se introducen a travs de los oricios de una plaqueta y se
sueldan en la cara opuesta.
Los microchips diseados para montaje en supercie, ver la
Fig. 70(b), no requieren oricios en el circuito impreso y ofrecen una
alternativa para ahorrar espacio. Los terminales con forma de ala de
gaviota se sueldan directamente a los lamentos de cobre adheridos
a una cara de la placa, dejando la otra cara libre para interconectar
los componentes de circuitos adicionales.
En general, a igualdad de pines de conexin, el encapsulado para
montaje en supercie es ms pequeo que el diseado para montaje a travs de oricios, puesto que el primero presenta los pines
agrupados ms prximos entre s. Como la Fig. 70 lo muestra, en
ambos tipos de encapsulado, el terminal nmero uno es identicado
empleando un circulito o marca, que aparece en la parte superior
del encapsulado.
95
ENCAPSULADO Y PINES
ELECTRNICA DIGITAL
Fig. 70: Encapsulado de microchips: (a) Dual en lnea para montaje a travs de oricios en plaqueta. (b) Para montaje en supercie de plaqueta.
96
ELECTRNICA DIGITAL
ENCAPSULADO Y PINES
Ms detalles de la forma en que se numeran los terminales se proveen en la Fig. 71, en ella puede verse la ubicacin diametralmente
opuesta de los terminales (7 y 14) encargados de la alimentacin del
chip, y de la muesca que permite dar un cierto orden en la numeracin identicatoria de los terminales.
Fig. 71: Disposicin de pines (terminales) en microchips.
A continuacin, como informacin general, las Figs. 72, 73, y 74

muestran el alojamiento de compuertas dentro de los encapsulados,
y la asignacin de nmeros de pin que es caracterstica en la familia 74 de circuitos lgicos TTL-compatiblesXVIII . Segn sea el nivel o
la escala de integracin empleada, es posible acomodar una mayor
o menor cantidad de componentes dentro de los microchips. El auge
que alcanz la integracin se debe a la miniaturizacin de componentes y sistemas electrnicos que promovi, la cual es sinnimo de
modernizacin y reduccin del consumo energtico.
Debido a que los capacitores e inductores de gran valor, y con un
alto factor de mrito (Q), necesitan un considerable volumen para
almacenar energa, la integracin de los sistemas lineales se ha visto
XVIII
El
concepto
de
compatibilidad
implica
que
la
familia
lgica:
(i)
est
diseada
para
ser
alimentada
por
una
fuente de 5Vdc ; (ii) provee un margen de ruido de 1Vdc o ms;
(iii) presenta una disipacin de potencia que es relativamente insensible
a la frecuencia de operacin; (iv) garantiza los tiempos de conmutacin
especicados a plena carga; y (v) interacta sin conictos con la mayora de las tecnologas, tales como la DTL (Diode-Transistor Logic: Lgica
Diodo-Transistor), MOS, y CMOS.
97
ENCAPSULADO Y PINES
ELECTRNICA DIGITAL
ms limitada que para los sistemas puramente digitales, que s son

ms propicios para lograr las mayores escalas de integracin.
Escalas de Integracin
Desde el advenimiento de la era electrnica, en forma permanente se
ha buscado incrementar la densidad de los componentes encerrados
en un microchip. Esto ha dado como resultado una miniaturizacin
de los circuitos y dispositivos que los contienen, y ha inuido sobre
las siguientes cuestiones:
6 CONSTRUCCION
SIMPLIFICADA : Incorporacin de una mayor

cantidad de funciones lgicas en un mismo microchip, lo cual
simplica la construccin de todo el sistema involucrado.
6 MENOS INTERCONEXIONES: Reduccin de la cantidad de unio-
nes soldadas, menor longitud de lamentos de cobre adheridos

a plaquetas de circuito impreso, y menor requerimiento de conectores.
6 MENOR CONSUMO DE POTENCIA Y GENERACION DE CALOR: Si
bien esto es una virtud importante en los circuitos electrnicos, tener en cuenta que una mayor densidad de componentes
puede estar asociada con una mayor densidad de potencia y
calor.
Para brindar una idea somera de la potencia administrada por
ciertas familias de CIs, se destaca que el consumo por compuerta diseada con la tecnologa TTL estndar ronda los
10 mW, mientras que en el caso de la familia TTL de baja potencia se reduce hasta 1 mW.
Entre las familias con menor consumo se encuentra la CMOS.
Dicha cualidad es aprovechada en dispositivos electrnicos
compactos y porttiles alimentados por bateras; tales como celulares, ebooks, juguetes, radios, transmisores-receptores inalmbricos, laptops, netbooks, etc.
6 MENOR COSTO: Cuando se desea comparar el costo de micro-
chips con distintos niveles de integracin, al precio de compra

de los mismos se le debe agregar el costo jo inevitable que
resulta de controlar su normal funcionamiento, su insercin y
soldado en la plaqueta; adems de los gastos correspondientes
98
ELECTRNICA DIGITAL
ENCAPSULADO Y PINES
Fig. 72: Alojamiento de compuertas en microchips.
99
ENCAPSULADO Y PINES
ELECTRNICA DIGITAL
Fig. 73: Alojamiento de compuertas en microchips (continuacin).
100
ELECTRNICA DIGITAL
ENCAPSULADO Y PINES
Fig. 74: Alojamiento de compuertas en microchips (continuacin).
a fuentes de alimentacin, plaquetas de circuito impreso, conectores, gabinetes, y otros componentes.

En general, luego de hacer esto se concluye que los mayores
niveles de integracin brindan las soluciones ms econmicas,
incluso cuando el precio de los CIs es ms alto.
6 DISEO, DEPURACION, Y MANTENIMIENTO MAS EFICIENTE: Pa-
ra simplicar la depuracin y el mantenimiento de circuitos

electrnicos, mayores escalas de integracin incluyen ms subsistemas funcionales. Por ello, al optar por sistemas altamente integrados y con un inherente fraccionamiento funcional, se
pueden lograr diseos mucho ms sencillos y en menor tiempo.
6 MEJORA DE LA CONFIABILIDAD: Generalmente, una reduccin
en la longitud de las interconexiones mejora la conabilidad

del sistema al dilatar el tiempo medio que transcurre hasta la
aparicin de una falla.
Por ltimo, para tener una idea de la complejidad y la cantidad de

componentes que pueden hallarse dentro de un CI, existe una clasicacin que se establece de acuerdo a las caractersticas que se
mencionan ms abajo. Adems, en la pg. 178 del Apndice A se
ampla dicha clasicacin y se efecta una breve resea histrica de
la integracin de componentes electrnicos en microchips.
6 ESCALA DE INTEGRACION PEQUEA (SSI)

XIX
SSI: Small-scale integration.
101
XIX
: Incluye a los CIs
ENCAPSULADO Y PINES
ELECTRNICA DIGITAL
que contienen en un mismo chip hasta 10 circuitos de compuertas lgicas equivalentesXX . En esta clasicacin se encuentran las compuertas bsicas y los FFs.
6 ESCALA DE INTEGRACION MEDIANA (MSI)
XXI
: Abarca a los CIs
que contienen en un mismo chip entre 10 y 100 compuertas lgicas. A esta categora pertenecen dispositivos tales como: multiplexores, circuitos aritmticos, pequeas memorias de estado
slido, contadores, registros, codicadores, decodicadores, y
otros.
6 ESCALA DE INTEGRACION GRANDE (LSI)
XXII
: Esta clasicacin
involucra a los CIs que contienen, en un mismo chip, entre 100
y 10.000 circuitos de compuertas lgicas equivalentes, incluyendo a las memorias de estado slido.
6 ESCALA DE INTEGRACION MUY GRANDE (VLSI)
XXIII
: Dentro de
esta clasicacin se encuentran los CIs que concentran entre
10.000 y 100.000 circuitos de compuertas lgicas equivalentes
en un nico chip.
6 ESCALA DE INTEGRACION ULTRA GRANDE (ULSI)
XXIV
: Incluye a
memorias muy grandes; como por ejemplo, potentes microprocesadores de ordenadores. A esta clasicacin pertenecen los
chips que contienen ms de 100.000 compuertas lgicas equivalentes.
6 ESCALA DE INTEGRACION DE OBLEA (WSI)
XXV
: Constituye un
nuevo concepto terico de fabricacin de super chips mediante
el empleo de una obleaXXVI entera de silicio. De esta forma, al
combinar una oblea de gran tamao con un encapsulado pequeo, se logra un nivel de integracin muy grande.
XX
La frase circuitos de compuertas lgicas equivalentes hace referencia a compuertas lgicas, o a circuitera de similar complejidad.
XXI
MSI: Medium-scale integration.
XXII
LSI: Large-scale integration.
XXIII
VLSI: Very-large-scale integration.
XXIV
Ultra-large-scale integration.
XXV
WSI: Wafer-scale integration.
XXVI
Las obleas se obtienen a partir de un largo cilindro de cristal de silicio, con
un dimetro aproximado de 300 mm. Dicho cilindro se corta en rebanadas
para producir una gran cantidad de obleas con forma de disco; que posteriormente, son limpiados y pulidos como paso previo al proceso de fabricacin del
microchip.
102
ELECTRNICA DIGITAL
ENCAPSULADO Y PINES
Si bien, esta nueva losofa de diseo apunta a lograr una

dramtica reduccin de costos en sistemas tales como super
computadoras que operan en paralelo para el procesamiento
masivo de datos, an no ha podido implementarse en forma
prctica debido a los mltiples inconvenientes asociados con la
misma.
6 SISTEMA EN UN CHIP (SOC O SOC)
XXVII
: Al aplicar esta losofa
de diseo, todos los componentes que se necesitan para fabricar una computadora digital, u otro sistema, se incorporan en
un nico microchip.
Implementar esto presenta ciertas dicultades tcnicas y eleva
los costos del proceso. Adems, la fabricacin de componentes
de diferente tipo en un nico sustrato de silicio puede degradar
la eciencia operativa de algunos componentes.
Lo atractivo de este concepto de diseo radica en que las mencionadas dicultades son contrarrestadas por los menores costos de fabricacin y ensamblado, y por la menor demanda de
potencia elctrica. Dicha reduccin en el consumo de potencia se debe a que los enlaces de transmisin de seales entre
componentes son extremadamente cortos, por encontrarse todos los componentes connados en un pequeo monobloque de
material semiconductor.
6 CIRCUITO
INTEGRADO TRIDIMENSIONAL (3D-IC) XXVIII : Los CIs

tridimensionales contienen, segn su nivel de complejidad, dos
o ms capas o estratos de componentes electrnicos activos,
los cuales estn integrados vertical y horizontalmente dentro
de un nico microchip. Las interconexiones se efectan entre
las capas (que se sitan muy prximas entre s) de un mismo
chip.
Con esta disposicin de componentes, se logra un menor consumo de energa que en el caso de circuitos electrnicos equivalentes alojados en forma separada; y adems, el buen criterio de emplear conductores verticales muy cortos, contribuye
a reducir el largo total de las interconexiones, y a aumentar la
velocidad de operacin.
XXVII
XXVIII
SoC: System on a chip.

3D-IC: Three-dimensional integrated circuit.
103
RESUMEN DE COMPUERTAS
ELECTRNICA DIGITAL
Resumen de Compuertas Lgicas

A modo de resumen, la Fig. 75 presenta los smbolos caractersticos
de los tipos de compuertas lgicas analizadas en este documento.
Estos smbolos son los ms frecuentemente utilizados en la bibliografa tcnica de divulgacin general. Adems, en la misma gura se
exponen en forma compacta sus correspondientes tablas de verdad
para casos de hasta dos seales de entrada, con la excepcin del
inversor (NOT) y del buffer que solo poseen una entrada.
Luego de haber analizado todos los tipos de compuertas expuestos
en este documento, el lector est en condiciones de saber que las
mismas pertenecen a la clasicacin de los circuitos lgicos combinacionales (o combinatorios). Como se explic antes, en este tipo de
circuitos, los valores lgicos de sus salidas estn directamente vinculados con la combinacin de los valores actuales de sus entradas.
Cuando se requiere el almacenamiento de datos o informacin, se
debe recurrir a otro tipo de circuitos digitales, que son conocidos
como circuitos lgicos secuenciales. En general, estos circuitos se
construyen empleando bloques bsicos denominados ip-ops
(FFs) los cuales se analizarn en la prxima seccin y, usualmente, explotan alguno de los dos enfoques o criterios tcnicos siguientes:
6 RETROALIMENTACION POSITIVA: La apropiada adaptacin y uso
de esta tcnica, permite obtener un circuito que ofrece en su

salida uno de dos estados lgicos estables. Dando origen as
a un circuito biestable (ver la pg. 181 del Apndice A) que
puede almacenar un bit de informacin; y como dicho circuito
puede permanecer por tiempo indenido en cualquiera de los
dos estados, el mismo pertenece a la categora de los circuitos
lgicos secuenciales estticos.
6 ALMACENAMIENTO DE CARGAS ELECTRICAS: Esta estrategia permite dotar de memoria a un circuito digital mediante el almacenamiento de cargas elctricas por parte de un capacitor. Cuando el mismo est cargado, se asume que el circuito almacena
un 1; y cuando est descargado, se considera que almacena
un 0.
Dado que la inevitable fuga de cargas hace, en ltima instancia,
104
ELECTRNICA DIGITAL
RESUMEN DE COMPUERTAS
Fig. 75: Smbolos caractersticos y tablas de verdad de compuertas lgicas.
105
UNIDAD ELEMENTAL DE MEMORIA
ELECTRNICA DIGITAL
descargar por completo al capacitor; este tipo de memorias necesita la recarga peridica del capacitor, a travs de un proceso
conocido como refresco o actualizacin. Por ello, al requerir
refresco, las memorias basadas en el almacenamiento (o acumulacin) de cargas son conocidas como memorias dinmicas;
y los circuitos secuenciales que ellas integran, son llamados
circuitos secuenciales dinmicos.
Unidad Elemental de Memoria

El dispositivo ms sencillo de memoria se puede construir con el empleo de dos inversores lgicos, interconectados en forma cruzada, tal
como lo muestra la Fig. 76. A esta conguracin, en la que los inversores forman un lazo de retroalimentacin positiva, se la denomina
cerrojoXXIX .
Fig. 76: Representacin esquemtica de un cerrojo elemental.
Para poder comprender el principio de operacin de este circuito, se

procede a interrumpir el lazo de retroalimentacin entre la entrada del inversor NOT 1 y la salida del inversor NOT 2 (es decir; la
XXIX
El trmino cerrojo (latch en idioma ingls), normalmente est vinculado

con un dispositivo para la apertura o cierre de una puerta, y proviene del
antiguo trmino en idioma ingls lacchen,que signica to seize; es decir:
asir, agarrar, sujetar, o atar.
106
ELECTRNICA DIGITAL
conexin entre A y Z), y se suministra la seal vA a la entrada del

inversor NOT 1; tal como lo muestra la Fig. 77. Con este procedimiento, es posible trazar la curva caracterstica de transferencia de
voltaje del cerrojo que se exhibe en la Fig. 78 (en la cual se destacan
un estado lgico inestable B y dos estados lgicos estables A y C),
y determinar la relacin de voltajes de los dos inversores conectados
en cascada (serie), que es la siguiente:
Fig. 77: Representacin esquemtica de un cerrojo elemental, con el lazo

de retroalimentacin abierto.
G = G 1 G2 =
y como vY = vB , resulta que G =
Nota:
v Y vZ
,
vA vB
v
Y

vZ
vZ
=
.
vA
v
v
A
B

Se destaca que la ganancia que es la relacin entre el voltaje
Vout
de salida y el voltaje de entrada: G =
de cada inversor
Vin
vY
vZ
y G2 =
;y
(NOT 1 y NOT 2) es, respectivamente, G1 =
vA
vB
se asume que el inversor NOT 1 posee una gran impedancia,
por lo que la apertura del lazo de retroalimentacin descripta
no modica la curva caracterstica del voltaje de transferencia:
vZ = f (vA ), mostrada en la Fig. 78.
Al observar en forma detenida la curva de transferencia de la Fig. 78,

se aprecia que consiste en tres segmentos; y que el segmento medio,
107
ELECTRNICA DIGITAL
Fig. 78: Caracterstica de transferencia de voltaje del cerrojo elemental.
que contiene al punto B, caracteriza a la zona de transicin de estado de los inversores. La lnea recta de trazos (con pendiente igual
a 1) que pasa por los puntos A, B, y C corresponde a la condicin
vZ = vA , que se tena antes de interrumpir el lazo de retroalimentacin entre las lneas A y Z del circuito de la Fig. 76.
Dado que la recta de trazos cruza a la curva de transferencia en los
puntos A, B, y C; cualquiera de esos tres puntos pueden caracterizar a la condicin operativa del cerrojo. Con la salvedad indicada
en la Fig. 78 de que los puntos A y C son puntos de operacin
estable, puesto que el cerrojo puede trabajar por tiempo ilimitado en
esas condiciones; y que el punto B caracteriza a una condicin de
operacin inestable, en la cual el cerrojo no puede trabajar.
El motivo por el cual el cerrojo presenta un modo de operacin inestable en el punto B, es que no se puede garantizar el mantenimiento
de sus parmetros correspondientes, cuando se produce la aparicin
de alguna perturbacin en forma de ruido elctrico. Por ejemplo: Al
suministrar la seal vA al cerrojo y aparecer una pequea perturbacin (|vA | << |vA |), el voltaje resultante ser inicialmente magnicado por el inversor NOT 1 hasta alcanzar el valor vY = G1 (vA + vA );
108
ELECTRNICA DIGITAL
y posteriormente, ser amplicado por el inversor NOT 2 para elevar

su valor hasta vZ = G1 G2 (vA + vA ).
As, se observa que el voltaje vZ resultante depende del valor de tensin suministrado al cerrojo (vA + vA ) y de la ganancia (G = G1 G2 )
del mismo al operar en el punto B de la Fig. 78. En la prctica,
dicha ganancia G es mucho mayor que 1, puesto que el voltaje vZ
se retroalimenta a la entrada del inversor NOT 1, para volver a ser
amplicado por ambos inversores.
Este es un proceso regenerativo que promueve un incremento continuo del punto operativo desde B hacia C, si vA > 0; y desde B
hacia A, si vA < 0. Observar que la ganancia del lazo conformado
por el cerrojo en los puntos operativos A y C es prcticamente cero (es decir, la pendiente de la curva de transferencia de la Fig. 78
es muy prxima a cero, o es casi horizontal), lo cual indica que en
los mismos no existe regeneracin. Para que exista regeneracin es
necesario que la ganancia del lazo (o la pendiente de la curva de
transferencia de voltaje) sea mayor que 1, como ocurre en el punto B.
Todo el anlisis efectuado hasta aqu ha permitido conrmar que
el cerrojo presenta un punto operativo inestable (B); y dos puntos
operativos estables (A y C). Segn lo muestra la Fig. 78, en el punto A se cumple que vA y vZ son voltajes bajos y vB es alto, y en el
punto C se observa lo opuesto; es decir, vA y vZ son voltajes altos
y vB es bajo.
A continuacin, la Fig. 79 muestra que dada la forma de interconectar los inversores en cualquiera de los dos estados operativos
estables representados [(a) o (b)], la salida Y es el complemento lgico de la salida Z, y viceversa. Por ello se dice que el cerrojo es un
circuito biestable con dos salidas complementarias. Lo que dene
en cual de sus dos estados estables opera, es el nivel de excitacin
externa provisto a sus terminales de entrada; y adems, si se decide
en forma arbitraria vincular al estado lgico 1 con los voltajes vY alto y vZ bajo; entonces, el estado lgico complementario 0 deber
ser asociado con los voltajes vY bajo y vZ alto.
Esta cualidad del cerrojo para poder permanecer por tiempo ilimitado en uno de sus dos estados estables, hace que acte como una
memoria esttica (porque no permite actualizacin) que recuerda los
parmetros de excitacin que se le proveyeron antes, y que tiene una
109
FLIP-FLOPS
ELECTRNICA DIGITAL
capacidad de almacenamiento de informacin de un bit.

El paso siguiente es tomar como base al cerrojo para construir un
dispositivo que, a voluntad del diseador, pueda cambiar o actualizar el estado lgico de sus salidas. Para cumplir con ese objetivo
se requiere agregar un circuito de disparo, que junto con el cerrojo
constituyen un ip-op (FF).
Flip-Flops (FFs)
En este tipo de circuitos lgicos, el valor o estado que adopta la salida no solo depende del estado actual de sus entradas, sino que tambin depende del estado que esas entradas tenan previamente. Por
lo tanto, puede decirse que el estado de la salida est ntimamente
vinculado con la secuencia de valores adoptados por la entrada.
Puesto que toda funcin o dispositivo secuencial, recuerda los valores de entrada previos, a estos dispositivos se los conoce como
elementos de memoria. Otras denominaciones alternativas que se
les asigna a los FFs son cerrojo, multivibradores biestables, o
multivibradores binarios. En este documento se emplear el trmino ip-op (FF), y se explicar como se los puede construir con el
empleo de compuertas lgicas NAND o NOR.
Segn sea el modo en que se los interconecte, los FFs pueden desempear mltiples funciones. Adems, dado que un nico FF es una
unidad elemental de memoria, este puede ser empleado para almacenar un dgito binario (llamado un bit); y consecuentemente, n FFs
pueden almacenar una palabra de n bits. Una estructura circuital
de este tipo que no ser abordada en este documento se conoce
con el nombre de REGISTRO. Entre las aplicaciones prcticas y ms
frecuentes que se les da a los FFs se destacan las de generar y contar
pulsos, y seguir secuencias de acciones o eventos lgicos.
Flip-Flop RS (FF-RS)
Una de las funciones secuenciales ms sencillas la ejecuta el ip-op
set/reset (FF-RS). El mismo puede construirse empleando dos compuertas NOR, tal como se muestra en la la Fig. 80(a), o empleando
110
ELECTRNICA DIGITAL
FLIP-FLOPS
Fig. 79: Salidas complementarias del cerrojo elemental.
111
FLIP-FLOPS
ELECTRNICA DIGITAL
dos compuertas NAND, segn se muestra en la Fig. 89. Como puede verse en ambas guras, las compuertas estn conectadas en una
conguracin espalda con espalda, donde una entrada de cada
compuerta est alimentada desde la salida de la otra compuerta; y
la otra entrada de cada compuerta, en conjunto, sirven como las entradas de disparo del FF-RS.
Tambin se puede recurrir a otra alternativa ms sencilla y econmica para obtener la funcin lgica desempeada por el FF-RS, la
cual es directamente comprarlo en la forma de circuito integrado.
Este cerrojo bsico opera en forma asncrona, tal como lo hacen
las compuertas lgicas descriptas en este documento; es decir, el
ritmo de su respuesta no est comandado por un reloj u otro dispositivo generador de pulsos secuenciales y sincronizados que le agregan temporizacin al circuito. Por ello, cuando se activa una de sus
entradas, las salidas alcanzan en forma inmediata sus estados correspondientes.
Fig. 80: Representacin esquemtica de un ip-op RS, construido con

dos compuertas NOR.
Con la implementacin mediante compuertas NOR, ambas entradas

(set y reset ) estn activas en alta, tal como se puede deducir por
la ausencia de circulitos inversores en ambas entradas del smbolo
rectangular de la Fig. 80(b). Los nombres asignados a las entradas
indican el efecto que las mismas tienen sobre la salida Q. Es decir,
cuando la entrada set est activa (estado lgico 1), la salida Q se
setea (establece) en el valor 1, y cuando la entrada reset est activa (estado lgico 1), la salida Q se resetea (restablece) en el valor
112
ELECTRNICA DIGITAL
FLIP-FLOPS
0. Empleando notacin matemtica, esto se puede expresar de la

siguiente forma:
set = 1 Q = 1
reset = 1 Q = 0
(seteo)
(borrado)
Comnmente, a la salida ms utilizada se le asigna la letra Q y se la

conoce como la salida verdadera o normal ; a la otra se la identica con el rtulo Q y, al ser el complemento de la Q, se la denomina
salida complementaria. En el modo de operacin de cerrojo del
FF-RS, la salida Q es la inversa (o el complemento) de la salida Q.
Dicha complementacin puede apreciarse en la Fig. 80(b), con la
presencia del circulito inversor en la salida Q. La nica circunstancia en la cual Q NO es el complemento de Q se presenta cuando
ambas entradas, set y reset, estn simultneamente activas (o altas), lo cual es una condicin de operacin inestable; y en general
prohibida, como se explicar ms adelante.
Las variables Qf y Qf en la tabla de verdad de la Fig. 81 (y subsiguientes), indican que los valores en esas columnas son los estados
lgicos futuros de las salidas. Por otro lado, las variables Qa y Qa
en la tabla, identican a los estados lgicos actuales de las salidas. En consecuencia, la primera la de la tabla indica que cuando
ambas entradas, set y reset, estn en el estado 0 (o inactivo), los
valores futuros de las salidas (Qf y Qf ) son, respectivamente, iguales
a los valores actuales (Qa y Qa ). Esta es la condicin de inhabilitacin, o mantenimiento, del FF-RS; en ella las salidas permanecen
con el mismo estado que tenan antes de estar inhabilitadas.
Esto caracteriza al FF-RS como una memoria digital que recuerda
los valores previos de las entradas. El secreto para lograr esta accin es bien conocido por los tcnicos e ingenieros que trabajan con
los sistemas de control, y se llama tcnica de retroalimentacin;
la cual consiste en utilizar la salida de un circuito o sistema, para
reingresarla al mismo como una entrada, y as conformar para esa
seal un lazo cerrado.
A continuacin, se procede a analizar la operacin del FF-RS cuando
se conmuta la entrada reset desde el estado inactivo (0) al activo (1).
Pero antes de comenzar con dicho anlisis, es necesario recordar lo
siguiente:
113
FLIP-FLOPS
ELECTRNICA DIGITAL
6 Basta con que al menos una de las entradas de una compuerta

NOR sea igual a 1 para que su salida tome el estado 0; y que
6 solo cuando todas sus entradas son iguales a 0, la salida adopta

el valor lgico 1.
Estas declaraciones se pueden conrmar con la ayuda de la tabla de

verdad de la Fig. 44, en la pg. 67.
Activacin del Reset

Para comenzar, se asume, tal como lo muestra la Fig. 81, que ambas
entradas, set y reset, estn en los estados inactivos (0), y que una
secuencia previa de entradas dej al FF-RS en su condicin de seteo;
es decir: Q = 1 y Q = 0.
Fig. 81: Flip-op RS: Activacin del reset [el set permanece inactivo (0)].
Cuando la entrada reset conmuta al estado activo (reset 1) ver

1 XXX la salida de la compuerta inferior experimenta
el marcador
2 ) y ese valor se retroalimenta a la enla conmutacin Q 0 (
3 ). Adems, como ahora ambas
trada de la compuerta superior (
XXX
Los marcadores empleados en los esquemas de ip-ops se representan con

un nmero identicatorio dentro de un crculo, y una echa apuntando al terminal analizado de la compuerta. En el texto se los menciona con un nmero
encerrado dentro de un crculo. Su misin en este documento, es sealar el
orden de la progresin con que se analizan los estados lgicos en los distintos
terminales de las compuertas.
114
ELECTRNICA DIGITAL
FLIP-FLOPS
entradas de la compuerta superior son 0, su salida conmuta segn:

4 ); y ese valor se retroalimenta a la entrada de la compuerta
Q 1 (
5 ).
inferior (
Prestar atencin que este nuevo estado (Q = 1) aplicado a la entrada
de la compuerta inferior se combina con el reset1 ingresado antes,
y que ambos valores promueven la aparicin de la salida Q = 0. Es
decir, la conmutacin Q 0 se inici cuando apareci reset1, y se
mantuvo sin variar cuando se retroaliment (desde Q) el estado 1 a
la otra entrada de la NOR inferior.
El paso siguiente es analizar que es lo que sucede cuando el reset
vuelve a su estado inactivo (0), mientras que el set tambin permanece inactivo.
Nota: Recordar los estados lgicos en los que quedaron las salidas del FFRS (Q = 0 y Q = 1), puesto que los mismos son los estados iniciales
con los que se desarrolla el prximo proceso.
Desactivacin del Reset

6 de la Fig. 82,
Se comienza el anlisis observando el marcador
all puede verse que una entrada de la NOR inferior conmuta segn
7 ) es realimentada desde la salida de
reset 0, y la otra entrada (
8 ), que an perdura en el estado Q = 1, que se
la NOR superior (
alcanz al culminar el proceso mostrado en la Fig. 81. Consecuen9 ) contina en el estado 0 y
temente, la salida de la NOR inferior (
10 ). Como ambas
es realimentada a la entrada de la NOR superior (
entradas de la NOR superior permanecen en el estado 0, su salida
permanece siendo Q = 1.
La conclusin que se puede extraer de este anlisis es que el FFRS conmut a la condicin de reset, y dio origen al establecimiento
de un lazo autosustentable. Es decir, si bien ahora ambas entradas
del FF-RS (set y reset ) se encuentran inactivas (0), sus salidas se
mantienen (no cambiaron) en los estados Q = 0 y Q = 1, lo cual
indica que la entrada reset fue la ltima que se encontr en el estado
activo, y tuvo una repercusin en las salidas.
Advertir que luego de que se establece la condicin reset, cualquier
cambio posterior de estado de la entrada reset no modica el estado
de las salidas (que siguen siendo Q = 0 y Q = 1). Lo cual revela que
existe una condicin de retencin ( o memoria) en el estado reset
115
FLIP-FLOPS
ELECTRNICA DIGITAL
que solo puede anularse mediante la estimulacin de la entrada set.

Por ello, a continuacin se analiza que es lo que ocurre cuando se
conmuta la entrada set al estado activo (1).
Fig. 82: Flip-op RS: Desactivacin del reset [el set permanece inactivo
(0)].
Nota: Recordar que los estados lgicos nales de las salidas del FF-RS
(Q = 0 y Q = 1) son heredadas por el prximo proceso, y constituyen sus condiciones iniciales.
Activacin del Set

En este nuevo proceso, al observar la Fig. 83 se aprecia que al con11 ), automticamente
mutar la entrada set 1 de la NOR superior (
12 ), y ese estado se retroalimenta
su salida conmuta segn: Q 0 (
13 ). Al ser las dos entradas de la NOR inferior
a la NOR inferior (
14 ), y ese estado se retroiguales a 0, su salida conmuta a Q 1 (
15 ).
alimenta, a su vez, a la entrada de la NOR superior (
Nota: Los ltimos estados lgicos de las salidas (Q = 1 y Q = 0) son utilizados como condiciones iniciales por el prximo proceso, para la
desactivacin de la funcin set.
Desactivacin del Set

Cuando se analiza, con la ayuda de la Fig. 84, el retorno de la en16 ), se observa que an la salida Q = 1 (
20 )
trada set al estado 0 (
116
ELECTRNICA DIGITAL
FLIP-FLOPS
Fig. 83: Flip-op RS: Activacin del set [el reset permanece inactivo (0)].
contina siendo retroalimentada a la entrada de la NOR superior

17 ). Por lo que ese valor mantiene a la salida de la NOR superior
(
18 ), que se retroalimenta a una entrada de la
con el estado Q = 0 (
19 ). As la salida de la NOR inferior se mantiene sin
NOR inferior (
20 ).
cambiar, en el estado Q = 1 (
Todo este proceso permite apreciar que el FF-RS ha retornado a la
condicin set ; y nuevamente, se ha establecido un lazo autosustentable que memoriza ese estado. Observar que si bien ahora ambas
entradas (set y reset ) estn inactivas (0), la salida de la NOR inferior
permanece siendo Q = 1. Esto indica que la entrada set fue la ltima que adquiri el estado lgico activo (1), y tuvo un efecto en las
salidas.
Notar que una vez que se logra la condicin set, cualquier conmutacin posterior del estado de la entrada set no modica el estado de
las salidas Q y Q. En consecuencia, la nica alternativa disponible
para cambiar la condicin set, es recurrir a modicar el estado de la
entrada reset.
A continuacin, queda por estudiar la condicin correspondiente a
la cuarta la (o rengln) de la tabla de verdad del FF-RS. Dicha condicin es conocida como inestable, y es motivo del siguiente anlisis.
117
FLIP-FLOPS
ELECTRNICA DIGITAL
Fig. 84: Flip-op RS: Desactivacin del set [el reset permanece inactivo
(0)].
Condicin Inestable
Esta condicin se presenta con ciertos inconvenientes cuando
ambas entradas (set y reset ) estn activas (1) en simultneo, y luego
retornan a sus estados inactivos (0) al mismo tiempo, o con una
diferencia temporal muy pequea.
Ver en la Fig. 85 que cuando se tiene simultneamente a ambas
21 ) hace adquirir el
entradas activas (set =reset =1), el estado reset (
22 ), el cual se retroaliestado Q = 0 a la salida de la NOR inferior (
23 ). Por otro lado, como
menta a una entrada de la NOR superior (
24 ), a la salida de la misma
la entrada set de la NOR superior es 1 (
25 ), y ese estado se retroalimenta a la entrada de la
se tiene Q = 0 (
26 ).
NOR inferior (
El prximo paso es investigar, mediante la ayuda visual brindada
por la Fig. 86, que ocurre cuando se desactivan simultneamente
27 y
28 , respectivamente). En
las entradas set y reset (marcadores
ese caso, al combinarse los nuevos 0s en set y reset con los esta30 y
29 , respectivamente)
dos provenientes de Q y Q (marcadores
previamente retroalimentados, ambas compuertas NOR reciben 0s
en sus dos entradas, e intentan simultneamente conmutar sus salidas al estado 1 (Q = Q = 1). En efecto, esto lo logran luego de
transcurrido cierto retardo propio de cada compuerta NOR.
Es as que cuando la primeraXXXI NOR genera en su salida el estado 1,
XXXI
Al tratarse al FF-RS como un circuito idealmente simtrico, no tiene importan-
118
ELECTRNICA DIGITAL
FLIP-FLOPS
Fig. 85: Flip-op RS: Condicin inestable (valores jos).
Fig. 86: Flip-op RS: Condicin inestable (transicin).
119
FLIP-FLOPS
ELECTRNICA DIGITAL
el mismo es retroalimentado a la entrada de la segunda NOR. Mientras esto sucede, la salida de la segunda NOR alcanza el estado 1,
que tambin es retroalimentado a la entrada de la primera NOR. En
ese momento, ambas entradas retroalimentadas poseen el estado 1;
y con ello, ambas compuertas nuevamente intentan conmutar sus
salidas al estado 0 (Q = Q = 0). Al observar este comportamiento, se
puede deducir que el FF-RS entr en una condicin de equilibrio metaestable (ver la pg. 180 del Apndice A), que hace oscilar a ambas
salidas (Q y Q) entre los estados 0 y 1.
En el caso particular de un FF-RS ideal; es decir, con una simetra perfecta, que implica una respuesta idntica por parte de ambas compuertas, estas oscilaciones metaestables se prolongan por
tiempo indenido. Afortunadamente, en la realidad siempre existen
ciertas asimetras en las compuertas que hacen que sus retardos
temporales no sean idnticos; y en consecuencia, el FF-RS alcanza
el equilibrio con un estado nal igual a set o reset, que queda determinado por la entrada que permanece en el estado alto durante
ms tiempo.
En general, como en este caso no existe una forma sencilla y directa
de predecir cual ser el estado nal de Q y Q, en la primera la de la
tabla de verdad de la Fig. 86 se representa a las salidas con un signo
de interrogacin (?), que maniesta la incertidumbre del resultado.
Puede considerarse que dicha incertidumbre se extender hasta el
momento en que una secuencia vlida de estados se introduzca en
cualquiera de las entradas (set o reset ).
Para visualizar las formas de onda que se obtendran con un FF-RS
perfectamente simtrico, se incluye la Fig. 87. En ella se puede ver
la transicin simultnea en los estados de las entradas (S = 1 0 y
R = 1 0).
Al comienzo de las formas de onda, puede verse que las entradas
con los estados lgicos S = R = 1 generan las salidas indeseadas
(o prohibidas) Q = Q = 0; y a continuacin, se produce la transicin
simultnea en los estados de las entradas (S = 1 0 y R = 1 0) que
da origen a la aparicin de oscilaciones sostenidas en ambas salidas
(Q = 0 1 y Q = 0 1). Luego, dichas oscilaciones desaparecen
cuando la entrada S modica su estado (S = 0 1).
Notar que las oscilaciones se originaron por el intento de ambas
cia cual compuerta se considera la primera o la segunda.
120
ELECTRNICA DIGITAL
FLIP-FLOPS
Fig. 87: Flip-op RS: Diagrama temporal mostrando oscilaciones durante

la condicin de operacin inestable.
121
FLIP-FLOPS
ELECTRNICA DIGITAL
compuertas NOR de mantener estados lgicos diferentes en sus salidas (Q = Q). Como se mencion antes, estas oscilaciones no existen
en el caso de contar con compuertas que brindan respuestas diferentes, debido a que una de ellas termina prevaleciendo sobre la
otra, y hace que el circuito tienda a operar establemente.
Por lo dicho, es importante destacar una vez ms que: tanto en el
laboratorio como en el campo de aplicacin real donde las compuertas no son idnticas y presentan al menos una pequea diferencia, que puede deberse al circuito o a las seales de entrada (con
sus correspondientes e inevitables niveles de ruido) es muy poco
probable (pero no imposible) que ambas entradas (S y R) cambien
simultneamente desde 1 a 0.
De todas formas, si las oscilaciones indeseadas se presentaran en
las salidas Q y Q, existen estrategias prcticas a las cuales se puede
recurrir para evitarlas. Una de las estrategias consiste en insertar
lneas de retardo (LR) en serie con la realimentacin de las compuertas que conforman el cerrojo, tal como lo muestra la Fig. 88.
Tener en cuenta que el retardo introducido por estos componentes
se puede denir de acuerdo a las necesidades del circuito afectado
por las oscilaciones. Otro recurso consiste en el empleo del FF-JK
maestro-esclavo, que ser analizado en la pg. 150.
Fig. 88: Empleo de lneas de retardo para evitar la oscilacin de las salidas
Q y Q del cerrojo.
122
ELECTRNICA DIGITAL
FLIP-FLOPS
Nota: Como sntesis, se puede decir con respecto a las tablas de verdad de las Figs. 81, 82, 83, 84, y 85, que:
(i) la primera la reeja la condicin de reposo, mantenimiento, o memorizacin del estado anterior; es decir:
Qf = Qa , y Qf = Qa ; (ii) en las las segunda y tercera se cumplen las siguientes igualdades:
1) Q = reset + Q, y
2) Q = set + Q; y
(iii) la cuarta la indica el estado inestable (y prohibido) del FF-RS.
Esta condicin de operacin no se usa.
Como se mencion antes, otra alternativa para obtener un FF-RS

est dada por el circuito lgico mostrado en la Fig. 89, que contiene
dos compuertas NAND conectadas en la disposicin espalda con
espalda. Adems, la misma gura exhibe el smbolo rectangular y
la tabla de verdad correspondiente a esa topologa.
En la misma, ambas entradas (set y reset ) estn activas en baja,
segn se indica mediante los circulitos inversores situados en dichas entradas. Esta caracterstica de operacin se puede expresar
mediante la siguiente notacin matemtica:
set = 0 Q = 1
reset = 0 Q = 0
(seteo)
(borrado)
Como se hizo para el FF-RS con compuertas NOR, se sugiere tener

presente los siguientes dos enunciados antes de comenzar con el
anlisis de esta conguracin. Dicho anlisis se deja como ejercicio
para el lector.
6 La salida de una compuerta NAND es 0 solo cuando todas sus

entradas son 1, y
6 la salida de una compuerta NAND es 1 cuando al menos una

de sus entradas es 0.
Estas declaraciones se pueden conrmar con la ayuda de la tabla de

verdad de la Fig. 36, en la pg. 59.
123
FLIP-FLOPS
ELECTRNICA DIGITAL
Fig. 89: Representacin esquemtica y tabla de verdad de un ip-op RS,

construido con dos compuertas NAND.
124
ELECTRNICA DIGITAL
FLIP-FLOPS
Nota: Luego de observar la tablas de verdad de la Fig. 89, se puede decir

que: (i) la primera la identica a la condicin de reposo, mantenimiento, o memorizacin del estado anterior; es decir: Qf = Qa , y
Qf = Qa ; (ii) en las las segunda y tercera se cumplen las siguientes
igualdades:
1) Q = set Q, y
2) Q = reset Q; y
(iii) la cuarta la indica el estado inestable (o prohibido) del FF-RS.
A modo de sntesis nal de la operacin del FF-RS, y para poder

contrastar la respuesta del mismo cuando se construye mediante
compuertas NOR y compuertas NAND, a continuacin se provee la
Tabla 6.
Flip-Flop RS
(NOR)
Flip-Flop RS
(NAND)
reset Qf
Qf
Qf
Qf
Qa
Qa
Qa
Qa
set
0
Inestable
Inestable
set y reset activas

en alta
set y reset activas

en baja
Tabla 6: Comparacin de respuestas de un FF-RS (NOR) y de un FF-RS

(NAND).
Hasta aqu se analiz en detalle la forma de operar del FF-RS asncrono, el cual obviamente no utiliza un reloj, y sus salidas se activan
en forma inmediata, de acuerdo a los estados alcanzados por sus
entradas. Por ello, se dice que la respuesta de este tipo de FF es
similar a la que se obtiene con los circuitos lgicos combinacionales,
que incluyen entre sus componentes a las compuertas lgicas y a los
cerrojos RS. Para dotar de sincronismo al FF-RS se recurre al FF-RS
sncrono, el cual permite denir con ms precisin el instante en
que pueden producirse las transiciones de estado de las salidas.
125
FLIP-FLOPS
ELECTRNICA DIGITAL
Flip-Flop RS Sncrono
Mediante el empleo de un dispositivo de temporizacin, este tipo de
FF agrega la propiedad de sincronismo al cerrojo presentado en la
pg. 106. La Fig. 90 muestra una representacin esquemtica que
lo caracteriza, en la cual puede observarse que a las entradas set y
reset, propias del FF-RS, se le agrega la entrada del reloj (CLK) que
sirve para su sincronizacin. Este dispositivo tambin suministra la
salida normal (Q) y la complementaria (Q).
Fig. 90: Representacin esquemtica de un ip-op RS sncrono.
La implementacin del FF-RS sncrono se puede efectuar con el circuito mostrado en la Fig. 91(a), el mismo incluye cuatro compuertas
NAND, de las cuales: las compuertas 1 y 2 cumplen con la funcin
de disparo del FF (que se ejecuta en combinacin con la seal del
reloj), y las compuertas 3 y 4 integran el cerrojo antes analizado.
La condicin de inversin aportada por las compuertas 1 y 2 hace
que las entradas set y reset se activen en el estado alto, y los
pulsos del reloj (clk ) cumplen con la funcin de habilitar (inhibir) el
disparo del FF, cuando la seal clk alcanza el nivel alto (bajo).
Es decir:
CLK = alto FF : habilitado

CLK = bajo FF : inhibido
Por esto se dice que el FF-RS sncrono es un dispositivo disparado
por nivel, y que en toda ocasin en la cual la seal del reloj posee el
126
ELECTRNICA DIGITAL
FLIP-FLOPS
Fig. 91: Flip-op RS sncrono: (a) Circuito equivalente. (b) Tabla de verdad.
127
FLIP-FLOPS
ELECTRNICA DIGITAL
nivel alto, las seales introducidas al FF, a travs de las entradas

set y reset, se transeren a las salidas Q y Q.
Los diferentes estados lgicos que este dispositivo puede adoptar
se analizan con la asistencia de la tabla de verdad exhibida en la
Fig. 91(b), en la cual se puede observar lo siguiente:
1. El primer rengln muestra las condiciones necesarias para el almacenamiento o memorizacin de la informacin. Es decir, si
el pulso del reloj alcanza el nivel 1 (CLK = 1) cuando ambas
entradas
son 0 (S =

R = 0), las salidas no cambian de estado
Qf = Qa , y Qf = Qa ; siguen siendo las mismas que se tenan
antes de que el reloj cambiara de nivel. Por ello, a este modo de
operar tambin se lo denomina condicin de inhabilitacin del
FF;
2. el segundo rengln reeja la condicin reset del FF, que pone
a cero (borra) la salida normal (Q = 0) cuando el pulso del reloj
alcanza el nivel 1 (CLK = 1), y las entradas alcanzan los estados
S = 0 y R = 1;
3. el tercer rengln caracteriza a la condicin set del FF. En ella, la
salida alcanza el nivel Q = 1 cuando el pulso del reloj alcanza el
nivel 1 (CLK = 1), y las entradas adquieren los estados S = 1 y
R = 0; y nalmente
4. el cuarto rengln identica a la condicin prohibida del FF, en la
cual no puede operar, puesto que el pulso del reloj y las dos entradas simultneamente en el nivel 1 (S =R = 1) promueven
la

generacin del estado 1 en ambas salidas Q = Q = 1 al mismo
tiempo, lo cual es una incongruencia.
Estas transiciones de estado de las salidas puede visualizarse con

la ayuda del diagrama temporal presentado en la Fig. 92. En dicho
diagrama, el orden (desde arriba hacia abajo) con que se gracaron
las seales es: set, reset, reloj (clk ), y salida
normal (Q): Observar
que no se grac la salida complementaria Q por ser obvia su representacin, y que los pulsos del reloj se numeraron con el orden
en que a continuacin se analiza el estado de todas las seales.
128
ELECTRNICA DIGITAL
FLIP-FLOPS
Sincronizacin por Nivel

Antes de comenzar, es necesario destacar que el anlisis efectuado
aqu corresponde a un tipo de FF-RS sincronizado por nivel , debido a que las transiciones de la salida Q solo pueden ocurrir cuando
el estado del reloj alcanza el nivel alto. Naturalmente, lo mismo se
aplica a la salida complementaria (Q) que no se grac en la Fig. 92.
El anlisis se realiza a continuacin en forma secuencial, recorriendo las seales en el orden numrico asignado a los pulsos del reloj.
Por ello puede decirse lo siguiente:
6 Inicialmente, a pesar de la generacin del pulso 1 del reloj, la
salida Q no cambia de estado (permanece siendo 1). Esto se

debe a que antes de la aparicin de este pulso, el FF se encontraba en la condicin de mantenimiento; es decir: S = R = 0;
6 en el punto a se activa la entrada reset (R 1), pero la salida
Q conmuta a 0 recin cuando el pulso 2 del reloj alcanza el

nivel alto (en el punto b);
6 antes del pulso 3 del reloj, se activa en el punto c la entrada
set (S 1), y la conmutacin 0 1 de la salida Q se produce cuando el pulso 3 del reloj alcanza el nivel alto (en el
punto d);
6 durante el pulso 4 del reloj (entre los puntos e y f ), se activa la entrada reset (R 1) y la salida Q inmediatamente
conmuta al estado 0;
6 despus del punto f , y durante el pulso 4 del reloj, las entra-
das estn en el estado de memorizacin (S = R = 0) y la salida

Q se mantiene en 0;
6 la entrada set se activa entre los puntos g y h, y como en
ese intervalo de tiempo la seal del reloj tiene el nivel bajo, la

salida Q no cambia y contina siendo 0;
6 entre los pulsos 5 y 6 del reloj, se activa la entrada reset
(R 1), que si bien encuentra a la salida Q en el estado 0,

de haber sido esta igual a 1 no podra haberla modicado,
puesto que R = 1 aparece cuando la seal del reloj es baja y
el FF est inhabilitado en ese momento; nalmente
129
FLIP-FLOPS
ELECTRNICA DIGITAL
6 entre
los pulsos 6 y 7 del reloj hay un momento en que

S = R = 1, esta es una condicin prohibida para el FF, pero
se la tolera debido a que ocurre cuando la seal del reloj es
baja, y entonces no provoca un efecto sobre la salida Q.
Ver en este intervalo de tiempo que aunque el ancho del pulso
de la seal set es mayor que el de la seal reset, antes de la
aparicin del pulso 7 del reloj las entradas son S = R = 0, lo
cual motiva que la salida Q se mantenga sin cambios e igual a
0.
Fig. 92: Diagrama temporal del ip-op RS sncrono.
A continuacin se destaca que es posible aportar una mejora al funcionamiento de todos los tipos de FFs, mediante la incorporacin de
ms entradas que ejerzan una funcin de control sobre las salidas.
Dichas entradas pueden requerir la presencia de pulsos generados
por un reloj, para que les dena el ritmo o sincronismo con que
afectan a las salidas; o bien, pueden actuar en forma inmediata o
asincrnica, sin respetar un ritmo temporal denido.
130
ELECTRNICA DIGITAL
FLIP-FLOPS
Sincronizacin por Nivel con Entradas Asncronas

Para dotar al FF-RS sincronizado por nivel de una mayor exibilidad
en su respuesta, se le agregan dos entradas asncronas [set asncrono (o preset ) y reset asncrono (o clear XXXII )]. Esta mejora es particularmente til en el diseo de circuitos lgicos que cumplen con
la funcin de contadores o registros de desplazamiento, puesto que
permiten establecer condiciones iniciales y forzar cambios de estado
de las salidas en forma asncrona, sin estar limitado o restringido
por el estado del reloj (clk ).
La Fig. 93 muestra un esquema circuital lgico que permite lograr
esta mejora operativa, y la tabla de verdad que resulta de su operacin. Observar que se necesitan dos compuertas AND, dos compuertas NOR, y dos compuertas OR en las que se ingresan las nuevas
entradas asncronas (preset y clear). Como se puede ver en la tabla de verdad, estas entradas son activas en alta, lo cual signica
que sin importar el estado del reloj y de las entradas set y reset
establecen sus estados correspondientes en forma prioritaria.
Sincronizacin por Flanco

Este es un momento apropiado para mencionar que existen otros
enfoques para provocar el disparo de los FFs. Uno muy empleado
es el disparo por ancos; y su uso se justica por el hecho de
que cuando el pulso del reloj es muy ancho (de baja frecuencia),
se podran generar salidas errneas por cambios en el estado de la
entrada set o reset durante el intervalo de tiempo en que la seal del
reloj es alta (o baja, si se trata de un FF activado por ese nivel).
En general, para evitar este inconveniente se opta por seales de reloj de alta frecuencia con lo que se obtienen pulsos de muy corta
duracin (muy angostosXXXIII , del orden de unos pocos nanosegundos) , y solo se utilizan las transiciones desde el estado bajo al
alto (o desde el alto al bajo) para denir el momento muy breve
en que se deja actuar a las seales de entrada (set y reset ).
XXXII
Clear proviene del vocablo ingls, y se usa en este contexto con el signicado:
limpiar o borrar.
XXXIII
La generacin de pulsos muy angostos permite considerar que el disparo del
FF se produce durante el desarrollo del anco, que puede ser positivo (transicin bajoalto) o negativo (transicin altobajo).
131
FLIP-FLOPS
ELECTRNICA DIGITAL
Fig. 93: Flip-op RS sincronizado por nivel con entradas asncronas: Circuito lgico y tabla de verdad.
132
ELECTRNICA DIGITAL
FLIP-FLOPS
Es as que esta tcnica permite disponer de circuitos biestables que

pueden ser disparados por ancos positivosXXXIV de la seal del reloj (o elevaciones de nivel), o por ancos negativosXXXV (o descensos
de nivel). A continuacin, la Fig. 94 muestra un diseo de circuito
para generar un pulso de corta duracin obtenido a partir de una
seal de reloj (clk ). Para ello, se ingresa a una compuerta AND la
seal del reloj (clk ) y su complemento lgico (clk ) obtenido con un
inversor (compuerta NOT). De esta forma, el retardo causado por el
inversor a la seal del reloj, permite obtener a la salida de la compuerta AND un nuevo pulso, que se inicia en el anco positivo de la
seal clk, y tiene un ancho igual a la duracin de dicho retardo.
Fig. 94: Circuito de deteccin del anco positivo empleado para reducir el
ancho de pulso del reloj.
La Fig. 95 muestra en su parte: (a) el smbolo del FF-RS sncrono

disparado por ancos positivos, el cual incluye un triangulito en la
entrada de la seal del reloj (clk ) que seala que esa es una entrada
XXXIV
Los ancos positivos tambin son llamados ancos anteriores o ancos ascendentes.
XXXV
Los ancos negativos tambin son denominados ancos posteriores o ancos
descendentes.
133
FLIP-FLOPS
ELECTRNICA DIGITAL
dinmica activada por ancos positivos, anteriores, o ascendentes;

(b) el circuito lgico que especica la seccin de disparo y la seccin
perteneciente al cerrojo RS; y (c) el diagrama temporal que permite
constatar que la ocurrencia de los ancos positivos del nuevo pulso
denen el momento en que se producen las transiciones de la salida
Q (y de su complemento Q).
Detalles de como se puede aplicar esta tcnica para generar un nuevo pulso (clk ) que se inicie en el anco negativo de la seal del reloj
(clk ), se brindan en la Fig. 96. El diagrama temporal mostrado en la
parte (a) se puede obtener con el circuito presentado en la parte (b)
o en la parte (c). Dado que se recurri a emplear la equivalencia funcional de compuertas presentada en la parte superior de la Fig. 14,
ambos circuitos son capaces de dar como resultado los estados lgicos exhibidos en la tabla de verdad de la Fig. 96(d). Finalmente, el
smbolo caracterstico rectangular de un FF disparado en el anco
negativo se muestra en la parte (e) de la misma gura.
Tener en cuenta que si fuera necesario conceder ms tiempo para provocar el disparo de otras compuertas, se podra incrementar
el ancho del nuevo pulso (CLK) con solo agregar ms inversores;
tomando la precaucin de que el nmero de estos conectados en
cascada a una entrada de la compuerta AND sea impar, para que
efectivamente exista una inversin de la seal del reloj. Esta propiedad de la inversin se explic en la pg. 39, y algunos de sus
resultados se exhibieron en la Tabla 3.
Comparacin de Estrategias de Disparo

Con el propsito de comparar la respuesta de los tres tipos de FFs
analizados hasta aqu, que son el asncrono, el sncrono disparado
por nivel, y el sncrono disparado por anco positivo, se provee la
Fig. 97. Los FFs analizados en la misma, memorizan el estado anterior de sus salidas cuando ambas entradas (set y reset ) adoptan
un nivel bajo (S = R = 0), y presentan un estado prohibido cuando ambas entradas son altas en forma simultnea (S = R = 1).
Se comienza con el anlisis de las salidas de los FFs en el siguiente
orden:
6 SALIDA Q
1 DEL FF ASINCRONO : No depende en absoluto de la

existencia de un reloj; por lo tanto, su salida Q1 reacciona (ideal-
134
ELECTRNICA DIGITAL
FLIP-FLOPS
Fig. 95: Flip-op RS sncrono disparado por ancos positivos: (a) Smbolo
caracterstico. (b) Circuito lgico. (c) Diagrama temporal.
135
FLIP-FLOPS
ELECTRNICA DIGITAL
Fig. 96: Circuito de deteccin del anco negativo empleado para reducir el
ancho de pulso del reloj: (a) Diagrama temporal. (b) y (c) Circuitos
lgicos funcionalmente equivalentes. (d) Tabla de verdad. (e) Smbolo caracterstico que muestra que la entrada del reloj dispara al
FF en la transicin de nivel altobajo; es decir, la entrada del
reloj es activa en baja.
136
ELECTRNICA DIGITAL
FLIP-FLOPS
mente) en forma inmediata a los estmulos aplicados a las entradas set y reset.
6 SALIDA Q
2 DEL FF SINCRONO : Conmuta al estado alto en el

tiempo t1 , porque lo habilita la seal alta del reloj (CLK). Dado que R 1 en t2 (cuando CLK es baja), Q2 se mantiene
alta. La transicin S 1 en t3 no modica el estado de Q2 ,
que permanece siendo 1. Recin Q2 conmuta al estado bajo
en t5 , dado que lo habilita el estado alto del reloj (CLK).
Notar que en la estructura circuital de este tipo de FF no existe
la seal CLK y; por lo tanto, esta no tiene un impacto sobre la
salida Q2 .
6 SALIDA Q
3 DEL FF SINCRONO DISPARADO POR FLANCO POSITIVO :

La transicin S 1 en t1 no cambia el estado de Q3 = 0 de la
salida porque ocurre ms tarde que el primer anco positivo
del reloj (CLK). La transicin R 1 en t2 no modica el estado
Q3 , que permanece siendo 0. A pesar de que S 1 en t3 , la
salida recin conmuta a Q3 1 cuando se desarrolla el anco
positivo de la seal CLK en t4 . Luego, a pesar de que R 1 en
t5 , la salida conmuta a Q3 0 en t6 , que es el momento en que
vuelve a aparecer el anco positivo del reloj CLK.
En sntesis, con la ayuda de la Fig. 97 se ha podido demostrar que

al aplicar las mismas seales de entrada (set y reset ) a tres tipos
diferentes de FFs, se obtuvieron salidas totalmente diferentes. Esto
fue una consecuencia de las distintas estrategias que se emplearon
para provocar el disparo de los FFs.
Flip-Flop D
Un FF de uso frecuente es el ip-op DXXXVI , el cual destina una entrada para la introduccin de datos (D) y una entrada para la seal
del reloj (clk ). Los pulsos del reloj cumplen con la misin de controlar la respuesta del FF, y hacer que este no sea un mero vnculo
elctrico (o puente) entre la entrada y la salida. La Fig. 98(a) muestra su smbolo esquemtico, donde se aprecian dichas entradas a la
izquierda y las salidas (Q y Q) a la derecha.
XXXVI
Algunos autores interpretan que la denominacin del FF-D proviene del vocablo ingls delay, que hace alusin al retardo temporal de propagacin de
la seal entre sus entradas y sus salidas
137
ELECTRNICA DIGITAL
FLIP-FLOPS
Fig. 97: Diagrama temporal para comparar la salida de tres tipos de FFs. Q1 : asncrono; Q2 : sncrono disparado
por nivel; y Q3 : sncrono disparado por anco positivo.
138
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FLIP-FLOPS
Fig. 98: Flip-Flop tipo D.
139
FLIP-FLOPS
ELECTRNICA DIGITAL
Dado que habitualmente se lo emplea para almacenar datos, a este tipo de FF tambin se lo conoce como un ip-op de datos; y
puesto que el dato suministrado a su entrada (D) aparece en la salida normal (Q) luego de la transicin de nivel del pulso del reloj,
la cual puede ser bajoalto o altobajo, se trata de un dispositivo sensible al anco, que no permite cambios en el estado de
la salida cuando el pulso del reloj se encuentra bien establecido en
cualquiera de sus dos estados posibles (bajo o alto). Detalles grcos del proceso de conmutacin de la salida de FFs-D disparados
en los ancos positivos y ancos negativos, se brindan en la Fig. 99.
Fig. 99: Operacin de FFs-D disparados por ancos positivos y negativos.
Como el FF-D se puede obtener a partir de un FF-RS sncrono, la

Fig. 98(b) exhibe la forma de lograr dicha transformacin mediante
el empleo de la seal de datos original (D) y de su complemento (D).
La seal original (D) se provee a la entrada S y su complemento (D),
obtenido mediante un inversor, se aplica a la entrada R. En este
140
ELECTRNICA DIGITAL
FLIP-FLOPS
caso, como la entrada clk carece del triangulito [que aparece en

la Fig. 98(c)], la entrada se transere a la salida cuando el pulso
del reloj alcanza cierto nivel (disparado por nivel). Se desaconseja
aplicar este enfoque en los casos en que la entrada conmuta de nivel
cuando la seal del reloj est en el estado activo; que de acuerdo al
tipo de lgica empleada, puede ser bajo o alto.
Adems, la Fig. 98(c) muestra el esquema representativo de un FF-D
comercial, implementado con tecnologa TTL, y que se conoce en el
mercado con la nomenclatura CI 7474. Los circulitos en las entradas asncronas (preset y clear) indican que estas son entradas que
se activan en el estado bajo, y el triangulito (carente de un circulito) indica que este FF se dispara durante el anco ascendente
(o anco positivo) de la seal del reloj. Su tabla de verdad puede
verse en las Figs. 100 y 101. La Fig. 100 corresponde a la accin
ejercida por las entradas asncronas (preset y clear), y la Fig. 101
destaca la inuencia ejercida por las entradas clk y D, cuando las
entradas asncronas estn inhabilitadas (en el estado alto). Notar
que el smbolo representa al anco ascendente del pulso del reloj
(clk ).
Observar en la tabla de verdad de la Fig. 100 que durante la activacin (con el estado bajo) de las entradas asncronas (preset y
clear), se anula a las entradas sncronas (D y clk ) motivo por el
cual no se las incluy en dicha tabla para que no tengan un efecto sobre las salidas Q y Q. Por otro lado, la tabla de verdad de la
Fig. 101 revela el estado de las salidas del FF-D cuando las entradas asncronas no existen o estn inactivas (preset = 1 y clear= 1); y
consecuentemente, se habilitan las entradas sncronas (clk y D ).
La Fig. 102 muestra que se puede construir un FF-D con el empleo
de dos compuertas NOR (las cuales conforman un FF-RS), dos compuertas AND, y un inversor. Al no existir un circulito inversor en
la entrada de habilitacin (hbl ) de este esquema, se considera que
dicha seal es activa en alta
Los resultados exhibidos en la tabla de verdad de la Fig. 102 indican
que este circuito funciona de la siguiente manera: (i) cuando hbl = 1,
D y D llegan a las entradas de las compuertas NOR (del FF-RS) a
travs de ambas compuertas AND, y si el estado de D cambia cuando hbl = 1, tambin cambian las salidas de las compuertas AND; y
(ii) cuando hbl = 0, las salidas de ambas compuertas AND conmutan
al estado 0, y cualquier cambio en el estado de la seal D no es
141
FLIP-FLOPS
ELECTRNICA DIGITAL
Fig. 100: Tabla de verdad del CI 7474 (entradas sncronas no incluidas

por estar inhibidas).
Fig. 101: Tabla de verdad del CI 7474 (entradas asncronas inhibidas).
142
ELECTRNICA DIGITAL
FLIP-FLOPS
Fig. 102: Circuito lgico y tabla de verdad de un FF-D.
143
FLIP-FLOPS
ELECTRNICA DIGITAL
percibido por el FF-RS, y las compuertas NOR (conectadas espalda

con espalda) memorizan en sus salidas el estado que adquirieron
cuando la seal de habilitacin an estaba activa (hbl = 1).
Para comprender ms fcilmente la respuesta de este circuito, se
provee en la Fig. 103 un diagrama temporal. Las formas de onda
gracadas all muestran que cuando la seal de habilitacin est
activa (hbl = 1), el estado de la seal de datos (D) se transere a la
salida Q. Tener en cuenta que en la prctica real, esa transmisin de
datos siempre es afectada por retardos inherentes a los componentes
que integran el circuito.
Ver que cuando la seal de habilitacin conmuta al estado bajo
(o inactivo), las salidas (Q y Q) memorizan el estado previo a dicha
conmutacin, y son insensibles a cambios en el estado de la seal
de datos (D). En este caso particular, como la respuesta del circuito
depende del nivel lgico que presenta la seal de habilitacin, se dice
que esta seal es sensible al nivel .
Fig. 103: Diagrama temporal del FF-D de la Fig. 102.
144
ELECTRNICA DIGITAL
FLIP-FLOPS
Flip-Flop JK
Este tipo de FF presenta la capacidad de almacenar datos mediante la manipulacin de los estados lgicos de sus entradas (J y K).
Durante el desarrollo del anco de disparo del pulso del reloj (CLK),
dichas entradas ejercen una inuencia sobre las salidas (Q y Q). En
este dispositivo, el disparo tambin puede ser controlado por ancos
positivos () o ancos negativos () de los pulsos del reloj.
Para comprender su operacin, se recurre a la tabla de verdad y a
las representaciones esquemticas de las Figs. 104 y 105, respectivamente. Los cuatro modos operativos, que en este caso particular
se disparan con el anco positivo () de la seal del reloj (CLK), se
resumen de la siguiente manera:
(a)
CONDICION SET : Cuando J = 1 y K = 0, Q 1. Si el FF previamente se encontraba en el estado Q = 1, estas entradas no

modican dicho estado.
(b)
CONDICION RESET : Cuando J = 0 y K = 1, Q 0. Si el estado

anterior de la salida era Q = 0, este no cambia.
(c)
CONDICION DE CONMUTACION : Cuando J = 1 y K = 1, el FF conmuta sus salidas en forma permanente y al ritmo (o con la frecuencia) impuesto por los pulsos del reloj (CLK). Por ejemplo, si
inicialmente se tena a Q = 0, entonces luego se tendr la siguiente evolucin de los estados de dicha salida:
Q 1 0 1 0 1 0 1 0 1 0 1 0 1 0...
Algunos consideran que este es el modo de operacin a partir
del cual se bautiz a estos circuitos biestables con el nombre de
ip-opsXXXVII .
(d)
CONDICION DE MEMORIZACION : Cuando J = 0 y K = 0, las salidas no cambian sus estados previos. Esta condicin tambin es
conocida como la condicin de cerrojo, o la condicin de no
cambio.
A continuacin, se provee la Fig. 106 para observar la evolucin temporal de las seales interactuantes con un FF-JK, que inicialmente
XXXVII
El vocablo ingls ip-op encuentra entre sus mltiples y posibles traducciones al espaol, la siguiente: Movimiento o sonido resultante del aleteo
repetido, que ejecutan las aves para emprender el vuelo.
145
FLIP-FLOPS
ELECTRNICA DIGITAL
Fig. 104: Tabla de verdad del FF-JK.
est en la condicin reset y es disparado por ancos positivos. Se

han incluido los cuatro estados posibles, exhibidos en las Figs. 104
y 105, para poder apreciar que las entradas J y K son sncronas;
es decir, requieren que los pulsos del reloj les marquen el ritmo con
que deben cambiar las salidas.
Adems, es posible dotar al FF-JK de dos entradas asncronas (preset y clear), que generalmente se activan en el estado bajo. Un
caso para el anlisis se presenta en la Fig. 107, la cual analiza un
FF-JK que inicialmente se encuentra en el estado set, que es disparado en los ancos negativos de la seal del reloj, y que presenta las
entradas (J = 1 y K = 1) unidas entre s para que el FF conmute.
En general, se considera al FF-JK como un dispositivo universal,
puesto que con el mismo se pueden obtener otros tipos de FFs. Para
ilustrar lo dicho, se muestra en la Fig. 108(a) el empleo de un FF-JK
y un inversor para construir un FF-D disparado en los ancos negativos de los pulsos del reloj. Adems, la Fig. 108(b) muestra la forma
de conectar las entradas de un FF-JK para producir un FF de conmutacin comercialmente conocido como un ip-op tipo TXXXVIII
(FF-T). Ver que para que las salidas conmuten es necesario aplicar
una seal con un nivel lgico alto a las entradas J y K, que en este
caso estn unidas elctricamente. Ms abajo, la Fig. 108(c) muestra
el smbolo lgico caracterstico de un FF-T disparado en los ancos
XXXVIII
Debido a que la operacin de conmutacin que realiza el ip-op tipo T se

utiliza muy a menudo en los circuitos lgicos secuenciales, dicho ip-op
cuenta con un smbolo propio para representar en forma compacta dicha
operacin ver la Fig. 108(c).
146
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FLIP-FLOPS
Fig. 105: Condiciones operativas del FF-JK.
147
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Fig. 106: Diagrama temporal del FF-JK.
148
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FLIP-FLOPS
Fig. 107: Diagrama temporal de un FF-JK con entradas preset y clear,

operando en el modo conmutacin (caracterstico del FF-T).
149
FLIP-FLOPS
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negativos de la seal del reloj.
Fig. 108: FF-D y FF-T obtenidos a partir de un FF-JK.
Si bien hasta aqu se han analizado FFs que son disparados por nivel, por anco positivo, y por anco negativo; tambin existe otra
modalidad de controlarlos que consiste en aprovechar el pulso completo que general el reloj, tal como lo hace el FF-JK ordenadorseguidor, o FF-JK maestro-esclavo.
Flip-Flop JK Maestro-Esclavo
En la pg. 131 se introdujo el disparo por ancos como una alternativa para evitar salidas errneas por cambios de estado de las entradas, cuando el pulso del reloj est activo. Otra alternativa posible
para evitar ese inconveniente la ofrece el circuito lgico del FF-JK
150
ELECTRNICA DIGITAL
FLIP-FLOPS
maestro-esclavo XXXIX que se exhibe en la Fig. 109.
Fig. 109: Circuito lgico del FF-JK maestro-esclavo.
El mismo est integrado por dos biestables conectados en cascada y

comandados por un reloj que genera la seal CLK para controlar la
seccin maestro, y su complemento CLK para gobernar la seccin
esclavo. Al cortar el lazo interno de realimentacin, esta estrategia
permite interrumpir la conexin lgica entre las entradas (J y K) y
las salidas (Q y Q).
Observar en el circuito lgico de la Fig. 109 que al maestro ingresan
las seales J, K, y CLK, y al esclavo ingresan las salidas del maestro
y el complemento de la seal del reloj; es decir, Qm , Qm , y CLK. Es
as que nunca pueden estar ambas secciones (maestro y esclavo)
habilitadas al mismo tiempo.
En esta topologa, cuando ocurre la transicin de nivel de la seal
del reloj bajoalto, el maestro ingresa los datos a travs de las entradas directas J y K; y posteriormente, las bloquea conjuntamente
con las entradas realimentadas que provienen del esclavo (Q y Q). Es
XXXIX
La expresin master-slave ha sido traducida del ingls como maestroesclavo, pero tambin puede encontrrsela en otros textos traducida como
dueo-esclavo, o principal-subordinado. El propsito de todas estas expresiones es la de transmitir la idea de separacin de seales y subordinacin
de funciones.
151
FLIP-FLOPS
ELECTRNICA DIGITAL
as que el bloqueo del maestro y la habilitacin del esclavo, que ocurren prcticamente en simultneo, garantizan que cualquier cambio
en las entradas (J y K) no afecte a las salidas (Q y Q).
La Fig. 110(a) exhibe la evolucin de las seales de ambas secciones
del FF ante los estmulos provenientes de las entradas, y la habilitacin otorgada por los ancos de disparo del reloj. Ms detalles de
los instantes de conmutacin de ambas secciones pueden apreciarse
en la Fig. 110(b). Tambin se destaca que es posible encontrar, en
cierta bibliografa tcnica, una representacin esquemtica como la
mostrada en la Fig. 111. Su propsito es explicar en forma sinttica
la cadena de sucesos que ocurren durante el funcionamiento de un
FF-JK maestro-esclavo. Se trata de una variante a la Fig. 110(b), con
la que muchos tcnicos se encuentran ms familiarizados.
Si bien este tipo de FF impide estados errneos de la salida, que son
originados por perturbaciones en las entradas; tiene la desventaja
de ser ms lento que otros. Su menor velocidad para propagar la
informacin desde las entradas (J y K) hasta las salidas (Q y Q) es
inherente a su principio de funcionamiento, que involucra el disparo
de dos biestables conectados en forma secuencial (en serie).
Tener en cuenta que el modo de operacin maestro-esclavo no
es de aplicacin exclusiva al FF-JK, sino que se puede extender;
por ejemplo, al FF-RS con compuertas NOR, que se muestra en la
Fig. 112. En esta conguracin, un FF (el maestro) genera la orden
de disparo, y el otro (el esclavo) la ejecuta y memoriza la salida durante el perodo complementario de los pulsos del reloj, que tambin
se aplican (sin invertir) al maestro.
Para dar un indicio de la variedad de FFs-JK que existen, se menciona que los mismos pueden encontrarse en el mercado con varias tecnologas, incluyendo la TTL. Por ejemplo, el microchip SN7473 contiene dos FFs-JK maestro-esclavo independientes, disparados por
pulsos, y que proveen salidas complementarias (Q y Q). El microchip
74109 incluye dos FFs-JK independientes, disparados por ancos positivos, y con entradas asncronas (preset y clear) activas en baja.
La Fig. 113 exhibe otra topologa de FF-JK maestro-esclavo y su tabla de verdad correspondiente. Al mismo lo integran ocho compuertas NAND y un inversor que actan en forma sincronizada con los
pulsos de un reloj, y est provisto de entradas preset y clear que se
activan en baja. Dos representaciones alternativas mediante sim-
152
ELECTRNICA DIGITAL
FLIP-FLOPS
Fig. 110: Diagrama temporal del FF-JK maestro-esclavo: (a) Evolucin de

las seales durante el disparo. (b) Detalle de los pulsos del reloj
que revelan los tiempos de conmutacin de ambas secciones del
FF.
153
INTEGRACIN DE FLIP-FLOPS
ELECTRNICA DIGITAL
Fig. 111: FF-JK maestro-esclavo: Secuencia de eventos comandados por

la seal del reloj (CLK).
bologa rectangular normalizada se encuentran en la Fig. 114. Adems, la Tabla 7 provee un breve listado adicional de FFs-JK maestroesclavo que pueden encontrarse en el mercado.
Finalmente, se recuerda que todos los tipos de FFs pueden poseer
(o no) entradas asncronas (preset y clear) activadas por estados
lgicos bajos o altos. Por otro lado, al ser los FFs bloques bsicos
empleados para la construccin de circuitos lgicos secuenciales,
los fabricantes los producen en forma masiva con tecnologas TTL
y CMOS; pudiendo encontrarse varios FFs integrados en un nico
microchip.
Integracin de Flip-Flops
En forma similar a lo que ocurre con las compuertas y los cerrojos, los FFs tambin son encapsulados en microchips que incluyen
dos o ms unidades. Un caso que se cita como ejemplo, es el FF-D
74LS74A, el cual contiene dos unidades; tal como lo muestran el
smbolo lgico y el diagrama de terminales (o pines) de la Fig. 115.
154
ELECTRNICA DIGITAL
Fig. 112: Flip-Flop JK maestro-esclavo: (a) Circuito lgico empleando dos

FF-RS, pulsos de reloj (CLK), y un inversor. (b) Diagrama temporal de seales indicando los instantes de conmutacin de las
seales.
155
ELECTRNICA DIGITAL
Fig. 113: Flip-Flop JK maestro-esclavo con entradas asncronas: (a) Circuito lgico. (b) Tabla de verdad.
156
ELECTRNICA DIGITAL
Fig. 114: Smbolos rectangulares normalizados de un Flip-Flop JK

maestro-esclavo con entradas asncronas y disparado por pulso.
Fig. 115: Doble ip-op D (tipo 74LS74A) disparado por ancos positivos:
(a) Smbolo lgico. (b) Diagrama de pines.
157
ELECTRNICA DIGITAL
Flip-Flops JK Maestro-Esclavo
TIPO
DISPOSITIVO
54H/74H71
54H/74H72
54/74104
Simple
54/74105
54/7472
54/74L72
54/7473
54/74107
54/74L73
Dual
54/74L78
54H/74H73
54H/74H78
Dual con
Preset y Clear
54/7476
54H/74H76
Tabla 7: Nomenclatura comercial empleada para identicar FFs-JK maestro esclavo.
158
ELECTRNICA DIGITAL
GENERACIN DE PULSOS
Observar que al estar el circulito inversor presente en las entradas

asncronas y ausente en la entrada de la seal del reloj (CLK), se
puede deducir del smbolo lgico de este FF-D que las entradas preset y clear se activan en el estado bajo, y que su disparo se produce
en los ancos positivos de los pulsos del reloj (CLK).
Generacin de Pulsos
Normalmente, los circuitos osciladores no sinusoidales pueden generar seales cuadradas, diente de sierra, rectangular, triangular,
y combinaciones de dos formas de onda distintas. En particular, el
reloj generador de pulsos utilizado para lograr la operacin sincronizada de los circuitos lgicos secuenciales, es en esencia un circuito
multivibrador que entrega en su salida una seal rectangular. Habitualmente, estos circuitos se clasican en astables, biestables, y
monoestables. Esta seccin solo se dedicar a describir brevemente
el multivibrador astable, que tambin es conocido como multivibrador autnomo o free running en ingls, puesto que poduce un tren
continuo de pulsos que encuentra una aplicacin prctica muy difundida en los mencionados circuitos digitales secuenciales, ver la
Fig. 116.
Fig. 116: Seal generada por un multivibrador astable, normalmente empleado como reloj en los circuito digitales secuenciales.
La Fig. 117 muestra un circuito electrnico que encuentra una amplia aplicacin en la industria, y que es capaz de generar pulsos de
reloj compatibles con los niveles de tensin (desde 0 V hasta 5 V)
requeridos por la tecnologa TTL; el mismo emplea un CI 555XL , que
tambin es apropiado para construir multivibradores biestables o
XL
El CI 555 puede cumplir variadas funciones. El mismo contiene dos comparadores, un ip-op, una etapa de salida, y un transistor de descarga.
159
GENERACIN DE PULSOS
ELECTRNICA DIGITAL
ip-ops, y multivibradores monoestables. Dicho CI es un temporizador integrado en un microchip de 8 pines que, para que genere un
tren de pulsos de baja frecuencia (de 1 Hz), debe vincularse con dos
resistencias de 4,7 k y un capacitor de 100 F. Dicha frecuencia
de oscilacin se puede incrementar; por ejemplo, hasta los 10 kHz,
con solo reducir los valores de las resistencias y del capacitor hasta
R1 = R2 = 330 y C = 0,1 F.
Otra alternativa para generar pulsos de reloj con una frecuencia de
10 kHz, la otorga el circuito mostrado en la Fig. 118(a). El mismo emplea un CI 4069 que contiene seis inversores con tecnologa CMOS.
De esos seis inversores, solo se emplean dos; alimentados por una
fuente de tensin continua de 10 V. Si bien este nivel de voltaje no
es estndar, es de uso habitual en los circuitos CMOS. De requerirse un cambio en la frecuencia del tren de pulsos, solo se necesita
cambiar en forma acorde el valor de las resistencias y del capacitor. Observar que los nmeros en los terminales de los inversores se
detallan en la Fig. 118(b).
Otro circuito multivibrador astable empleado en circuitos digitales,
que tambin emplea inversores CMOS, se muestra en la Fig. 119.
En este diseo, la porcin del circuito que incluye a los inversores
4049(a) y 4049(b) cumple con la funcin de oscilador controlado por
cristal, y la porcin que incluye a los inversores 4049(c) y 4049(d)
le da la forma cuadrada a los pulsos generados en la salida, cuya
frecuencia de 100 kHz (en este ejemplo) queda denida por la frecuencia natural de oscilacin del cristal.
La ventaja de este circuito es que la frecuencia de los pulsos se mantiene muy estable, y su forma de onda es bien cuadrada y con una
amplitud de pico a pico igual a 10 V, que es ideal para la tecnologa CMOS. Como se mencion anteriormente, estos multivibradores
son identicados con el nombre de relojes, y encuentran una muy
til y extendida aplicacin en los sistemas digitales sncronos que
controlan su operacin con microprocesadores.
A estos multivibradores se les exige que sean capaces de entregar
una seal de frecuencia y voltaje pico a pico constante, y con una
forma de onda cuadrada. Esto implica la generacin de una seal
de salida con pendientes de subida y bajada extremadamente empinadas; o lo que es lo mismo, con tiempos de subida y bajada extremadamente breves cuando se los compara con el perodo de dicha
seal.
160
ELECTRNICA DIGITAL
GENERACIN DE PULSOS
Fig. 117: Generacin de tren de pulsos con un CI 555.
161
GENERACIN DE PULSOS
ELECTRNICA DIGITAL
Fig. 118: Circuito multivibrador astable construido con dos inversores

CMOS: (a) Circuito electrnico. (b) Diagrama de pines del
CI 4049.
162
ELECTRNICA DIGITAL
GENERACIN DE PULSOS
Fig. 119: Circuito multivibrador astable controlado por cristal.
163
Pgina intencionalmente en blanco
164
Apndice A
La Primera Computadora Digital
(19431955)
ENIAC es considerada la primera y verdadera computadora electrnica reprogramable para resolver un amplio espectro de problemas
de clculo. Se trat de una computadora modular, compuesta por
paneles individuales para ejecutar distintas funciones, y fue bautizada con la sigla ENIAC (que signica en ingls Electronic Numerical
Integrator and Computer, y en espaol: Computador e Integrador
Numrico Electrnico).
Fue construida entre los aos 1943 y 1946 en la Pennsylvanias
Moore School of Electrical Engineering (USA). Para los criterios de
diseo actuales, fue un autntico mastodonte, puesto que ocupaba aproximadamente una supercie de 167 m2 , pesaba aproximadamente 30 toneladas, empleaba ms de 18.000 vlvulas termoinicas
de vaco, 1.500 rels, 70.000 resistencias, 10.000 capacitores, y alrededor de 5 millones de soldaduras hechas a mano. Toda su estructura demandaba un consumo de potencia elctrica igual a 150 kW,
lo cual es suciente para proveer iluminacin a todo un barrio en
aquella poca se rumoreaba que cuando la ENIAC entraba en servicio, las luces de la ciudad de Philadelphia atenuaban su brillo.
Era afectada por el tpico problema asociado con las vlvulas de vaco, que es su bajo nivel de conabilidad, dado que la mayora de
estas fallas ocurran durante los perodos de calentamiento y enfriamiento, que es cuando los lamentos calefactores y los ctodos
de las vlvulas eran sometidos al mayor estrs trmico. Por ello, el
90 % del tiempo fuera de servicio se deba a la necesidad de identicar y reemplazar las vlvulas quemadas. Segn ciertos informes
que datan de 1952, en solo ese ao, se debieron reemplazar aproxi165
GEORGE BOOLE
APNDICE A
madamente 19.000 vlvulas termoinicas, lo cual da un asombroso

promedio de 52 vlvulas por da.
Su vida operativa til culmin el 2 de Octubre de 1955 a las 23:45 hs,
que es cuando se procedi a interrumpir la provisin de energa a la
ENIAC para que sus vlvulas termoinicas se enfriaran para siempre.
Posteriormente, en 1987 el Institute of Electrical and Electronics
Engineers de Estados Unidos reconoci merecidamente a la ENIAC
como un hito tecnolgico de la humanidad.
George Boole
(18151864)
Fue un matemtico y lsofo britnico de extraordinario talento. Era
hijo de un fabricante de calzados que desarroll un inters temprano
en las matemticas. Entre sus numerosos escritos se destacan, por
sus importantes contribuciones, los siguientes:
Un artculo del ao 1844 sobre clculo de operadores, por el cual
gan un amplio reconocimiento. The mathematical analysis of logic (El anlisis matemtico de la lgica), que introdujo sus ideas
sobre lgica simblica. An investigation of the laws of thought, on
which are founded the mathematical theories of logic and probabilities (Una investigacin sobre las leyes del pensamiento, sobre las
cuales se fundamentan las teoras matemticas de la lgica y las
probabilidades). Esta ltima obra se public en 1854 a partir de su
trabajo anterior, y contiene conceptos que actualmente son conocidos en forma conjunta como Algebra Booleana, con la que operan
las computadoras digitales modernas. Adems, produjo dos tratados
sobre matemticas de rigurosidad sistemtica, que son: Treatise on
differential equations (Tratado sobre ecuaciones diferenciales), publicado en 1859, y Treatise on the calculus of nite differences
(Tratado sobre el clculo de las diferencias nitas), publicado un
ao despus.
Por todos estos aportes al campo de las matemticas y la lgica, muchos lo consideran el fundador de las ciencias de la computacin, y
su legado ms sobresaliente fue bautizado en su honor como Algebra Booleana.
166
APNDICE A
AUGUSTUS DE MORGAN
Augustus De Morgan
(18061871)
Fue un matemtico britnico nacido en la India mientras su padre prestaba servicio en el ejrcito apostado all que poco tiempo
despus retorn con su familia a Londres. Desde pequeo tuvo dicultades en el colegio, dado que sufra de ceguera en un ojo. A pesar
de ello, posteriormente se gradu en el Trinity College de Cambridge, y se transform en el primer profesor de matemticas del
University College de Londres.
Escribi libros sobre aritmtica, lgebra, nmeros complejos, lgica,
trigonometra, probabilidad, y clculo diferencial e integral. Dichos
libros se caracterizan por una meticulosa atencin a los detalles sutiles, por una clara enunciacin de los principios matemticos fundamentales, y por el uso de nomenclatura lgica tan transparente
como el cristal.
De Morgan percibi la naturaleza puramente simblica del lgebra,
y era conocedor de la existencia de otros tipos de lgebra, adems
de la tradicional. Si bien no existen indicios de que haya conocido
a George Boole, es muy probable que estuviera familiarizado con su
trabajo. Por ello se dice que la trayectoria profesional de De Morgan fue signicativamente inuenciada por George Boole. Adems,
De Morgan intercambiaba correspondencia con Charles Babbage,
a quien se le atribuye el mrito de haber desarrollado la primera
computadora programable.
En la actualidad se reconoce a Augustus De Morgan por las dos
leyes (o teoremas) que llevan su nombre, y que se presentaron en la
pg. 30 de este documento.
167
CLAUDE ELWOOD SHANNON
APNDICE A
Claude Elwood Shannon

(19162001)
Orgenes
Shannon fue un matemtico, ingeniero electrnico, y criptgrafoXLI
que naci el 30 de Abril de 1916 en Petoskey, Michigan (USA). Mediante un artculo histrico publicado en 1948 se hizo famoso por
haber creado la teora de la informacin XLII . Adems de ser reconocido como el padre de dicha teora, se lo considera el fundador de la
computadora digital y de la teora del diseo de circuitos digitales.
En 1937, siendo un estudiante de Master de 21 aos de edad en
el Massachusetts Institute of Technology (MIT), desarroll una tesis
que demostraba la aplicacin del lgebra de Boole en el rea elctrica para ensamblar y resolver cualquier relacin lgica y numrica.
Algunos proclaman que esa fue la tesis de Master ms importante
de todos los tiempos.
Formacin Acadmica
En 1932 Shannon ingres a la Universidad de Michigan, donde tom un curso que lo introdujo a los trabajos de George Boole (ver la
pg. 166 del Apndice A). En 1936 se gradu en dos campos de las
ciencias duras, obteniendo un diploma en ingeniera y otro en matemticas. Ms tarde comenz sus estudios de postgrado en el MIT,
donde trabaj con el analizador diferencial de Vannevar Bush, y con
computadoras analgicas.
XLI
Criptgrafo: Persona que cifra o descifra mensajes o cdigos.

La teora de la informacin encontr sus inicios en 1948 con los trabajos de
Shannon. Esta teora aporta los recursos para cuanticar el contenido de informacin en un mensaje. Es una hiptesis que an hoy sirve como fundamento
terico para la codicacin, compresin, encriptado, y otros aspectos del procesamiento de la informacin. Si bien se han hecho intentos para aplicar la teora
de la informacin a otras disciplinas; las cuales abarcan desde la fsica y la
biologa hasta la psicologa, e incluso las artes, todos estos intentos han fracasado; en mayor medida, debido a que esta teora no puede valorar los alcances
del signicado, sentido, o propsito.
XLII
168
APNDICE A
Inicio del Exito

Mediante el artculo titulado A Symbolic Analysis of Relay Switching Circuits, que fue producto de su tesis, y fue publicado en
una edicin de 1938 de la revista tcnica Transactions of the American Institute of Electrical Engineers, Shannon demostr que el
lgebra Booleana y la aritmtica binaria podan ser empleadas para simplicar el diseo de rels electromecnicos en ese momento
empleando switches telefnicos de ruteo. Luego expandi el mismo
concepto para tambin probar que era posible emplear una estructura de rels para resolver problemas del lgebra de Boole. El aprovechamiento de la propiedad de los switches elctricos para operar
de acuerdo al lgebra lgica constituye el basamento losco de
todas las computadoras electrnicas digitales.
El trabajo de Shannon fue ampliamente recocido por la comunidad
de ingenieros electricistas durante y posteriormente a la Segunda
Guerra Mundial. Es as que dicho trabajo se transform en una referencia bibliogrca para el diseo de circuitos digitales de aplicacin
prctica. El rigor terico de sus desarrollos reemplaz a los mtodos
ad hocXLIII que haban prevalecido con anterioridad.
En vsperas del xito profesional obtenido por Shannon, Vannevar
Bush le ofreci nanciacin a travs de la Carnegie Institution para que profundizara en su disertacin, y para que desarrollara relaciones matemticas similares que fueran aplicables a la gentica
mendelianaXLIV . El resultado de ese proyecto fue la tesis de doctorado
(Ph.D.) desarrollada por Shannon en 1940 en el MIT, la cual se titul
An Algebra for Theoretical Genetics (Un Algebra para la Gentica
Terica).
Ese mismo ao, Shannon fue nombrado investigador del Instituto
de Estudios Avanzados de Princeton, New Jersey (USA). Lugar donde tuvo la oportunidad de hablar sobre sus teoras con inuyentes cientcos y matemticos, tales como Herman Weyl y John von
XLIII
AD HOC : Es una frase del Latn que signica para esto; es decir, una solucin
diseada para un problema o tarea especca, que no es generalizable, y que
no tiene intencin de ser adaptada para lograr otros propsitos. En resumen,
se trata de lo que se hace o dice con determinada intencin; ex profeso, y para
el caso particular.
XLIV
Las leyes de Gregor Mendel son reglas bsicas que explican la transmisin
de las caractersticas de los organismos padres a los hijos. Dichas reglas son
consideradas el fundamento de la gentica.
169
APNDICE A
Neumann, e incluso tuvo un encuentro casual con Albert Einstein.

Adems, all Shannon tuvo la libertad para trabajar en diferentes
tpicos, y as comenzar a forjar las ideas que se transformaran en
la teora de la informacin.
Poder de Anticipacin
Si bien Victor Shestakov de la Universidad Estatal de Mosc, propuso en 1935 y antes que Shannon, una teora de interruptores
elctricos basada en el lgebra de Boole, los primeros resultados obtenidos por Shestakov fueron publicados recin en 1941; es decir,
posteriormente a la publicacin de la tesis de Shannon.
Reconocimiento de Pares
Howard Gardner, de la Universidad de Harvard (USA), valor a la
tesis de Shannon como posiblemente la ms importante, y tambin
la ms famosa tesis de Master de la centuria.
Robert Gray Gallager (ver la pg. 172 del Apndice A) reconoci a
Shannon como el ms extraordinario cientco del Siglo XX.
Segn Neil Sloane un miembro de AT&T que co-edit una larga
coleccin de artculos de Shannon en 1993 la perspectiva introducida por la teora de la comunicacin de Shannon (actualmente
conocida como la teora de la informacin) es el basamento de la
revolucin digital, y todo dispositivo que posee un microprocesador
o microcontrolador es un descendiente conceptual de la publicacin
de Shannon de 1948.
Segn Sloane, Shannon es uno de los grandes hombres de la centuria. Sin el, ninguna de las cosas que hoy conocemos existira. Toda
la revolucin digital comenz con el .
Legado y Tributos
Shannon fue al MIT en 1956 para unirse al personal acadmico y
para conducir trabajos en el Laboratorio Electrnico de Investigacin. Se mantuvo prestando servicios acadmicos en el MIT hasta
170
APNDICE A
1978. Para conmemorar sus logros, en el 2001 se organizaron festejos, y actualmente existen seis estatuas de su gura esculpidas por
Eugene L. Daub: una en la Universidad de Michigan; una en el Laboratorio para Sistemas de Informacin y Decisin del MIT; una en
Gaylord, Michigan; una en la Universidad de California en San Diego; una en los Laboratorios Bell; y otra en los Laboratorios Shannon
de AT&T. Luego de la disolucin de la Corporacin Bell, la porcin
de sus laboratorios que permaneca con AT&T fue rebautizada en su
honor con el nombre Laboratorios Shannon.
Resumen de Contribuciones
Shannon contribuy al campo del criptoanlisis durante y posteriormente a la Segunda Guerra Mundial, incluyendo trabajos bsicos en
el descifrado de cdigos. Entre sus mltiples contribuciones, se encuentran la teora de la informacin; la codicacin Shannon-Fano;
la ley de Shannon-Hartley; el teorema de sampleo Nyquist-Shannon;
la expansin de Shannon; el modelo de comunicacin ShannonWeaver; y la clebre frmula de interpolacin de Whittaker-Shannon.
Ultimos Aos
Shannon contrajo la enfermedad de Alzheimer, y transcurri sus
ltimos aos en un asilo de Massachusetts. Lo sobrevivi su esposa,
Mary Elizabeth Moore Shannon; un hijo, Andrew Moore Shannon;
una hija, Margarita Shannon; una hermana Catherine S. Kay; y dos
nietas.
Debido a que su mente fue devastada por el mal de Alzheimer, Shannon no percibi las maravillas de la revolucin digital. Cuando Shannon falleci el 24 de Febrero del 2001 en Medford, Massachusetts
(USA), a los 84 aos de edad, su esposa escribi en su nota necrolgica que de no haber sido por el Alzheimer, el hubiera quedado
atnito por todo esto.
171
ROBERT GRAY GALLAGER
APNDICE A
Robert Gray Gallager

(1931
)
Robert Gallager es un ingeniero electricista de origen americano. Recibi el Bachelor of Science en ingeniera elctrica de la University of
Pennsylvania en 1953, y el Master y Ph.D. del MIT, respectivamente,
en 1957 y 1960. Fue designado Fellow XLV del IEEE en 1968, y miembro de la Academia Nacional de Ingeniera de los Estados Unidos en
1979.
Gallager es un profesional altamente reconocido por sus trabajos en
teora de la informacin, redes de comunicacin, algoritmos distribuidos, ruteo, controles de congestin, y tcnicas de acceso aleatorio.
Entre las mltiples distinciones y honores que ha recibido, se destacan las siguientes: el Premio Claude E. Shannon del IEEE en 1983;
la Medalla de Honor del IEEE en 1990, por las contribuciones fundamentales a las tcnicas de codicacin de la comunicacin; el Premio
Marconi en el 2003; y el Premio Dijkstra en el 2004.
Rolf William Landauer

(19271999)
Orgenes
El Dr. Landauer naci el 4 de Febrero de 1927, en Stuttgart (Alemania). Para escapar de la persecucin Nazi contra los judos, emigr
hacia los Estados Unidos de Amrica en 1938.
Formacin Acadmica
El Dr. Landauer se gradu en el ao 1943 en la Stuyvesant High
School de la ciudad de New York (USA). Dos aos ms tarde, en
XLV
Ver denicin del trmino Fellow en la nota

Apndice A.
172
XLVIII
al pie de la pg. 175 del
APNDICE A
ROLF WILLIAM LANDAUER
1945, obtuvo el diploma de grado en Harvard; y luego de prestar servicios en la Armada de los Estados Unidos como tcnico electrnico,
obtuvo en el ao 1950 el doctorado (Ph.D.) tambin en Harvard.
Desarrollo Profesional
Inicialmente, trabaj dos aos para el entonces Comit Consultivo
para la Aeronutica, que posteriormente se transform en la
NASAXLVI . A la edad de 25 aos inici su carrera en el campo de
los semiconductores en la empresa IBM TM . Mientras formaba parte
de un equipo de dos hombres, que era responsable en los aos 60
del manejo de la Divisin de Investigacin de IBM TM , particip en
una serie de programas que inclua trabajos con lasers de semiconductores.
Gran parte de las actividades que desarroll luego de 1969 estaban
vinculadas con la cintica de pequeas estructuras. Demostr que
en sistemas con dos o ms estados de estabilidad local que compiten entre s, sus probabilidades dependen del ruido a lo largo de
todo el vnculo que los une. En la teora del transporte electrnico,
se asocia a Landauer con la idea derivada de la teora de circuitos elctricos que el ujo elctrico puede considerarse provocado,
tanto por fuentes de corriente, como por la aplicacin de campos.
Landauer tambin fue pionero en el rea del manejo y la administracin de informacin. Sus principios se han aplicado a las computadoras, y a los procesos de medicin, y constituyen el fundamento
para la propia demostracin de Landauer, que dice que la comunicacin, en principio, puede establecerse sin un mnimo e inevitable
uso de energa.
Distinciones
El Dr. Landauer fue Fellow vitalicio del IEEE; miembro de la Academia Nacional de Ingeniera, y de la Academia Nacional de Ciencias,
ambas de los Estados Unidos de Amrica. Miembro de las Academias
Americana y Europea de Ciencia y Arte. La Universidad Technion de
XLVI
NASA: National Aeronautics and Space Administration Administracin Nacional Aeronutica y Espacial (de los Estados Unidos de Amrica).
173
GORDON EARL MOORE
APNDICE A
Israel le otorg un doctorado honorario; y en el ao 1991, fue el

Disertante Scott en el Laboratorio Cavendish de la Universidad de
Cambridge.
Fue distinguido en el ao 1992 con la medalla Stuart Ballantine
del Instituto Franklin. En el ao 1993 recibi en Harvard la Centennial Medal . En el ao 1995, la Sociedad Americana de Fsica le
concedi el premio Oliver E. Buckley. En el ao 1997, recibi el
premio Ciencia para el Arte Moet Hennessey Louis Vuitton; y en el
ao 1998, fue premiado con la Medalla Edison del IEEE por sus
contribuciones pioneras en la fsica de la computacin y la conduccin.
Los alcances de su trabajo han sido reconocidos en ediciones especiales de dos revistas tcnicas, publicadas con una diferencia de
tiempo transcurrido igual a 10 aos. Ellas son las siguientes: IBM
Journal of Research and Development de Enero de 1988, y Superlattices and Microstructures de Marzo/Abril de 1998.
Fallecimiento
El Dr. Landauer falleci a los 72 aos de edad el 27 de Abril
de 1999 en su hogar ubicado en Briarcliff Manor, New York (USA),
debido a un tumor cerebral.
Gordon Earl Moore

(1929
)
Orgenes
El Dr. Gordon Earl Moore naci el 3 de Enero de 1929 en San Francisco, California, USA.
Formacin Acadmica
Su formacin acadmica se centr en las ciencias fsicas, en lugar del rea electrnica. La Universidad de California en Berkeley
174
APNDICE A
GORDON EARL MOORE
le otorg en 1950 el ttulo de Bachelor of Science (B.Sc.) en qumica; posteriormente el Instituto Tecnolgico de California (Caltech) le
otorg en 1954 el ttulo de Doctor of Philosophy (Ph.D.) en qumica
con orientacin en fsica. En 1956 complet su trabajo postdoctoral
en el Laboratorio de Fsica Aplicada de la Universidad John Hopkins
(USA).
Desarrollo Profesional
El Dr. Moore se uni a William Shockley un egresado del Caltech en el Laboratorio de Semiconductores Shockley de la divisin
Beckman Instruments, pero renunci junto con los ocho traidores
cuando Sherman Fairchild decidi apoyarlos y crear la inuyente
compaa de semiconductores Fairchild TM . Fue as que se convirti
en uno de los fundadores de Fairchild Semiconductor TM , y director
de sus laboratorios de investigacin y desarrollo desde 1959.
Junto con Robert Noyce, Moore fund Intel TM en Julio de 1968, donde trabaj como Vicepresidente Ejecutivo hasta 1975, ao en el que
asumi como Presidente. Posteriormente, en Abril de 1979, Moore
tom posesin del cargo de Presidente de la Junta y Jefe Ejecutivo, manteniendo ese cargo hasta Abril de 1987. Luego, en 1997, la
compaa Intel TM lo nombr Presidente Emrito.
Adems, el Dr. Moore se uni a la Junta de Directores de Gilead
Sciences desde 1996, luego de participar como miembro de la Junta Asesora de Negocios de la compaa desde 1991 hasta 1996.
Tambin ha trascendido que Moore fue Presidente y actualmente
es TrusteeXLVII vitalicio del Caltech.
Distinciones
En el 2003, el Dr. Moore fue designado miembro de la Asociacin
Americana para el Avance de la Ciencia, miembro de la Academia
Nacional de Ingeniera de los Estados Unidos y FellowXLVIII de la Real
Sociedad de Ingeniera del Reino Unido.
XLVII
Trustee: Miembro de un gabinete votado o designado para administrar los

fondos y la poltica de una institucin.
XLVIII
Fellow: Miembro honorario del ms alto rango de una sociedad con gran legado cultural.
175
GORDON EARL MOORE
APNDICE A
La biblioteca del Centro para Ciencias Matemticas de la Universidad de Cambridge fue bautizada en honor a el y a su esposa, lo
mismo ocurri en 1996 con los Laboratorios Moore del Caltech.
En el 2008, el IEEEXLIX le otorg la Medalla de Honor por ser pionero
en el procesamiento de circuitos integrados, y por liderar el desarrollo de memorias CMOS, de microprocesadores para computadoras,
y de la industria de semiconductores. Moore fue caracterizado en la
pelcula Something Ventured (Algo Aventurado) que se estren en
el 2011, ao en el que su genoma fue el primero en ser secuenciado
por la Ion Torrents Personal Genome Machine, que es un imponente dispositivo de secuenciado en paralelo, que obtiene informacin
al sensar en forma directa iones producidos por la sntesis de las
ADN polimerasasL , usando sensores de transistores de efecto campo
(FET) sensibles a los iones.
En 1998 fue nombrado Fellow del Museo de Historia de la Computadora de los Estados Unidos de Amrica, y fue distinguido con la
Medalla Nacional de Tecnologa y la Medalla Presidencial de la Libertad. Esta ltima, es el mayor honor reservado a los civiles de dicho
pas.
Filantropa
El Dr. Moore cre junto con su esposa Betty la Fundacin Gordon
y Betty Moore. En el 2001, el y su esposa donaron 600 millones de
dlares al Caltech, lo cual fue la mayor donacin jams entregada
a una institucin de educacin superior. Moore coment que con
dicha donacin pretenda mantener al Caltech a la vanguardia de la
investigacin tecnolgica.
El 6 de Diciembre del 2007, Gordon y Betty Moore nuevamente donaron 200 millones de dlares al Caltech y a la Universidad de California para la construccin del Thirty Meter Telescope (Telescopio
de 30 metros), el telescopio ms grande del mundo, que tendr un
espejo de 30 metros de dimetro, con lo cual superar en dimensiones al Large Binocular Telescope (Gran Telescopio Binocular).
XLIX
IEEE: Institute of Electrical and Electronics Engineers Instituto de Ingenieros Electricistas y Electrnicos (de los Estados Unidos de Amrica).
L
Las ADN polimerasas participan en el proceso de duplicacin del ADN, para que
durante la mitosis se provea a cada clula hija una copia del ADN original.
176
APNDICE A
LEY DE MOORE
Ley de Moore
El objetivo principal de la microelectrnica es miniaturizar equipos
electrnicos para incluir cada vez ms funciones y componentes
complejos en un espacio limitado, con mnimo peso, baja disipacin de potencia, y costos de produccin reducidos. La ley de MooreLI cobra importancia en este mbito al declarar que el nmero de
componentes electrnicos que puede insertarse con costos rentables en un nico circuito integrado, se duplica cada 18 24 meses. A menudo, se invoca al perodo de 18 meses como necesario
para duplicar el desempeo de un microchip, el cual se entiende
como una mejora al agregarle al mismo ms transistores de mayor
velocidad. Esto fue propuesto por David House, un ejecutivo de la
empresa Intel .
Esta tendencia evolutiva de la microelectrnica, presenta consecuencias de gran impacto y de largo alcance, puesto que histricamente
la duplicacin de la densidad de componentes no se vio acompaada
por una duplicacin en el costo nal de los circuitos integrados; es
as que se logr reducir el costo por transistor a la mitad con cada
duplicacin de la densidad. Prestar atencin que al contener el doble de transistores, un chip de memoria puede almacenar el doble de
datos. Adems, mayores niveles de integracin signican una mayor
cantidad de unidades funcionalmente tiles (como transistores) en
un chip, situadas mucho ms prximas, lo que hace que puedan
interactuar entre s con menor demora.
Por ejemplo, al observar la evolucin de las cmaras digitales, la ley
de Moore predice el ritmo con el que parmetros tales como la velocidad de procesamiento, la capacidad de memoria, el nmero de
sensores, e incluso el nmero y el tamao de los pixels aumenta en
forma permanente. En consecuencia, todas estas mejoras han promovido un incremento en el poder de cmputo por el mismo precio,
lo cual ha estimulado la venta de microchips y la demanda permaLI
Gordon E. Moore enunci pblicamente su ley en el artculo Cramming more

components onto integrated circuits, de la publicacin: Electronics, Volume 38,
Number 8, April 19, 1965. Esto fue luego de observar en 1964 que el nmero
de componentes dentro de los circuitos integrados se haban duplicado cada
ao, desde la invencin de dichos circuitos en 1958; as fue que se atrevi a
predecir que dicha tendencia se mantendra por lo menos 10 aos ms. Pero
en realidad, esa tendencia ha continuado por ms de 50 aos, y muchos expertos
creen que lo seguir haciendo hasta al menos el 2015 o el 2020.
177
ESCALAS DE INTEGRACIN (CONT.)
APNDICE A
nente de incluso ms poder de cmputo.

Al observar la sostenida evolucin de la electrnica de estado slido,
se puede ver que la misma avanz hasta el punto de poderse ubicar
100 millones de transistores en un rea de unos pocos centmetros
cuadrados. Sin embargo, an esos transistores son de mucho mayor tamao que los dispositivos diseados a escala molecular, que
todava se encuentran en la etapa de investigacin. Para brindar una
mejor idea de la escala dimensional involucrada, si a un transistor
tpico y convencional se lo agrandara para que ocupase el tamao
de esta pgina, entonces el tamao correspondiente a un transistor
molecular sera igual al del punto escrito al nal de esta oracin.
Nadie cree que la microelectrnica convencional basada en el silicio continuar respetando la ley de Moore por tiempo ilimitado, sino
que en algn momento se alcanzar un impedimento fsico; y cuando ello suceda, la electrnica molecular vendr en su auxilio para
permitir que la ley de Moore contine siendo vlida en el futuro. De
hecho, se teoriza que hacia el ao 2015, los microprocesadores de
computadoras podran contener alrededor de 15 billones de transistores; y que hacia el 2020, se iniciara una etapa de produccin a
escala molecular, en la que cada molcula se posicionara en forma
individual dentro de los microprocesadores. Posteriormente, cuando
se alcancen escalas de integracin de aproximadamente 0,05 micrones, el tamao de los componentes individuales ser tan pequeo
que la aparicin de efectos cunticos alterar su normal operacin;
y por lo tanto, ser necesaria una nueva tecnologa que se base en
las leyes de la probabilidad.
Escalas de Integracin: Clasicacin y Resea Histrica

La mayor motivacin que impulsa la integracin masiva de componentes electrnicos en un nico chip es que a medida que el tamao
del mismo se reduce, mejora su desempeo, se reduce el costo de
produccin por unidad, y se reduce la potencia consumida durante el proceso de conmutacin. Luego de la integracin, es muy importante que estos dispositivos respondan con gran velocidad, precisin, y estabilidad; incluso ante la presencia de seales con cierto
nivel de interferencia. Es de destacar, que existe una variedad de CIs
178
APNDICE A
ESCALAS DE INTEGRACIN (CONT.)
que combinan circuitos analgicos y digitales en un mismo chip (son

de naturaleza mixta) para lograr convertidores analgicodigital y
convertidores digitalanalgico.
En los comienzos de la integracin electrnica, los primeros CIs contenan unos pocos transistores y se fabricaban recurriendo a una
escala de integracin pequea. Dentro de esta clasicacin se encontraban circuitos digitales que contenan unas decenas de transistores (menos de cien), con los que se formaban unas pocas compuertas lgicas.
El prximo paso evolutivo en la fabricacin de los CIs se dio a nes
de los aos 60, que es cuando aparecieron los microchips que contenan en su interior cientos de transistores (entre 100 y 1.000). A este
nivel de integracin se lo denomin escala de integracin mediana.
La pronta difusin y popularidad que estos componentes lograron se
debi a que eran econmicamente atractivos, puesto que si bien sus
costos de produccin eran un poco ms altos que los correspondientes a los dispositivos con pequea escala de integracin, permitan
disear sistemas ms complejos y de menor tamao, que necesitaban una menor supercie de circuito impreso y demandaban menos
trabajo de ensamblado, ya que con su uso se reduca la cantidad
necesaria de componentes individuales (discretos).
Ms adelante, el cientco Rolf William Landauer (ver pg. 172 del
Apndice A) de IBM propuso por primera vez al describir el concepto terico detrs de esta tecnologa el trmino escala de integracin
grande. Lo cual, sent las bases para futuras denominaciones, segn el nivel de miniaturizacin o integracin de componentes dentro
de un microchip. Es as que condiciones econmicas favorables contribuyeron al xito de la escala de integracin grande a mediados
de los aos 70, la cual permiti encapsular en un nico microchip
decenas de miles de transistores, y dar origen a las memorias RAMLII
de 1 kB de capacidad de almacenamiento, a los chips para clculo, y a los primeros microprocesadores que contenan en su interior
menos de 4.000 transistores.
Los que hoy podran denirse como verdaderos circuitos con escala de integracin grande; es decir, conteniendo hasta 10.000 compuertas lgicas equivalentes, comenzaron a fabricarse en 1974 para
formar parte de las memorias de computadoras y los microprocesadores de segunda generacin.
LII
RAM: Random access memory (memoria de acceso aleatorio).
179
EQUILIBRIO METAESTABLE
APNDICE A
El siguiente gran avance en la integracin de componentes electrnicos permiti, a comienzo de los aos 80, encapsular decenas de
miles de transistores en un nico chip. Esta densidad de componentes tambin corresponde a la escala de integracin muy grande,
y se extiende desde las 10.000 hasta las 100.000 compuertas lgicas equivalentes. Para lograr este avance, los fabricantes respetaron ciertas reglas de diseo que involucraban dimensiones mucho
ms compactas e instalaciones fabriles ms limpias. As se pudieron construir chips con ms transistores; y que al mismo tiempo,
consumen menos energa para operar con un mejor rendimiento.
Una consecuencia de esta necesidad de ahorro energtico fue que la
tecnologa CMOS reemplaz a las tecnologas PMOSLIII y NMOSLIV .
Los procesos de fabricacin de dispositivos integrados con las escalas LSI y VLSI (ver Escalas de Integracin en la pg. 98) estn dominados por los dispositivos MOS (CMOS, PMOS, y NMOS). Los dispositivos con tecnologa CMOS ofrecen ventajas que son aprovechadas al utilizarlos en aplicaciones con reducido consumo energtico;
tales como calculadoras porttiles, relojes pulsera, y computadoras
compactas (laptops y netbooks) alimentadas con bateras. Por otro
lado, los dispositivos con tecnologa NMOS encuentran un uso muy
extendido en los microprocesadores y en las memorias digitales.
Avances posteriores dieron origen, en el ao 1986, a los primeros
microchips de memoria de 1 MB, los cuales contenan ms de un
milln de transistores. Continuando con esa tendencia, los microprocesadores superaron el milln de transistores en 1989, el billn
de transistores en el 2005, y hacia el ao 2007 se incorporaron decenas de billones de transistores en las memorias de estado slido.
Finalmente, segn sea la escala de integracin considerada, la
Tabla 8 brinda una rpida nocin de la cantidad de transistores que
se pueden encapsular dentro de un microchip.
Equilibrio Metaestable
Se dice que un sistema exhibe un estado metaestable cuando presenta un dbil y aparente estado de equilibrio (equilibrio inestable).
LIII
LIV
PMOS: Metal-xido semiconductor canal P.

NMOS: Metal-xido semiconductor canal N.
180
APNDICE A
EQUILIBRIO BIESTABLE
Escala de
integracin
Cantidad de
transistores (nt ) por chip
SSI
MSI
nt < 100
100 nt < 1.000
LSI
1.000 nt < 100.000
VLSI
ULSI
100.000 nt < 1.000.000

1.000.000 nt
Tabla 8: Cantidad de transistores por microchip segn la escala de integracin utilizada.

Nota: Se estima que (aproximadamente) cada compuerta lgica
equivalente est integrada por 10 transistores.
Dicha inestabilidad puede ser fcilmente perturbada por ruido elctrico, y hacer decaer al sistema a un estado ms estable y de menor energa. La Fig. 120 propone una interpretacin esquemtica del
concepto de equilibrio, y los niveles de energa asociados al mismo.
Equilibrio Biestable
La Fig. 121 provee una herramienta visual para interpretar el concepto de estabilidad vinculado con circuitos lgicos biestables, tal
como los FLIP - FLOPS. Estos circuitos, al estar provistos de retroalimentacin positiva, pueden conmutar a cualquiera de sus dos estados estables.
Ver en la Fig. 121 que la pelota no puede permanecer en la cima de
la colina por tiempo indenido; el mismo constituye un estado de
equilibrio inestable y aporta metaestabilidad al sistema. A corto o
largo plazo, la inevitable aparicin de perturbacin generada voluntaria o involuntariamente provocar la cada de la pelota hacia
la izquierda o hacia la derecha de la colina; donde, por tratarse de
dos estados estables, la misma puede permanecer por tiempo indenido
181
EQUILIBRIO BIESTABLE
APNDICE A
Fig. 120: Representacin esquemtica del grado de estabilidad de un sistema.
Fig. 121: Analoga fsica del concepto de estabilidad aplicable a un sistema

biestable (como son los FLIP - FLOPS).
182
APNDICE A
FAN-IN Y FAN-OUT
Fan-in y Fan-out
Para agregar una entrada a una compuerta lgica basada en la tecnologa CMOS, se necesita agregar dos transistores (uno NMOS y
otro PMOS). Este agregado no solo aumenta el rea ocupada por
el microchip, sino que tambin incrementa la capacitancia efectiva
total de la compuerta y, consecuentemente, su retardo en la propagacin de la seal de informacin.
Dicho retardo le impone un lmite prctico al fan-in de, aproximadamente, 4 para una compuerta NAND. Si se requiere un nmero de
entradas mayor que 4, se debe aumentar la complejidad del diseo
para realizar la funcin lgica solicitada con NO ms de 4 entradas
por compuerta. En general, esta estrategia, resulta en un incremento del nmero de etapas conectadas en cascada, lo cual tambin
aumenta dicho retardo. Sin embargo, el retardo producto de esta
estrategia es menor que el obtenido con un mayor fan-in por compuerta.
Con respecto al fan-out de una compuerta, el mismo afecta en forma
directa su capacitancia de carga; la cual, a su vez, aumenta el retardo de propagacin. En consecuencia, si bien la tecnologa CMOS
presenta muchas ventajas, la misma posee una mayor complejidad
circuital cuando se incrementa el fan-in y el fan-out. Adems, una
mayor complejidad circuital tambin demanda la construccin de
microchips de mayor tamao (rea), y aumenta las demoras en la
propagacin de la seal til.
Retardo de Propagacin
El retardo de propagacin es un parmetro muy importante que est estrechamente vinculado con el desempeo dinmico ofrecido por
una familia de compuertas, o circuitos lgicos. Para su caracterizacin, se emplea el retardo de propagacin de la compuerta inversora
bsica de la familia lgica de inters. Por ejemplo, para un inversor
TTL tpico o estndar, los retardos de propagacin tpLH y tpHL pueden
estar en el orden de 20 y 15 nanosegundosLV (ns), respectivamente.
Ciertas familias de CIs presentan retardos de propagacin ms breLV
Conversin de unidad: 1 ns = 109 segundos (s).
183
RETARDO DE PROPAGACIN
APNDICE A
ves, por lo cual se las emplea en aplicaciones de alta velocidad. Por

ejemplo, el retardo de propagacin medio para la familia avanzada
de CIs TTL Schottky ronda los 1,5 ns; mientras que el mismo parmetro para la familia de CIs HTL es de aproximadamente 125 ns.
Con respecto a la tecnologa CMOS, dependiendo del CI considerado,
el retardo de propagacin puede caer dentro del rango que va desde
los 25 ns a los 100 ns. Cuando se requieren CIs apropiados para intervenir en procesos digitales de alta velocidad, se puede optar por
el inversor CMOS 74HCO4, cuyo retardo de propagacin medio est
cercano a los 8 ns.
Mediante la Fig. 10 en la pg. 17, se brind una representacin grca de los retardos de propagacin durante las transiciones de estado: bajoalto y alto bajo. Los mismos fueron identicados,
respectivamente, como tpLH y tpHL . Con estos dos parmetros es posible calcular el retardo de propagacin promedio (tp ) del inversor,
mediante la frmula (26).
tp =
1
(tpLH + tpHL )
2
(26)
Es natural pensar que cuanto menor sea el retardo de propagacin,

mayor ser la velocidad con la que cierta familia lgica transferir
la informacin til. En sntesis, el retardo de propagacin dene la
velocidad con que los componentes y circuitos lgicos operan, y debe
ser tenido muy presente durante la etapa de diseo de los sistemas
digitales.
184
Apndice B
Otros Libros del Autor
La siguiente es una lista de libros publicados por el Dr. Sergio L.
Garca.
1) Hybrid Wind-Diesel Power Plants:
Modeling and Analysis.
Autores: Sergio Leonardo Garca y Mohammad Reza Iravani.
Editorial: VDM Verlag, Berln, Alemania.
Fecha de Publicacin: 22 de Abril del 2008.
ISBN: 9783639005356.
2) Proton Exchange Membrane Fuel Cells:
Fundamental Concepts, Modeling and Analysis.
Autor: Sergio Leonardo Garca.
Fecha de Publicacin: 8 de Junio del 2008.
ISBN: 9783639037265.
3) Celdas de Combustible Ecolgicas:
Teora, Anlisis y Modelado.
Fecha de Publicacin: 18 de Agosto del 2009.
ISBN: 9783639191257.
4) El Generador Hbrido Elico-Diesel:
Teora, Modelado, y Anlisis del Comportamiento Dinmico.
Fecha de Publicacin: 14 de Julio del 2010.
ISBN: 9783639275797.
185
OTROS LIBROS DEL AUTOR
APNDICE B
5) Regulacin de Tensin y Frecuencia en las Redes Elctricas:

Conceptos Tericos y Mtodos de Aplicacin Prctica.
Editorial Acadmica Espaola, Berln, Alemania.
Fecha de Publicacin: 29 de Marzo del 2011.
ISBN: 9783844335026.
186
Bibliografa
Si bien el autor reconoce que el secreto de la creatividad radica
en saber extraviar y olvidar sus fuentes de erudicin, solo a modo
de excepcin, admite haber ejercido la funcin de boy scout al
identicar y explorar la siguiente bibliografa para el desarrollo del
presente documento.
Siempre listo . . . !!!
1) Jerry C. Whitaker (Editor-in-Chief). The Electronics Handbook

(2nd Edition) .
Taylor & Francis Group, 2005.
2) Ian Sinclair. Electronics Simplied (3rd Edition) .
Elsevier, 2011.
3) Mark Balch. Complete Digital Design: A comprehensive guide to
digital electronics and computer system architecture.
McGraw-Hill, 2003.
4) Owen Bishop. Electronics: Circuits and Systems (4th Edition) .
Elsevier, 2011.
5) Volnei A. Pedroni. Digital Electronics and Design with VHDL .
Elsevier Inc., 2008.
6) A. K. Singh, Manish Tiwari y Arun Prakash. Digital Principles Switching Theory.
New Age International Publishers, 2006.
7) R. H. Warring. Understanding Digital Electronics.
Lutterworth Press, 1982.
187
BIBLIOGRAFA
8) John F. Wakerly. Digital Design: Principles & Practices (3rd Edition) .
Prentice Hall, 1999.
9) Clive Maxeld. Bebop to the Boolean Boogie: An unconventional
guide to electronics fundamentals, components, and processes
(2nd Edition) .
Newnes, 2003.
10) A. Saha y N. Manna. Digital Principles and Logic Design.
Innity Science Press LLC, 2007.
11) Anant Agarwal y Jeffrey H. Lang. Foundations of Analog and Digital Electronic Circuits.
Elsevier Inc., 2005.
12) Anil K. Maini. Digital Electronics: Principles, Devices and Applications.
John Wiley & Sons Ltd., 2007.
13) John Crowe y Barrie Hayes-Gill. Introduction to Digital Electronics.
Butterworth-Heinemann, 1998.
14) U. A. Bakshi y A. P. Godse. Analog and Digital Electronics.
Technical Publications Pune, 2009.
15) Roger L. Tokheim. Schaums Outlines of Theory and Problems of
Digital Principles (3rd Edition) .
McGraw-Hill, 1994.
16) Myke Predko. Digital Electronics Guidebook .
McGraw-Hill, 2002.
17) E. O. Prados, J. R. Vzquez, F. R. Vasallo, y F. P. Valls. Maniobra, Mando y Control Elctricos Enciclopedia CEAC de Electricidad .
Ediciones CEAC, S. A., 1976. ISBN 8432960098.
18) Brian Holdsworth y Clive Woods. Digital Logic Design (4th Edition) .
Newnes, 2002.
19) Jacob Millman. Microelectronics: Digital and Analog Circuits and
Systems (3rd Edition) .
McGraw-Hill Book Company, 1986.
188
BIBLIOGRAFA
20) Steven T. Karris. Digital Circuit Analysis and Design with Simulink Modeling and Introduction to CPLDsLVI and FPGAsLVII (2nd
Edition) .
Orchard Publications, 2007.
21) Adel S. Sedra y Kenneth C. Smith. Microelectronic Circuits (6th
Edition) .
Oxford University Press (USA), 2009.
22) Thomas L. Floyd. Digital Fundamentals (9th Edition) .
Pearson Prentice Hall, 2006.
23) Stephen Brown y Zvonko Vranesic. Fundamentals of Digital Logic with VHDLLVIII Design (2nd Edition) .
McGraw-Hill, 2005.
24) S. H. Caldwell. Switching Circuits and Logical Design.
Wiley, New York, 1958.
25) D. D. Givone. Introduction to Switching Theory.
McGraw-Hill, New York, 1970.
26) M. A. Harrison. Introduction to Switching and Automata Theory.
27) F. J. Hill y G. R. Peterson. Introduction to Switching Theory and
Logical Design.
28) M. Krieger. Basic Switching Circuit Theory.
29) E. J. McCluskey Jr. Introduction to the Theory of Switching Theory and Logical Design.
30) R. E. Miller. Switching Theory, Vol. 1.
LVI
CPLD: Complex Programmable Logic Device Dispositivo Lgico Complejo Programable.

LVII
FPGA: Field-Programmable Gate Array Matriz de Compuertas Programables
in situ.
LVIII
VHDL: Virtual Hardware Description Language Lenguaje de Descripcin de
Hardware Virtual.
189
BIBLIOGRAFA
31) H. C. Torng. Switching Circuit Theory and Logic Design.
Addison-Wesley, Reading, Mass., 1972.
32) P. E. Wood Jr. Switching Theory.
33) M. Karnaugh. The Map Method of Synthesis of Combinational
Logic Circuits.
Commun. Electron., No. 9, 1953, pp. 593599.
34) CMOS, the Ideal Logic Family.
Fairchild Semiconductor. Application Note 77, January 1983.
35) Earl D. Gates. Introduction to Electronics (5th Edition) .
Delmar Cengage Learning, New York, USA, 2007.
36) http://www.en.wikipedia.org.
190
Indice Alfabtico
Algebra Booleana
para func. XOR, 78
Algebra de Boole, 24
doble negacin, 40
leyes asociativas, 25
leyes auxiliares, 29
leyes complementarias, 28
leyes conmutativas, 25
leyes de convolucin, 28
leyes distributivas, 25
leyes idempotentes, 29
mltiple negacin, 40
para func. AND, 45
para negacin, 39
primera ley distributiva, 26
segunda ley distributiva, 26
Aplicaciones
combinacin NOT-AND, 47
compuerta NOR, 70
compuerta OR, 57
frecuencmetro digital, 48
Augustus De Morgan
bibliografa, 167
teoremas, 30
Circuitos integrados
555, 159
4049, 160
monolticos, 7
Circulito inversor, 35
Claude Elwood Shannon
ltimos aos, 171
contribuciones, 171
formacin acadmica, 168
inicio del xito, 169

legado y tributos, 170
orgenes, 168
poder de anticipacin, 170
reconocimiento de pares, 170
Compuertas
AND, 41
aplicacin, 47
equivalencia con OR, 95
buffer, 33
circuitos equivalentes, 94
cerrojo, 106
CMOS
caractersticas, 20
encapsulado, 95
entradas inactivas
NAND y AND, 64
NOR y OR, 69
equivalencias
NOR(+) y AND(-), 68
ideales
caractersticas, 19
LV-CMOS, 8
NAND, 58
aplicacin, 61
NOR, 65
NOT, 32
OR, 52
circuito equivalente, 54
equivalencia con AND, 95
OR negativa, 60
resumen, 104
velocidad de respuesta, 20
XNOR, 82
191
INDICE ALFABTICO
INDICE ALFABTICO
desactivacin del set, 116
tipo RS sncrono, 126
Formas de onda binaria, 13
Funciones lgicas
conversin con inversores, 86
representacin, 24
simplicacin, 90
ejercitacin, 90
aplicaciones, 85
XOR, 72
lgebra booleana, 78
aplicaciones, 79
Demora
de apagado, 19
de encendido, 19
Diagrama temporal, 38
George Boole, 166

Gordon Earl Moore
desarrollo profesional, 175
distinciones, 175
lantropa, 176
ley de, 177
orgenes, 174
ENIAC, 165
Equilibrio
biestable, 181
metaestable, 180
Escalas de integracin, 98
CI tridimensional, 103
clasicacin, 178
LSI, 102
MSI, 102
SOC, 103
SSI, 101
ULSI, 102
VLSI, 102
WSI, 102
Estados lgicos, 2
nmero posible, 22
Lgica
HC y TTL, 7
HCT, 7
negativa, 3
permutacin entre, 3
positiva, 3
Mrgenes de ruido, 6
familia HC-CMOS, 8
Fan-in, 21, 183

Fan-out, 21, 183
Flip-Flops, 110
estrategias de disparo, 134
integracin, 154
sincronizacin por nivel, 129
con entradas asnc., 131
tipo D, 137
tipo JK, 145
tipo JK maestro-esclavo, 150
tipo RS, 110
activacin del reset, 114
activacin del set, 116
condicin inestable, 118
desactivacin del reset, 115
Parmetros
de transferencia, 18
locales, 18
Reloj digital
generacin de pulsos, 159
retardos de propagacin, 16
Retardo de propagacin, 183
Robert Gray Gallager, 172
Rolf William Landauer
desarrollo profesional, 173
distinciones, 173
fallecimiento, 174
orgenes, 172
192
INDICE ALFABTICO
INDICE ALFABTICO
Tecnologa CMOS
ventajas, 11
Tringulo de polaridad, 37
Unidad de memoria, 106
Voltajes
de tecnologas BJT y MOS, 5
de tecnologas TTL y CMOS,
10
discriminacin, 5
193
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        

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Voltajes BJT y MOS . . . . . . . . . . . . . . . . . . . . . . . .

Voltajes TTL y CMOS . . . . . . . . . . . . . . . . . . . . . . .

Formas de ondas binarias . . . . . . . . . . . . . . . . . . . .

Estados lgicos posibles . . . . . . . . . . . . . . . . . . . . .

Primera ley distributiva . . . . . . . . . . . . . . . . . . .

Segunda ley distributiva . . . . . . . . . . . . . . . . . .

Teoremas de Augustus De Morgan . . . . . . . . . . . .

Compuerta lgica NOT . . . . . . . . . . . . . . . . . . . . . .

Triangulito indicador de polaridad

Compuerta lgica AND . . . . . . . . . . . . . . . . . . . . . .

Ejemplos de aplicacin de la compuerta AND . . . . . .

Combinacin de compuertas NOT y AND . . . . . . . . .

Ejemplo de aplicacin de la compuerta OR . . . . . . . .

Ejemplos de aplicacin de la compuerta NAND . . . . .

Entradas inactivas (NAND y AND) . . . . . . . . . . . . .

Entradas inactivas (NOR y OR)

Ejemplo de aplicacin de la compuerta NOR . . . . . . .

Compuerta OR EXCLUSIVA (XOR) . . . . . . . . . . . . . . .

Algebra booleana referida a la compuerta XOR . . . . .

Ejemplos de aplicacin de la compuerta XOR . . . . . .

Compuerta NOR EXCLUSIVA (XNOR) . . . . . . . . . . . . . .

Ejemplos de aplicacin de la compuerta XNOR . . . . .

Conversin con inversores . . . . . . . . . . . . . . . . . . . .

Funciones lgicas simplicadas . . . . . . . . . . . . . . . . .

Resumen de compuertas . . . . . . . . . . . . . . . . . . . . . 104

Activacin del reset . . . . . . . . . . . . . . . . . . . . . 114

Desactivacin del set . . . . . . . . . . . . . . . . . . . . 116

La primera computadora digital . . . . . . . . . . . . . . . . . 165

Claude Elwood Shannon . . . . . . . . . . . . . . . . . . . . . 168

Retardo de propagacin . . . . . . . . . . . . . . . . . . . . . . 183

Otros libros del autor . . . . . . . . . . . . . . . . . . . . . . . 185

Niveles de seal (voltajes) correspondientes a las lgicas

Niveles de seal (voltajes) correspondientes a la familia

Niveles de seal y mrgenes de ruido correspondientes

Compuertas lgicas normalizadas LV-CMOS: Voltajes

Tecnologa TTL: Voltajes de seales . . . . . . . . . . . .

Tecnologa CMOS: Voltajes de seales . . . . . . . . . .

Seal perteneciente a un reloj digital . . . . . . . . . . .

Retardo en la propagacin de la seal procesada . . . .

Retardos debidos a transiciones del reloj y a la propagacin de la seal procesada . . . . . . . . . . . . . . . .

10. Parmetros caractersticos de la respuesta transitoria

11. Tabla de verdad demostrando la validez de la segunda

12. Leyes complementarias . . . . . . . . . . . . . . . . . . .

13. Leyes idempotentes . . . . . . . . . . . . . . . . . . . . .

14. Operaciones lgicas equivalentes derivadas de los teoremas de De Morgan . . . . . . . . . . . . . . . . . . . . .

15. Buffer ideal: Smbolo normalizado y respuesta ante un

16. Smbolos de compuerta lgica NOT . . . . . . . . . . . .

17. Signicado del circulito inversor . . . . . . . . . . . . . .

18. Esquematizacin del circulito inversor a la entrada o la

19. Signicado del triangulito indicador de polaridad . . . .

21. Operacin lgica de doble negacin llevada a cabo con

22. Compuerta lgica AND: Smbolo caracterstico y circuito elctrico equivalente . . . . . . . . . . . . . . . . . . .

23. Analoga entre la compuerta AND de 2 entradas y su

24. Compuerta AND de 3 entradas: Smbolo caracterstico

25. Compuerta AND de 4 entradas: Smbolo caracterstico

27. Versin muy simplicada de un frecuencmetro digital

28. Circuitos lgicos de autocoincidencia equivalentes y su

29. Circuito lgico de autocoincidencia de dos entradas y

30. Compuerta lgica OR: Circuito elctrico equivalente y

31. Analoga entre la compuerta OR de 2 entradas y su circuito elctrico equivalente . . . . . . . . . . . . . . . . .

32. Compuerta OR de 3 entradas: Smbolo caracterstico y

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