UNIVERZITET U ISTONOM SARAJEVU

ELEKTROTEHNIKI FAKULTET

ZAVRNI RAD

DIGITALNE FAZNO ZAKLJUANE PETLJE

Mentor: Student:
Doc. Dr Slobodan Lubura Danijela ivanovi

Istono Sarajevo, decembar 2010. g.

 SADRAJ:
1. UVOD.....................................................................................................................................3
2. OPTI PREGLED FAZNO ZAKLJUANIH PETLJI..........................................................4
2.1 Pregled ema fazno zakljuane sinhronizacije..................................................................4
2.2 Izazov sinhronizacije........................................................................................................5
2.3 Analone fazno zakljuane petlje.......................................................................................6
2.3.1 Osnovne komponente analogne fazno zakljuane petlje...........................................8
2.3.2 Analiza analogne fazno zakljuane petlje................................................................11
3. DIGITALNE FAZNO ZAKLJUANE PETLJE..................................................................13
3.1 Prednosti DPLL u odnosu na APLL...............................................................................13
3.2 Elementi DPLL...............................................................................................................14
3.3 Klasifikacija digitalnih fazno zakljuanih petlji.............................................................15
4. PRIMENA DIGITALNIH FAZNO ZAKLJUANIH PETLJI............................................22
4.1 Primena DPLL u prnosu podataka..................................................................................22
5. MODELOVANJE PLL U MATLAB-SIMULNIKU............................................................32
6. ZAKLJUAK.......................................................................................................................35
7. PRILOZI...............................................................................................................................36
8. LITERATURA......................................................................................................................38

2
 1. UVOD
Fazno zakljuane petlje (PLL) predstavljaju jednu od najaktuelnijih tema u obradi signala i
teoriji komunikacija. Poetna ideja javila se 1919. u kontekstu sinhronizacije oscilatora.
Teorija fazno zakljuanih petlji zasnovana je na teoriji povratne sprege pojaavaa. PLL su
znaajno doprinele razvoju komunikacija i servo sistema. Zbog ubrzanog razvoja integrisanih
kola 1970-ih, PLL imaju iroku primenu u modernoj obradi signala i komunikacionim
sistemima. Oekuje se da e PLL doprineti poboljanju performansi i pouzdanosti buduih
komunikacionih sistema. PLL se primenjuju u filtriranju, frekvencijskoj sintezi, kontroli
brzine motora, frekvencijskoj modulaciji, demodulaciji, detekciji signala,... [1]

TA JE FAZNO ZAKLJUANA PETLJA?

Fazno zakljuana petlja je kolo koje sinhronizuje signal iz oscilatora sa drugim ulaznim
signalom, koji esto nazivamo referentni signal, tako da oni rade na istoj frekvenciji.
Sinhronizovani oscilator je obino naponski kontrolisan oscilator (VCO). Petlja sinhronizuje
VCO sa referencom poredei njihove faze i kontroliui VCO na nain koji odrava
konstantan odnos izmeu ta dva signala. Kod nekih vrsta fazno zakljuanih petlji fazna veza
se odrava konstantnom, dok je kod ostalih dozvoljeno da taj odnos malo varira. Frekvencija
uvek mora biti sinhronizovana. Ukoliko to nije sluaj kazemo da petlja nije zakljuana.

ZATO KORISTITI FAZNO ZAKLJUANU PETLJU?

Fazno zakljuane petlje se esto koriste jer omoguavaju filtriranje faze i frekvencije signala
koji je slian talasnim oblicima napona i struje, koje daje obian elektronski filter. Dizajner
ima izvesnu kontrolu nad nainom na koji faza (ili frekvencija) naponski kontrolisanog
oscilatora prati promene referentne faze (ili promene referentne frekvencije-jedna ne moe
bez druge). Petlje mogu biti napravljene da brzo ili sporo prate promene. Ova osobina je
posebno vana za otklanjanje efekata smetnje na referentni signal ili na sinhronizovani
oscilator ili za oba sluaja ukoliko je dobar dizajn.
Ako pretpostavimo da je referentni signal fazno modulisan signal konstantne amplitude (npr.
frkventno modulisan (FM) radio signal) spektar naponski kontrolisanog oscilatora bie
proiena verzija referentnog spektra. PLL, dok reprodukuju referentni signal, odbacuju sve
umove amplitudne modulacije i sve ostale umove ija je frkvencija znaajno udaljena od
frkvencije signala. PLL se ponaa kao filter koji prati frekvenciju signala. U stvari, PLL moe
da obezbedi filtriranje koje obini filteri ne mogu, jer mogu da prate signal ija frekvencija
varira polako za iznos koji je vei od propusnog opsega filtera.
Jo jedna primena PLLa je u faznoj ili frekvencijskoj modulaciji i demodulaciji signala. Ovo
je mogue jer unutar PLL postoji napon koji je proporcionalan frekvenciji referentnog signala
i jo jedan koji prati fazu. Ne samo da se oni mogu izdvojiti za demodulaciju, ve i petlja
moe biti primorana da proizvede promene faze ili frekvenije koje su proporcionalne
naponima koji su ubaeni u petlju i da se na taj nain obezbedi modulacija. PLL se takoe
koriste u frekvencijskoj sintezi, gde naponski kontrolisan oscilator osciluje na viestrukom
izboru reference. U ovom sluaju oscilator je sinhronizovan sa refrencom iako nemaju istu
frekvenciju. Meutim, kombinacija kontrolisanog oscilatora i delitelja frekvencije moe se
posmatrati kao sinhronizovani oscilator, ija je frekvencija oscilovanja jednaka frekvenciji
referentnog signala. [2]

3
 2. OPTI PREGLED FAZNO ZAKLJUANIH PETLJI

2.1 Pregled ema fazno zakljuane sinhronizacije

Iako nije eksplicitno navedeno, u analizi performansi komunikacionog sistema,

sinnhronizacija izmeu prijemnika i predajnika se podrazumeva. Na primer, u sluaju
koherentne PSK (Phase Shift Keying) demodulacije prijemnik je duan da prui maksimalnu
verovatnou prepoznavanja simbola, tako to poredi dolazne signale sa nizom unutranjih
generisanih referentnih signala. Generisanje ovih referentnih signala, za koje se pretpostavlja
da su isti kao i signalni alfabet predajnika, zahteva sinhronizaciju prijemnika sa prijemnim
nosiocem. To znai da mora postojati fazno poravnanje izmeu dolaznog nosioca i generisane
kopije u prijemniku. Ukoliko nije bilo modulisanih podataka u dolaznom nosiocu on i kopija
prolaze istovremeno kroz nulu. Za prijemnik u ovom stanju kaemo da je fazno zakljuan sa
predajnikom. Ovo stanje mora biti paljivo aproksimirano ukoliko se eli da koherentno
modulisan signal bude precizno demodulisan.
Pojam fazno zakljuan znai da je lokalni oscilator fazno i frekvencijski sinhronizovan sa
prijemnim nosiocem. Pored toga, i prijemni subnosioci moraju biti fazno zakljuani, ako
signal koji sadri informaciju nije direktno modulisan na nosioca. Ukoliko predajnik ne
odrava fazno poklapanje nosioca i subnosioca, prijemnik je duan da generie kopiju
subnosioca i proveri njegovu fazu nezavisno od kopije nosioca. Samim tim se postie fazno
zakljuavanje i nosioca i subnosioca.
Od prijemnika se zahteva da postigne sinhronizaciju simbola praenjem poetka i kraja
dolazeih (ulaznih) simbola. Takoe, moraju se utvrditi odgovarajui intervali za integrisanje
energije simbola i obezbediti njihovo ispravno prepoznavanje. Ovo se postie proizvodnjom
pravougaonih impulsa, ije su promene nule usklane sa promenama simbola u dolaznom
signalu. Na taj nain se ostvaruje stanje zakljuanog simbola. Obino veliki broj nosioca
nalae postizanje sinhronizacije sa raznim kolima koja se koriste za faznu sinhronizaciju.
Kada je re o komunikacionim sistemima, sinhronizacija odnosno okvir za sinhronizaciju
mora biti na visokom nivou. Poto se informacije obino organizuju u blokove, koji su
kodovani, dekoder mora poznavati granice izmeu kodnih rei da bi se obezbedila ispravna
poruka ili izvlaenje (ekstrakcija) podataka.
U TDMA (Time Division Multiple Access) (Multipleksiranje sa podelom vremena), gde vie
korisnika u razliitim trenucima tj. vremenskoj raspodeli koristi isti kanal, neophodno je
poznavati granice izmeu kanala korisnika kako bi se na odgovarajui nain prenele
informacije. Slino kao kod sinhronizacije simbola, sinhronizacija okvira ekvivalentna je
generisanju pravougaonih impulsa, gde se prelazi nula podudaraju sa prelazima sa jednog
okvira na drugi.
Svi nivoi sinhronizacije, faza, simbol i okvir, neophodni su u veini digitalnih
komunikacionih sistema, koji koriste koherentne modulaciione tehnike. Nasuprot tome,
sistemi bazirani na nekoherentnoj modulaciji koriste sinhronizaciju okvira i simbola, kao i
sinhronizaciju frekvencije u kojoj je dozvoljeno da kopija nosioca, generisana u prijemniku,
ima dozvoljen konstantni fazni ofset. Izbor izmeu koherentne i nekoherentne modulacione
tehnike zavisi od eljenih performansi i sloenosti implementacije.
Iako za sada izgleda da je sinhronizacija vezana samo za prijemnik, postoje komunikacioni
sistemi koji koriste predajnik za obavljanje sinhroniacije. Predajnik podeava vreme i
frekvenciju prenosa, koji odgovaraju oekivanjima prijemnika. Na primer, mnogi zemaljski
terminali u satelitskim komunikacionim mreama usmeravaju svoj prenos prema jednom
satelitskom prijemniku. Predajnici se oslanjaju na povratnu putanju prijemnika radi

4
utvrivanja tanosti sinhronizacije to esto podrazumeva dvosmernu komunikaciju ili mreu.
Dakle, predajna sinhronizacija se esto naziva i mrena sinhronizacija.

2.2 Izazov sinhronizacije

Kao to je ranije pomenuto, izmeu performansi i sloenosti implementacije postoji

kompromis. Za dodatne nivoe sinhronizacije potrebni su hardver ili softver u prijemniku za
prikupljanje i praenje, a to kota. Tu su i trokovi opte sinhronizacije i potronje energije.
Meutim, poboljane performanse i svestranost jo uvek preteu u odnosu na navedene
trokove. Projektanti komunikacionih sistema su uvek usmereni ka projektovnju sistema sa
visokim stepenom sinhronizacije.
Primer za ovu strategiju prjektovanja je sluaj komercijalnog analognog radio emitovanja koji
koristi amplitudnu modulaciju AM (Amplitude Modulation). Ovaj sistem se obino sastoji od
centralnog predajnika koji opsluuje vie prijemnika, koji pokrivaju svoje oblasti, i ne
ukljuuje sinhronizaciju. Meutim, propusni opseg prijemnika mora biti dovoljno irok za
smetaj modulisanog signala (koji nosi informaciju), jer dolazi do naglih promena frekvencije
usled variranja frekvencije lokalnog oscilatora koji generie nosioca.
Sa ovim dodatnim zahtevom performanse prijemnika bie degradiarne zbog injenice da
detektor troi dodatnu energiju, koja nije uzeta u obzir u teorijskoj analizi. Dodavanje
elementa sinhronizacije prijemniku reie ovaj problem i dodatno poboljati performanse.
Ako prijemnik sadri dodatna kola za praenje dolaznog signala, prijemni filter bie centriran
oko nosioca, ak iako on varira i energija utroena za detekciju e se smanjiti, to daje manji
odnos signal-um (SNR).
Prelaskom na digitalne komunikacije, isti kompromis se moe postii izborom modulacionih
ema. Na primer, BFSK (Binary Frequency Shift-Keying) spada u najjednostavnije digitalne
prijemnike u smislu implementacije i zahteva samo sinhronizaciju simbola i frekvencije.
Meutim, izborom ove modulacione eme prijemnik moe postii istu verovatnou greke
bita sa 4 dB manjim SNR. Kompromis izmeu sloenosti i performansi dodatno je proiren
korienjem algoritama za kontrolu greke u kodiranju. Iako nude bolje performanse pod
strogim uslovima rada, takoe su pogodni i za sloenije implementacije i zahtevaju vei nivo
sinhronizacije izmeu blokova, poruka i ramova.

Sl.1.1 Blok dijagram PLL-a

5
 2.3 Analone fazno zakljuane petlje

PLL se definie kao kolo koje omoguava odreenom sistemu da prati neki drugi sistem.
Preciznije reeno, PLL je kolo koje sinhronizuje izlazni signal (koji generie oscilator) sa
referentnim signalom po frekvenciji i fazi. U sinhronizovanom ili zakljuanom stanju fazna
razlika signala na izlazu oscilatora i referentnog signala je ili nula ili proizvoljna konstanta. U
sluaju da doe do fazne greke, kontrolni mehanizam podeava oscilator u cilju svoenja
greke na minimum. U takvom kontrolnom sistemu faza izlaznog signala je zakljuana sa
fazom ulaznog referentnog signala. Ovo je jo jedan razlog zato se ovakav kontrolni sistem
naziva fazno zakljuana petlja. Osnovne funkcionalne komponente PLL-a su: naponski
kontrolisan oscilator (VCO), fazni detektor (PD) i filter petlje (LF).
Signali od interesa za PLL blok dijagram prikazani su na slici 1.1. Njihova odjanjenja su
sledea:
v1 (t ) -ulazni ili referentni signal sa ugaonom frekvencijom 1
v2 (t ) -izlazni signal naponski generisanog oscilatora sa ugaonom frekvencijom 2
vd (t ) -izlazni signal faznog detektora
v f (t ) -izlazni signal filtera petlje
e -fazna greka, definie se kao fazna razlika izmeu signala v1 (t ) i v2 (t ) .

Naponski kontrolisan oscilator osciluje na ugaonoj frekvenciji 2 , koja je odreena izlaznim

signalom filtera petlje v f (t ) . Ugaona frekvencija data je izrazom:

2 (t ) 0 K 0 v f (t )
(1.1)

0 je srednja uestanost naponski kontrolisanog oscilatora, a K 0 njegovo pojaanje. Fazni

detektor poredi fazu izlaznog signala sa fazom referentnog signala i generie izlazni signal
vd , koji je priblino proporcionalan faznoj greci e . Signal je dat sledeim izrazom:

vd (t ) K d e , e
(1.2)

K d predstavlja pojaanje faznog detektora. Izlazni signal vd (t ) sastoji se od jednosmerne

komponente i nadreene naizmenine komponente. Poto je ona kasnije nepoeljna ponitava
se u filteru petlje. Ako predpostavimo da je ugaona frekvencija ulaznog signala v1 (t )
jednaka srednjoj frekvenciji 0 , naponski kontrolisan oscilator radi na srednjoj frekvenciji
0 , fazna greka je nula i izlazni signal iz filtera petlje je takoe nula. Ako fazna greka u
poetku nije jednaka nuli, fazni detector e na svom izlazu imati signal vd koji je razliit od
nule. Posle nekog vremena filter petlje e na svom izlazu dati konaan signal v f , koji e
uzrokovati promenu radne frekvencije naponski kontrolisanog oscilatora i na taj nain e
fazna greka konano nestati.
Sada predpostavimo da se frekvencija ulaznog signala u trenutku t 0 iznenada promeni za
. Zbog toga e se javiti faza ulaznog i izlaznog sinala, to dovodi do fazne greke, koja e
se poveavati sa vremenom. Fazni detektor razvija signal vd (t ) , koji se poveava sa
vremenom, to ima za posledicu poveanje signala v f (t ) sa kanjenjem koje unosi filter
petlje. Naponski kontrolisan oscilator poveava svoju frekvenciju u cilju smanjenja fazne
greke i nakon nekog vremena smirivanja on e oscilovati na frekvenciji ulaznog signala. U

6
zavisnosti od vrste filtera koji se koristi, krajnja fazna greka bie svedena na nulu ili e imati
neku konanu vrednost.
Naponski kontrolisan oscilator sada radi na frekvenciji koja je vea od srednje 0 za iznos
. Ovo e prisiliti signal v f (t ) da se ustali na krajnju vrednost v f / K 0 . Ako je
srednja frekvencija ulaznog signala frekvencija koju modulie proizvoljan nisko frekventni
signal, tada je izlazni signal iz filtera petlje demodulisan signal. Shodno tome, PLL se moe
koristiti kao FM demodulator, ili u irem smislu kao demodulator bilo kog programa koji uva
informacije u frekvenciji faze modulisanog nosioca.

Sl.1.2 Fazni detektor, klasino meanje

Jedna od najinteresantnijih osobina PLL-a je njihova sposobnost da suzbiju superioran um

ulaznog signala. Predpostavljajui da je ulazni signal degradiran umom, fazni detektor e
pokuati da izmeri faznu greku izmeu ulaznog i izlaznog signala. um na ulazu uzrokovae
prolazak signala v1 (t ) kroz nulu ranije ili sa zakanjenjem na stohastiki nain. Kao
posledica toga izlazni signal faznog detektora vd (t ) pulsirae oko prosene vrednosti. Ako je
skraivanje frekvencije filtera petlje dovoljno nisko da se um u signalu v f (t ) skoro i ne
primeuje i ako naponski kontrolisan oscilator radi na takav nain da je faza signala v2 (t )
jednaka prosenoj fazi signala v1 (t ) , moe se konstatovati da je PLL u stanju da detektuje
signal koji je um degradirao. Ova pojednostavljena razmatranja pokazuju da je PLL tipian
servo sistem koji kontrolie fazu izlaznog signala v2 (t ) .

7
2.3.1 Osnovne komponente analogne fazno zakljuane petlje

FAZNI DETEKTOR

Kao to je ve ranije pomenuto, funkcija faznog detektora je da poredi faze ulaznog i izlaznog
signala i generie signal greke koji je proporcionalan faznom odstupanju izmeu njih. Ureaj
koji moe ovo da postigne naziva se mikser. On generie sume i razlike frekvencija koje se
dovode na njegov ulaz. Meanje faznog detektora prikazano je na slici 1.2.
Ovaj fazni detektor bolje deluje na um u odnosu na ostale detektore, jer radi na celoj
amplitudi ulaznog signala i signala iz oscilatora umesto da ih kvantizira. Uravnoteeni mikseri
su najpogodniji za PLL aplikacije u opsegu mikrotalasnih frekvencija. Sve ovo rezultira
petljom ije pojaanje zavisi od amplitude signala. Osim toga neidealnost u kolu gde je
postavljen mikser utie na nelinearnost odziva. Kada um ne predstavlja problem, poeljno je
da se koristi detektor koji je otporan na ove efekte.

NAPONSKI KONTROLISAN OSCILATOR

Pravougaoni impulsi koje generie PLL dolaze iz naponski kontrolisanog oscilatora, koji
generie periodine oscilacije. Frekvencija ovih oscilacija moe se kontrolisati modulisanjem
nekog kontrolnog napona. U PLL-u kontrolni napon odgovara nekom filtriranom obliku fazne
greke. Kao odgovor na ovo, naponski kontrolisan izvor podeava svoju frekvenciju. Kako
frekvenciju naponski kontrolisanog izvora menja kontrolni napon, tako i fazna greka tei
nuli. Podeavanje frekvencije da bi se postiglo zakljuavanje faze rezultuje modelovanjem
oscilatora kao integratora.
Naponski kontrolisani oscilatori su uglavnom prstenasti, relaksacioni ili rezonantni oscilatori.
Prstenasti oscilator sastoji se od neparnog broja invertora, koji su povezani u povratnu spregu.
Relaksacioni oscilator koristi mitov triger da generie stabilne pravougaone impulse. U
pozitivnu povratnu spregu se ubacuje rezonantno kolo, kao to je prikazano na slici 1.3.
Rezonantno kolo u pozitivnoj povretnoj sprezi ima polove u blizini ose j . Sada
razmatrajmo propusni opseg filtra.

20 s
F (s) (1.3)
s 20 2
2

Za G ( s ) K 1 sledi:

2
G(s) s 2 20 s 0
VCO( s ) K 2
1 G (s) F ( s) s 2 10 s 0
2

(1.4)

gde je 1 (1 K ) . Smanjenje priguenja naziva se Q pojaanje ( Q 1 / 2 ) i jo vie

pomera polove ka osi j . Frekvencija se kontrolie promenom kapacitivnosti u rezonantnom
kolu. Umesto kondenzatora se koristi varaktor dioda. Jednostavno rezonantno kolo prikazano
je na slici 1.4, gde se frekvencija kontrolie podeavanjem inverznog napona polarizacije
varaktor diode C1 .

8
 Sl.1.3 a) blok dijagram oscilatora, b) rezonantno LC kolo, c) rezonantna p mrea

Ostali oblici naponski kontrolisanih oscilatora kao to su kristalni oscilatori i YIG oscilatori u
sutini rade na isti princip, ali imaju modifikovano rezonantno kolo. U svim digitalnim PLL-
ovima naponski kontrolisan oscilator je zamenjen digitalno ili numeriki kontrolisanim
oscilatorima (DCO/NCO). U ovom sluaju ulazni napon je zamenjen digitalnom vrednou, a
na izlazu je digitalni oscilatorni talasni oblik.

FILTER PETLJE

NF filter ignorie visoke frekvencije i druge dinamike koje ne utiu na ponaanje petlje za
vreme konstantne faze. Poto su PLL uglavnom drugog reda, a naponski kontrolisan oscilator
se modeluje kao integrator, filteri petlje unose kanjenje. Tanije, filter petlje sastoji se od
integratora koji moe da prati ,,divljanje faze, to je u koraku sa frekvencijom.
Za sistem sa dvostrukim integratorom potrebno je da minimalna faza filtera petlje bude nula
da bi se odrala stabilnost, bez obzira da li je filter digitalan ili analogan. Petlje veeg stepena
mogu se dobiti dodavanjem dodatnih parova nula/pol u filter. Analogna kola na slici 1.5
pokazuju tipine primene aktivnog i pasivnog filtera petlje. Prenosna funkcija aktivnog dela,
prikazanog na slici 1.5 b), prilino je poznata:

V0 sR2 (C 2 C3 ) 1

Va Vb sR1C 2 ( sR2 C3 1)
(1.5)

9
 Sl. 1.4 Naponski kontrolisan oscilator

Sl. 1.5 Analogni filter a) pasivni deo, b) aktivni deo

Sl. 1.6 Klasino meanje PLL-a

10
2.3.2 Analiza analogne fazno zakljuane petlje

Slika 1.6 pokazuje klasino meanje PLL-a, koje se uglavnom koristi da opie i teoretski
analizira rad PLL-a. Praktine petlje uglavnom izgledaju kao na slici 1.7. Diferencijalni
pojaava se koristi da prigui dvostruku frekvenciju, pojasni filter da ogranii propusni opseg
ulaznog signala. Sinusni napon na ulazu petlje, prikazan na slici 1.7, moe se napisati kao:

v1 A sin(i t i )
(1.6)

Izlazni signal naponski kontrolisanog oscilatora dat je izrazom:

v0 VCOout (t ) cos( 0 t 0 )
(1.7)

Izlaz iz miksera sa slike 1.7 dat je izrazom:

vd Mixerout (t ) AK m sin(i t i ) cos(0 t 0 )

(1.8)

gde je K m pojaanje miksera. Analiza PLL-a uraena je kroz nekoliko pojednostavljenih

koraka. Korienjem dobro poznatih trigonometrijskih identiteta u izrazima PLL-a

2 sin(i t i ) cos(0 t 0 )
(1.9)

sin (i 0 )t i 0 sin (i 0 )t i 0 (1.10)

i uvoenjem dve predpostavke doiemo do uobiajenog modela PLL-a.

Sl.1.7 Blok ema praktine PLL

11
Uzmimo da je d i 0 . Pretpostavke su sledee:

1. Prvi izraz u (1.9) je smanjen zbog filtera na slici 1.7 i priprode PLL-a da proputa
niske frekvencije
2. i 0 , tako da razlika moe biti uraunata u d . To znai da se naponski
kontrolisan oscilator moe modelovati kao integrator.

Problem predstavlja to to je ovo jo uvek nelinearam sistem i takav sistem je teko

analizirati. Tipine metode analize ukljuuju:

1. Linearizaciju - za male vrednosti d sledi:

sin( d ) d , cos( d ) 1 , d 2 0
Iako je ovo korisno za prouavanje petlji koje su blizu zakljuavanja, ne pomae u analizi
kada je d veliko.

2. Fazni portreti ovaj metod je klasian grafiki metod za analizu ponaanja

nelinearnog sistema nieg reda. Nedostatak ove metode je taj to se u potpunosti mogu
opisati samo sistemi prvog i drugog reda.

Sl.1.8 Linearizovani model PLL-a

Linearizovan model prikazan je na slici 1.8. Evo ta se koristi u veini metoda za analizu i
merenje PLL-a. Promena faze detektora i naponski kontrolisanog oscilatora dovodi do
poboljanja preciznosti sistema. Iako ovaj linearni model sadri korisne informacije o faznioj
karakteristici PLL-a, on ima i neke vrlo vane propuste koji se pokazuju u simulaciji ili
konstrukciji klasine PLL i oni su:

1) Kao to se vidi iz izraza (1.8) amplituda fazne greke zavisi od amplitude A

ulaznog signala. Linearizovan model ima pojaanje petlje koje zavisi od svih
komponenti petlje. Dakle, amplituda ulaznog signala se mora prilagoditi ili se
njen uticaj na petlju mora predvideti.

12
 2) Jednaine PLL-a su krute, tj. petlja ima komponente u osnovnom opsegu i
20 . Simulacija jednog odbirka je dovoljno brza da odcrta, drugi je obino
suvie spor da odcrta sledei (zbog velikog broja odbiraka).

PLL model na slici 1.8 predstavlja sistem sa zatvorenom povretnom petljom.

Komplementarna osetljivost funkcije prenosa T (s ) dobija se kao:

0 (s) K d K v F (s)
T ( s) (1.11)
i (s) s K d K v F (s)

Osetljivost funkcije prenosa dobija se na slian nain:

d s
S ( s)
i s K d K v F ( s)
(1.12)

Meu osnovnim osobinama su red funkcije prenosa i stabilnost petlje. Red funkcije prenosa
PLL sistema odreen je stepenom u imeniocu izraza (1.10). Stabilnost sistema moe se
odrediti na vie naina. Neki od njih su: GMK, Bode, Nikvist , Nikols,...

3. DIGITALNE FAZNO ZAKLJUANE PETLJE

3.1 Prednosti DPLL u odnosu na APLL

Analogne fazno zakljuane petlje (APLL) se jo uvek koriste, iako digitalne fazno zakljuane
petlje (DPLL) privlae panju zbog prednosti digitalnih sistema u odnosu na analogne. Ove
prednosti ukljuuju bolje performanse, brzinu, pouzdanost i smanjenje veliine i cene. DPLL
mogu ublaiti mnoge probleme koje stvaraju APLL. Sledi kratko poreenje:

1. Glavni nedostatak APLL-a je osetljivost naponski kontrolisanog oscilatora (koji

odreuje centralnu frekvenciju) na promene temperature i napona napajanja. Zbog
toga se javlja potreba za poetnom kalibracijom i povremenim podeavanjima. DPLL
nemaju takvih problema.
2. Detektori greke kod APLL koriste analogne mnoae (balansirane mnoae), koji su
osetljivi na jednosmerni drift. To je problem koji ne postoji kod DPLL.
3. DPLL mogu raditi na veoma niskim frekvencijama, koje inae stvaraju probleme kod
APLL. Ovi problemi odnose se na rad NF filtera prilikom vaenja komponenti niih
frekvencija. Za bolju rezoluciju frekvencije potrebno je vee vreme, a to smanjuje
brzinu zakljuavanja.
4. APPL su esto spore i nepouzdane. Osnovni blok dijagram DPLL prikazan je na slici
2.1 i one imaju bre zakljuavanje. Problem nastaje zbog analognog NF filtera i
analognog mnoaa u faznom detektoru.

13
NF filter ne moe izdvojiti nie frekvencije u roku od nekoliko ulaznih ciklusa, jer e uzak
vremenski prozor unititi informacije u frekvencijskom domenu (zbog kompromisa izmeu
vremena i rezolucije frekvencije). Isto obrazloenje vai i za uravnoteen modulator u faznom
detektoru. Nasuprot tome, rad digitalnog filtera zasniva se na konvergenciji diferencijalne
jednaine, koju odreuju njeni koeficijenti. Rad faznog detektora zasniva se na trenucima
odabiranja, a ne na poreenju frekvencija. To je razlog zato DPLL mogu postii
zakljuavanje u roku od nekoliko ciklusa. [1]

Sl. 2.1 Osnovni blok dijagram digitalne fazno zakljuane petlje

3.2 Elementi DPLL

DIGITALNI FAZNI DETEKTOR

Najjednostavnije je XOR kolo. Dobro je u poreenju sa analognim mikserom, vri

zakljuavanje u blizini 90 0 fazne razlike, na izlazu daje pravougaone impulse ija je
frekvencija duplo vea od frekvencije referentnog signala. Prosena vrednost (aplituda) ovih
pravougaonih impulsa je jednosmerna komponenta koja podeava frekvenciju VCO.
Pravougaoni impulsi menjaju faktor ispune srazmerno faznoj razlici u VCO kontroli napona.
XOR kolo zahteva da na ulazima budu simetrini (ili priblino simetrini) pravougaoni
impulsi. Ostale njegove karakteristike su dosta sline analognom mikseru, kao to su:
hvatanje opsega, vreme zakljuavanja, NF filter.
Sloeniji fazni detektori koriste kola koja odruju koji od dva signala imaju ei ili bri
prolazak kroz nulu.

NCO ili DCO

Numeriki kontrolisan oscilator (NCO) ili digitalno kontrolisan ocsilator (DCO) je sistem za
sintezu opsega frekvencija iz fiksne vremenske baze. On vri sintezu preciznih frekvencijskih
odnosa veoma irokog opsega. NCO generie bone opsege, simetrino sa obe strane
frekvencije vremenske baze. Gornji boni opseg e biti oslabljen u odnosu na donji. Meutim,
gornji boni opseg moe se uspeno koristiti u sintezi frekvencije. NCO ili DCO sastoji se od
nekoliko delova:

14
 1. Fazni akumulator obavlja ulogu digitalnog generatora talasnih oblika tako to
poveava broja faze (fazu brojaa) po uzorku prirasta.
2. Pretvara faze u amplitudu obino se realizuje u odliku ROM memorije. Fazne
vrednosti se uvaju u tabeli za stvaranje talansih oblika da bi se moga stvoriti talasni
oblik za bilo koji fazni ofset.
3. D/A konvertor je potreban ako je neophodan analogni izlazni signal. U tom sluaju
skup odbiraka koji su sekvencijalno izvueni iz tabele, u koraku 2, prosleuju se D/A
konvertoru.
4. Izlaz iz D/A konvertora mora se naknadno filtrirati pomou analognog filtera, kako bi
se otklonila izoblienja i treperenje signala. Alternativno, digitalni talasni oblik moe
se direktno koristiti kao ulaz za dalju digitalnu obradu signala.

Na ovaj nain, odnos (ratio) frekvencije koja se proizvede ograniena je precizniu

aritmetike koja se koristi za izraunavanje faze. Istivremeno, DCO je fazno i frekvencijski
agilan (hitar, brz) i moe se lako modifikovati (izmeniti) da daje fazno i frekvencijski
modulisane signale ili pravougaone impulse na svom izlazu. DCO (NCO) moe se sastojati od
digitalnog brojaa, kao to je ip 82C53. Ovakav DCO proizvodi pravougaone impulse koji su
veoma precizni. Pravougaoni impulsi zatim mogu biti modifikovani (izmenjeni) analognim
tehnikama za promenu oblika signala. Kod nekih sinteza DCO se koristi kao jeftina zamena
za VCO. U tim aplikacijama, njihova najvea prednost je stabilnost bez frekvencijskog
odstupanja (drifta). [3]

3.3 Klasifikacija digitalnih fazno zakljuanih petlji

Digitalne fazno zakljuane petlje mogu se podeliti u dve glavne kategorije u zavisnosti od
vrste odabiranja:
1. uniformne (ravnomerne) DPLL
2. neuniformne (neravnomerne) DPLL

DPLL se mogu klasifikovati i prema mehanizaciji faznog detektora:

1. flip-flop DPLL (FF-DPLL)
2. DPLL sa Nikvistovom stopom odabiranja (NR-DPLL)
3. DPLL koje prednjae i kasne (LL-DPLL) tzv. binarno kvantovane DPLL (BQ-DPLL)
4. ekskluzivne ili DPLL (XOR-DPLL)
5. DPLL sa prolaskom kroz nulu(ZC-DPLL)
Prva dva tipa pripadaju uniformnom odabiranju, dok ostali pripadaju neuniformnom.

FLIP-FLOP DPLL

Kod ove vrste DPLL fazni detektor je realizovan pomou set-clear flip-flopova i brojaa, kao
to je prikazano na slici 2.2. Sinusni signal na ulazu pretvara se u povorku pravougaonih
impulsa pomou operacionog pojaavaa, koji ovde radi kao komparator. Izlaz flip-flopa Q
setovan je na loguku 1 za pozitivnu ivicu na izlazu komparatora, a na logiku 0 za
pozitivnu ivicu na izlazu digitalno kontrolisanog oscilatora. Trajanje, kada je Q na nivou 1,
je proporcionalno faznoj greci izmeu ulaznog signala i signala digitanog naponski
kontrolisanog oscilatora. Klok ima frekvenciju 2 M f 0 , gde je f 0 srednja frekvencija DPLL-

15
a, a 2 M je broj nivoa kvantizacije fazne greke u okviru perioda 2 . Broja se nulira
(resetuje) i poinje sa brojanjem na pozitivnu ivicu na izlazu flip-flopa. Sadraj brojaa N 0 ,
koji je proporcionalan faznoj greci, primenjen je N-bitnom digitalnom filteru prvog reda, koji
se sastoji od proporcionalnog i akumulacionog dela. Izlaz iz digitalnog filtera K kontrolie
period digitalno kontrolisanog oscilatora. Ovde faza prolazi kroz neuniformno odabiranje, a
ne amplituda.

Sl.2.2 Blok ema i talasni oblici u funkciji od vremena za flip-flop DPLL

DPLL SA NIKVISTOVOM STOPOM ODABIRANJA

U ovoj DPLL sinusni ulazni signal neuniformno se odabira Nikvistovom stopom f s i

konvertuje u N-bitni digitalni signal pomou analogno-digitalnog konvertora. Zatim se taj
signal mnoi sa izlaznim signalom digitalno kontrolisanog oscilatora v (k ) , da bi dobili
greku. Signal greke se vodi na N-bitni digitalni filter, iji izlaz kontrolie period digitalno
kontrolisanog oscilatora (slika 2.3).
Digitalno kontrolisan oscilator, koji se koristi u NR-DPLL, je algoritamskog tipa. Za njegovu
konstrukciju koristi se osnovna ideja analognog naponski kontrolisanog oscilatora. Analogni
izlaz naponski kontrolisanog oscilatora dat je kao:

16
 t
v (t ) B cos{ 0 t G0 y ( )d }

(2.1)

Sl. 2.3 Blok dijagram NR-DPLL i algoritamski digitalno kontrolisan oscilator

Ovde su : 0 -srednja frekvencija naponski kontrolisanog oscilatora,

G0 -osetljivost naponski kontrolisanog oscilatora,
y (t ) -ulazni napon.
U diskretnom vremenskom domenu jednaina (2.1) moe se napisati kao:

k 1
v(kTs ) B cos{2kf 0 / f s G0 y (n)}
n 0
(2.2)

gde je Ts 1 / f s i y ( n) y ( nTs ) . Sinusna funkcija v( kTs ) konvertuje se u pravougaoni

signal v (k ) na sledei nan:

k 1
v( k ) sq{2kf 0 / f s G0 y (n)}
n 0
(2.3)

gde je sq ( x ) 1 0 x

17
 1 x 2
sq ( x ) sq ( x 2 )

Direktna primena (2.2) je prilino teka zbog vremenski promenljuvog dela. Meutim, izraz
(2.2) moe se napisati u sledeem obliku:

k 1

v(k ) sq 2kf 0 / f s y (n) sq q( k )
n0
(2.4)

gde je

k 1
q (k ) 2kf 0 / f s y (n)
n 0
(2.5)

Moe se pokazati da je:

q ( k ) q ( k 1) 2f 0 / f s G0 y ( k 1)
(2.6)

Na slici 2.3 prikazan je blok dijagram algoritamskog digitalno kontrolisanog oscilatora

zasnovanog na izrazu 2.3.

DPLL KOJE PREDNJAE I KASNE

LL-DPLL karakterie binarni izlaz iz faznog detektora, koji pokazuje da li talasni oblik
digitalno kontrolisanog oscilatora vodi ili zaostaje za ulaznim signalom. Zbog ovakve
kvantizacije, esto se naziva binarna kvantovana DPLL. Ulazni sinusni signal se konvertuje
u pravougaoni pomou komparatora.
Na pojavu impulsa digitalno kontrolisanog oscilatora, vodei ili zaostali terminal
(prikljuak) faznog detektora dae impuls u zavisnosti od stanja ulaznog signala (da li je visok
ili nizak nivo), kao to je prikazano na slici 2.4. Ovi impulsi se primenjuju kod posebnog
filtera tzv. sekvencijalnog filtera. Sekvencijalni filter bavi se ulaznim vodeim i
zaostalim impulsima, posmatra ih u promenljivom vremenskom periodu i daje reenje kada
je postignuto pouzdano ogranienje. Slika 2.4 pokazuje da se sekvencijalni filter sastoji od
dvostranog brojaa, ija je duina 2N+1. Impuls na vodeem terminalu uzrokuje poveanje
brojaa za jedan, dok impuls na zaostalom terminalu uzrokuje smanjenje brojaa za jedan.
Kada sadraj brojaa dostigne vrednost 2N ili nula odgovarajui Zakasneli (napredni ili
zakasneli) izlaz daje impuls koji resetuje broja na N i aktivira fazni kontroler . Zbog
zakasnelog impulsa fazni detektor brie jedan impuls iz povorke impulsa iz kloka, koji se
koriste za deljenje modula brojaa sa L i primorava fazu digitalno kontrolisanog oscilatora da
kasni za 2 / L . L je broj kvantizacionih nivoa u periodu 2 . Napredni impuls radi
suprotno. Kada su vodei and zakasneli impulsi podjednako verovatni, trajanje ciklusa
brojaa je maksimalno.

18
 Sl.2.4 LL-DPLL sa talasnim oblicima

EKSKLUZIVNA ILI DPLL

Grir (Greer) u svom radu koristi ekskluzivno ili kolo kao fazni detektor. On koristi K broja
kao digitalni filter i inkrementirajui-dekrementirajui (I/D) broja sa brojaem modula N kao
digitalno kontrolisan oscilator. Na slici 2.5 prikazan je blok dijagram ekskluzivne ili DPLL.
Detektor fazne greke poredi faze ulaznog signala in i izlazno signala iz petlje out i daje
signal greke d , koji se definie na sledei nain:

d K 0e
(2.7)

gde je K 0 pojaanje detektora fazne greke i e in out . Izlaz faznog detektora moe se
izraziti na sledei nain:

d (% H % L) / 100(ciklusa) (2.8)

19
Ovde %H i %L predstavljaju procenat visokog i niskog logikog nivoa, respektvno tokom
ciklusa. Zbog toga d varira (u ciklusima) izmeu +1 i -1. Kada je e 1 ciklusa ( rad
4 2
), onda je i %H=%L, kao to je prikazano na slici 2.5 b. d 0 2 1ciklus , pa je K 0 4 .
Izlaz faznog detektora kontrolie rad K brojaa, koji se sastoji od dva brojaa modula K. I
broja napred i broja nazad pokree klok, ija je frekvencija Mf 0 . Ovde je f 0 srednja
frekvancija, a M broj. Izlaz ovog brojaa C, koji je povezan sa inkrementirajuim (INR)
ulazom I/D brojaa, generie impulse kada K broja zavri ciklus brojanja napred.
Pozajmljeni izlaz B, koji je povezan na dekrementirajui (DCR) ulaz, generie impulse na
kraju ciklusa brojanja nazad. Impuls na inkrementirajuem (INR) ulazu dodaje 1 ciklusa na
2
I/D izlazu, dok impuls na dekrementirajuem (DCR) ulazu brie 1 ciklusa .
2
I/D broja radi na frekvenciji 2Nf 0 , N je moduo brojaa koje podeljen sa N , koji prati I/D
boja. I/D broja je broja modula 2 ukoliko nema impulsa na INR ili DCR ulazima, poto je
izlazna frekvencija data sa:

F Nf 0 1 K 0e Mf 0
2 K

Nf 0 2e Mf 0
K
(2.9)

1
2 se javlja u izrazu zbog toga to I/D broja dodaje ili breise pola ciklusa u zavisnosti na
koji ulaz je doveden impula INR ili DCR. Izlazna frekvencija se moe izraziti na sledei
nain:

f out f 0 2e Mf 0 /( KN ) (2.10)

Poto d varira izmeu +1 i -1, e izmeu 1 1 ciklusa, opseg zakljuavanja

4 i 4
moe biti izveden na sledei nain:

f in f 0 max

f out f 0 max

Mf 0 /( 2 KN )
Opseg zakljuavanja 2 Mf 0 /( KN )
(2.11)

Fazna greka izmeu ulaza i izlaza postoji ak i prilikom zakljuavanja. Npr. kada je
f out f in [17] sledi:

e KN ( f in f 0 ) /( 2 Mf 0 )
(2.12)

20
Sl.2.5 Ekskluzivna ili DPLL sa talasnim oblicima. a) blok dijagram b) talasni oblici, c) talasni
oblici za f in f 0 , d) talasni oblici za f in f 0 / 2 , e) prenosna funkcija zakljuane
petlje

21
DPLL SA PROLASKOM KROZ NULU

Ovaj tip DPLL-a prihvata i odabira ulazni sinusni signal u/ili oko prolaska kroz nulu, otuda i
ovaj naziv. Postoji dve varijante ZC-DPLL. Prva, ZC1-DPLL odabira samo pozitivnu ivicu u
toku prolaska kroz nulu, dok ZC2-DPLL odabira i pozitivnu i negativnu. ZC1-DPLL je
najvanija vrsta DPLL, jer je najjednostavnija za primenu, najlake ju je modelovati, njen rad
i performanse ukazuju na opte ponaanje bilo koje DPLL.
ZC1-DPLL i ZC2-DPLL nazivaju se i sinusne ZC-DPLL, ili sinusne DPLL, zbog tehnike
fazne detekcije koju koriste. DTL je novi tip ZC1-DPLL-a, koji ima odlian mehanizam fazne
detekcije i znaajne prednosti nad ostalim tipovima DPLL. Mnogo truda je uloeno da bi se
poveale karakteristike DTL-a, kao i njegova primena u komunikacionim sistemima [1].

4. PRIMENA DIGITALNIH FAZNO ZAKLJUANIH PETLJI

4.1 Primena DPLL u prnosu podataka

Jedan od standardnih pristupa kodiranju taktnog impulsa kod bit serijskog prenosa bazira se
na ugradnji stabilnog taktnog generatora u prijemnik, koji odrzava vremenski sinhronizam sa
dolazeom povorkom bitova. S obzirom da ne postoje start i stop bitovi, neophodno je
kodirati informaciju na takav nain da u predajnoj poruci uvek postoji dovoljan broj bit
prelaza (1 0 ili 0 1) koji e obezbediti da se prijemni takt esto (posmatrano sa aspekta
vremena) resinhronizuje.
Jedno od reenja (generisanja dovoljan broj prelaza) zasniva se na prolazu podataka kroz
scrambler koji "randomizira" predajni niz podataka, eliminisanjem kontinualnih nizova
jedinica ili nula. Alternativno, podaci se mogu kodirati na takav nain da je u predajnom nizu
uvek prisutan dovoljan broj prelaza.
Bit oblik koji se predaje prvo se kodira diferencijalno. Rezultantni signal se kodira u formi
koda Non-Return-To-Zero (NRZI). Kod NRZI koda nivo signala (1 ili 0) se ne menja kd
predaje binarne 1, dok binarna 0 uzrokuje promenu. Ovo znai da e uvek doi do bitske
tranzicije (promene) u dolazeem NRZI kdiranom signalu, tj. predajnik nee slati
kontinualni niz binarnih jedinica. Kao posledica, u rezultantnom talasnom obliku bie prisutan
dovoljan broj promena koje e garantovati (obezbediti) da prijemnik podesi svoj takt u
sinhronizmu sa dolazeom povorkom impulsa.
Kolo koje se koristi da odrava sinhronizam na nivou bita naziva se DPLL (Digital-Phase
Look- Loop) kolo. Digitalno kontrolisani oscilator (generator takta) koji ima visoko-stabilnu
frekvenciju povezan je na DPLL kolo pomou koga se u malom iznosu menja frekvencija
visoko-stabilnog oscilatora. Obino, frekvencija taktnih impulsa je 32 puta via od bitske
brzine prenetih podataka po liniji i koristi se od strane logike DPLL-a da se izdvoje ostali
upravljaki signali.
Usvojimo sada da je dolazei niz bitova sinhronizovan sa lokalnim taktom, stanje (1 ili 0)
dolazeeg signala sa linije bie uzorkovan (a shodno tome i upisivan u SIPO pomeraki
registar) na sredini svake bitske elije na svaka 32 taktna perioda lokalnog oscilatora izmedju
svakog uzorka. Ova situacija prikazana je na slici 4.1 c).
Sada pretpostavimo da izmedju frekvencija dolazeeg ulaznog niza bitova i lokalnog
oscilatora postoji neslaganje, tj drift ili nesinhronizam u radu. Kako je to prikazano na slici
4.1 d), trenutak uzorkovanja se podeava sada u inkrementima. Ako ne postoje tranzicije na

22
liniji, DPLL e generisati impuls uzorkovanja na svakih 32 taktna perioda u odnosu na
prethodni. Uvek kada se detektuje prelaz sa 1 0 ili 0 1, vremenski intervali izmedju
prethodno generisanog impulsa za uzorkovanje i narednog se odredjuje u saglasnosti sa
pozicijom prelaza koja je relativna u odnosu na to gde DPLL smatra da treba da se javi. Da bi
se ostvarilo ovo, kao to se vidi sa slike 4.1 d), svaki bitski interval se deli na pet segmenta
(oznaeni na slici 4.1 d) kao A, B, C, D i E). Na primer, prelaz u toku segmenta A ukazuje da
je zadnji impuls uzorkovanja bio suvie blizu narednog prelaza i zbog toga mora da zakasni.
Vremenski period narednog impulsa zbog toga se skrauje na 30 taktnih perioda. Na slian
nain, prelaz koji se javlja u segmentu E ukazuje da se prethodni impuls uzorkovanja javio
mnogo ranije u odnosu na prelaz. Prelazi u segmentima B i D su blizu prelaza (tranzicija) koje
su oekivane tako da su relativna podeavanja manja ( 1 , i + 1 , respektivno). Konano,
tranzicija u segmentu C se smatra bliskom oekivanoj tranziciji i ne zahteva podeavanje.
Na ovaj nain, korienjem sukcesivnog podeavanja ostvaruje se da generisani impulsi
uzorkovanja budu blizu centra svake bitske elije. Praktino, irine svakih od segmenata (u
funkciji taktnih perioda) nisu jednake. Spoljni segmetni (A i E) koji su dalje od nominalnog
centra, su dui od tri unutranja segmenta. Za prikazano kolo, tipino deljenje moe biti
A=E=10 , B =D =4 i C =1 . Moe se zakljuiti da je, u najgorem sluaju, DPLL-u potrebno
10 bit-tranzicija da bi konvergirao ka nominalnom bit centru talasnog oblika: pet-bit perioda
grubog podeavanja ( 2) i pet bit perioda finog podeavanja ( 1). Zbog toga, kada se
koristi DPLL, uobiajeno je, pre predaje prvog okvira po liniji ili nakon idle perioda izmedju
okvira, slati odgovarajui broj karaktera/bajtova kako bi se obezbedio minimum od 10 bit
tranzicija. Dva karaktera/bajta, korienjem NRZI kodiranja, obezbedjuju 16 tranzicija. Ovim
se obezbedjuje da e DPLL geneisati impulse uzorkovanja na nominalnom centru svake bitske
elije, u trenutku kada se primi poetni karakter ili bajt okvira. Nakon to je oscilator uao u
sinhronizam (lock), u toku prijema okvira, potrebna su samo manja podeavanja (korekcije).

a)

23
b)

c)

24
 d)

Slika 4.1. Princip rada DPLL-a; (a) nain kodiranja bitova; (b) ema kola; (c) sinfazni rad;
(d) podeavanje takta

Analizom slike 4.1 moemo zakljuiti da kod NRZI kdiranja maksimalna brzina sa kojom
kodirani signal menja polaritet iznosi poovina od one koju karakterie bipolarno ili Manester
kodiranje. Ako je bitski period T, kod NRZI kodiranja maksimalna brzina je 1/T, dok je kod
bipolarnog ili Manester 2/T. Maksimalna brzina naziva se modulaciona brzina (modulation
rate). Shodno tome najvia fundamentalna frekventna komponenta za svaku emu je 1/T i 2/T,
respektivno. Ovo znai da za istu brzinu prenosa podataka, bipolarno i Manester kodiranje
zahtevaju dvaput iri propusni opseg u odnosu na NRZI kodirani signal. Ovo ukazuje na
sledeu injenicu: to je modulaciona brzina vea, potreban je iri propusni opseg.
Efekat ovoga je sledei: Manester i diferencijalno Manester kdiranje masovno se koriste
kod aplikacija kakve su LAN-ovi, dok se kdiranje kakvo je NRZI najvie koristi kod WAN-
ova. LAN-ovi uglavnom rade na nivou jedne zgrade pa zbog toga i koriste krae kablove za
prenos, to znai da i pored toga to koriste velike bitske brzine (10 Mbps i vie), u optem
sluaju, slabljenje i irina propusnog opsega ne predstavljaju neki seriozan problem.

25
Nasuprot tome, kod WAN-ova upredeni kablovi se esto koriste pri relativno velikim bitskim
brzinama prenosa i to za rastojanja od nekoliko kilometara. Zbog toga se kod ovih reenja
koristi NRZI kd kod koga se svaki bit prenosi punom irinom impulsa. Neka dodatna reenja
(eme) kdiranja koja se koriste kod WAN-ova prikazana su na slici 4.2. Sva tri reenja sa
slike 4.2 predstavljaju diferencijalno kodirane signale i koriste vei broj naponskih nivoa za
prezentaciju signala. Korienje diferencijalnog kodiranja oznaava da se prikazani signali
mogu invertovati ako se izabere poetna taka (trenutak) uzorkovanja sa razliitim
(suprotnim) polaritetom. Korienje veeg broja nivoa sa alternativnim tranzicijama oznaava
da bilo koje greke koje rezultiraju u nedoslednostima redosleda (pojave) alternativnih prelaza
mogu se identifikovati. Tri koda prikazana na slici 4.2 a) koriste tronivovski kd (+V, 0V, -V)
za predstavu povorke bitova. Kod AMI (alternate mark inversion), signal tranzicije se
iniciraju binarnom 1 (mark) ulazne povorke bitova. Nedostatak ove eme je traj to dugi niz
binarnih vrednosti 0 nee generisati signal tranzicije. Shodno tome, DPLL koje je sastavni deo
kola moe da ispadne iz sinhronizacije ako je u predajnoj povorci prisutan dugaki niz
logikih 0.
Da bi se uspeno reio ovaj problem, koristi se vei broj derivata ove eme. Na primer, kod
jedne modifikovane verzije iniciranje signalnih tranzicija se vri binarnom 0, a ne 1.
Napomenimo da se kod bit-orijentisanog prenosa (sinhroni prenos kao kod HDLC) vri se
umetanje 0 u povorci 1. Ovo znai da je signal tranzicija prisutna najmanje na svaku petu
bitsku eliju, to pri bitskoj brzini od nekoliko stotina kbps, predstavlja sasvim
zadovoljavajue reenje da DPLL odrava sinhronmizaciju na nivou takta. Ovakva reenja se
uglavnom koriste kod ISDN (Integrated Services Digital Network) u Evropi.
Drugi derivat osnovne AMI kdne eme se naziva B8ZS (Bipolar With Eight Zeros
Substitution). B8ZS je u osnovi isti kao i AMI sa izuzetkom to ako se u povorci detektuju
osam nula tada se oni pre predaje kodiraju kao 000VB0VB, gde B predstavlja normalnu
(suprotni polaritet) tranziciju dok je V (violation) nedoslednost (istog polariteta). Maksimalan
broj bitova 0 koji se moe dobiti je 7. Ovo reenje se esto koristi u Severnoj Americi kod
mrea za digitalni prenos podataka.
Trea ema (reenje) koja se esto koristi kod mrea za digitalni prenos podataka naziva se
HDB3 (high density bipolar). Princip rada je sledei: Zamenjuje niz od 4 nule sa tri nule iza
koje sledi nedoslednost istog polariteta kao i prethodna tranzicija. Tako na primer, prva
povorka od 4 nule se zamenjuje sa 000V. Shodno ovom pravilu, prisustvo duge povorke 0
dovodi do pojave DC nivoa u signalu, u sluaju da se svaki niz od 4 nule kodira na isit nain.
Da bi se izbeglo ovo, kokd dugih povorki 0 kodiranje svakih sukcesivnih 4 nula se menja na
B00V, generiui na taj nain signal naizmeninog polariteta.
AMI, B8ZS i HDB3 se nazivaju optim imenom modulacioni formati. Tehnike kodiranja
prikazane na slici E4 b) koriste se kod ISDN-ova koje rade bitskim brzinama od 160 kbps a
kao prenosni medijum koriste upredeni kabl duine nekoliko kilometara. Oba kda su primeri
baud rate reduction code, to znai da se informacija vie od jednog bita (2, 3, 4, ...)
predstavlja jednim impulsom (single pulse ili time cell). Glavna prednost ovog reenja je
smanjeno presluavanje koje je posledica smanjenih varijacija amplitude signala izmedju
susednih impulsa.
Oba kda pripadaju klasi mBnL kdova, to znai da se povorka od m ulaznih bitova
predstavlja sa n impulsa pri emu je svaki impuls predstavljen sa L nivoa, gde je n < m i L >
2. Tako na primer, kod kda 4B3T - poznatog kao modified monitoring state 43 ili MMS43,
vrednost T ukazuje na tri (ternarna) nivoa, koja se predstavljaju simbolima +, -, 0. Prema
tome, etiri ulazna bita se predstavljaju sa tri impulsa svaki sa po tri nivoa. Baud-ova brzina je
prema tome 3/4, to rezultira baud rate reduction od 1/4.
U toku predaje, tro-simbolni kdovi za svaku 4-bitnu ulaznu sekvencu biraju se iz jedne od
etiri kolone prikazane na slici 4.3. Uobiajeno kod WAN aplikacija, sa ciljem da se izoluju

26
linijske predajne od prijemne sekcije, koriste se transformatori. To znai da se ne sme zatvoriti
kolo DC struje. Zbog toga, DC komponenta predajnog signala treba da je 0, inae e se signal
nula na prijemnom kraju menjati (varirati). Ovaj fenomen je poznat kao WC wander
(promena-etanje), i ima za posledicu da prijemnik nekorektno interpretira ulazni signal.
Analizom kdova u razliitim kolonama, vidimo da se kombinovana teina svake kdne rei
a shodno tome i srednja vrednost signala - menja. Na primer, kod kolone 1, kdna re 0 - +
ima teinu 0 dok kod ++- ima teinu +1. Drugaije kazano, ako se vri predaja povorke
kdnih rei kod koje su sve teine +1, tada e srednja vrednost signala na prijemnom kraju
biti znatno vea od nule. Da bi se eliminisao ovaj efekat kdovi koji se koriste u svakoj
binarnoj sekvenci menjaju se (uzimaju vrednost) as sa jedne kolone, as sa druge kolone,
tako da srednja vrednost signala uvek tei nuli.
Pridruen svakoj kdnoj rei je broj kolone (1-4) koji ukazuje na narednu kolonu iz koje se
bira sledea kdna re (kd). Na slici 4.2 b) prva 4-bitna sekvenca 1011 bira se iz kolone 1 (+
0 -), pri emu sledea je kolona 1. Naredna sekvenca 1001 se bira iz kolone 1 a sekvenca koja
sledi iz kolone 2, i td. Analizom slike 4.3 moe se zakljuiti da postoji 27 kdnih rei. S
obzirom da postoje samo 16 moguih ulaznih sekvenci (4 bita), kd sadri redundansu koja se
moe iskoristiti za kontrolu greke u prenosu. Takodje, sadraj slike 4.3 je tako odabran da sa
proizvoljnom ulaznom sekvencom proseni propusni opseg kanala bude manji (ui) od onog
koji bi bio potreban kada se kodiranje ne bi koristilo.
Drugi kd sa slike 4.2 b) poznat je kao 2B1Q, gde Q ukazuje na etvoro-nivovske-impulse
(quaternary level pulses) nazvane quats. Svaka 2-bitna ulazna sekvenca predaje se kao jedan
impuls sa 4- nivoa. Kao to se vidi sa slike 4.2 b), etiri nivoa predstavljamo simbolima +3,
+1, -1, -3 sa ciljem da ukau na simetriju oko nule, i ravnomernog (jednakog) razmaka
izmedju stanja. Prvi bit u svakom paru binarnih cifara odredjuje znak (1 = + ,0 = ), dok
drugi bit odgovara amplitudi (1 = 1,0 = 3 ). Kod ovog kda ne postoji redundantnost, ali je
baud-ova brzina (brzina signaliziranja) 1/2 u odnosu na 3/4 kod 4B3T.

27
Slika 4.2 Alteranativne tgehnike kodiranja signala kod WAN-ova; (a) binarni kodovi; (b) vie-
nivovski kodovi

28
 Slika 4.3. Kdni oblici kod 4B3T

HIBRIDNE EME

Sa poveanjem brzine prenosa postoje sve tee da se odri sinhronizacija na nivou bita (takta).
I pored toga to se Manester i DPLL eme dosta koriste, u eksploataciji se sreu i druge.
Jedno tipino takvo reenje prikazano je na slici 4.4. Ovo reenje koristi kombinaciju
Manester kodiranja i DPLL-a. DPLL odrava lokalni oscilator u sinhronizmu sa dolazeim
prijemnim signalom. Manester kodrianje obezbedjuje da e se javiti najmanje jedna signalna
tranzicija na svaku bitsku eliju, a ne na svakih pet kao kod NRZI signala. Na ovaj nain
sinhronizacija na nivou takta je vra i pouzdanija, tako da lokalni (*2) taktni impulsi koji su
u sinhronizmu sa dolazeim signalom obezbedjuju pouzdan nain detekcije Manester
kodiranog signala. Cena koja se plaa u ovom sluaju predstavlja poveani propusni opseg
potreban za Manester kodiranje u odnosu na NRZI. [4]

29
Slika 4.4. Sinhonizacija na nivou bita korienjem Manester kodiranja i DPLL: (a) ema
kola; (b) talasni oblici

30
Slika 4.5. Karakter orijentisani prenos: (a) format okvira; (b) karakter sinhronizacija; (c)
transparentnost podataka (umetanje karaktera (character stuffing)

31
 5. MODELOVANJE PLL U MATLAB-SIMULNIKU
U programskom paketu MATLAB-SIMULINK uraene su simulacije za analogne fazno
zakljuane petlje i digitalne fazno zakljuane petlje. Rezultati simulacija dati su na sledeim
slikama. U poetnim trenucima vidi se razlika u fazi izmeu ulaznog signala i signala na
izlazu iz naponski (digitalno) kontrolisanog oscilatora, tako da na izlazu faznog detektora
postoji neka fazna greka, odnosno razlika faza koja se u narednih par ciklusa tj. prolazaka
kroz petlju neutralizuje. Tako na izlazu iz VCO/DCO imamo signal koji je fazno zakljuan sa
ulaznim (referentnim) signalom.
Za analognu fazno zakljuanu petlju odgovarajui oblici signala dati su an slici 5.1.

Slika 5.1 Ulazni signal i siglal na izlazu iz naponski kontrolisanog oscilatora za APLL

Na sledeoj slici dati su odgovarajui oblici signala za APLL sa gotovim blokovima filtra i
naponski kontrolisanog oscilatora. Parametri filtra koji je korien u ovoj simulaciji su
sledei: filter je tipa Butterworth, petog reda i propusnik niskih frekvencija.

32
 Slika 5.2 signal na ulazu u APLL (gore) i signal na izlazu naponsk
kontrolisanog oscilatora (dole)

Takoe je uraena simulacija za DPLL i ADPLL, iji su rezultati na slici 5.3 i 5.4.

Slika 5.3 signal na ulazu u DPLL (gore) i signal na izlazu digitalno

kontrolisanog oscilatora (dole)

ADPL je fazno zakljuana petlja relizovana sa isto digitalnim kolima i radi sa konanim,
preciznim digitalnim reima.

33
Sl. 5.4 Signal na ulazu u fazni detektor za ADPLL

34
 6. ZAKLJUAK
Cilj ovog zavrnog rada bio je detaljan prikaz principa rada fazno zakljuanih petlji. U prvom
i drugom delu data su detaljna teorijska razmatranja, kao i njihova podela na analogne i
digitalne. Fazno zkljuane petlje se koriste u mnogim aplikacijama od baznih stanica mobilne
telefonije do industrijskih sistema i procesa. PLL je sistem sa povratnom spregom, koji pod
odreenim uslovima dinamiki smanjuje fazu i/ili frekvencijski ofset izmeu primljenog
signala i lokalno generisanog nosioca na nulu. Ovo je od presudnog znaaja za
komunikacione sisteme, kod kojih prijemnici imaju problem sa slbljenjem demodulisanog
odnosa signal-um (SNR) zbog fazne greke.
Ova pria pokrivena je smulacijama u MATLAB-u, gde su simulirane

35
 7. PRILOZI
Blok ema analogne fazno zakljuane petlje u MATLAB-Simulink-u.

Naponski kontrolisan
oscilator

2.8e-3s+1 1
-K- -K-
5.6e-9s2 +22 e-6s s
Sine Wave Gain Gain 1 Integrator
Prenosna funkcija filtera

Scope
Gain 2

-K-

Na sledeoj slici data je ema APLL sa gotovim blokovima filtra i naponski kontrolisanog
oscilatora

butter
Ref
Out
Referentni signal Var
2*pi*1e6 (rad/s) Oscilator 1
Fazni detektor NF filter

Osciloskop

Continuous -Time
VCO
B-FFT
Kolo zadrke
Spectrum nultog reda Naponski kontrolisan
Scope oscilator

36
Blok ema digitalne fazno zakljuane petlje.

Ref
Ip Digital
Ref Osc Filter
Var
2* pi*1.1e6 (rad/s)
Vco
Fazni detektor

Scope

cos ctrl

NCO

B-FFT
Spectrum
Scope

Blok ema ADPLL.

Convert Ref
Ip
Digital
Ref Osc Filter
2*pi* 1.1e6 (rad/s) Var
Vco
Fazni detektor Loop Filter

Scope

cos ctrl

NCO

B-FFT
Spectrum
Scope

37
 8. LITERATURA
[1] Digital Phase Lock Loops, Architectures and Applications, Saleh R. Al-Araji, Zahir M.
Hussain, Mahmoud A. Al-Qutayri, Etisalat University College, Sharjah, UAE, 2006

[2] Phase-Lock Basics, William F. Edgan, Lecturer in Electrical Engineering Santa Clara
University, 2007

[3] http://www.reference.com/

[4] Prenos podataka, Mile Stojev, Elektronski fakultet u Niu, 2006

38