Digitalna Elektronika

DIGITALNA ELEKTRONIKA
1
SADRAJ
GLAVA 1. Brojni sistemi i kodovi
GLAVA 2. Realizacija osnovnih logikih kola
GLAVA 3. Multivibratorska kola
GLAVA 4. Tajmer 555
GLAVA 5. Indikatori
GLAVA 6. Digitalne logike mree
GLAVA 7. Programabilna logika kola
GLAVA 8. Digitalno-analogni i analogno-digitalni konvertori
2
GLAVA I
1. BROJNI SISTEMI I KODOVI

1.1 Brojni sistemi
U svakom brojnom sistemu bilo koji broj moe se predstaviti na sljedei nain:
n 1
D b r
i p
i
i
(1)
Pri emu je:

r osnova sistema
bi- cifre u brojnom sistemu
Na primjer, za r=2, ima se binarni brojni sistem. Cifre binarrnog brojnog sistema su bi={0,1}. Za
r=8 dobija se oktalni brojni sistem, sa ciframa bi={0, 1, 2, 3, 4, 5, 6, 7}. U dekadnom brojnom
sistemu osnova je r=10, a cifre bi={0, 1, 2, 3, 4, 5, 6, 7, 8, 9}. Heksadecimalni brojni sistem ima
za osnovu r=16 i cifre bi={0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F}.
Cijeli dio broja u brojnom sistemu sa osnovom r moe se predstaviti kao:
D (...(bn1r bn2 )r bn3 )r ... b1 )r b0 (2)
Iz (2) je oigledno da je:

D / r Q1 b0 (ostatak )
Q1 / r Q2 b1 (ostatak ) (3)
...
Qn 1 / r 0 bn 1 (ostatak )
Pri emu je:

bn1bn2 ...b1b0 (4)
broj D.
Identinim postupkom mogue je izviti translaciju broja D iz brojnog sistema sa osnovom r u
brojni sistem sa osnovnom c.
D / c Q1 c0 (ostatak )
Q1 / c Q2 c1 (ostatak )
...
Qn 1 / c 0 cn 1 (ostatak ) (5)
3
Pri emu je
cn1cn2 ...c1c0 (6)
broj D u brojnom sistemu sa osnovom c.
Primjer 1. Translacija broja 3417 iz decimalnog u heksadecimalni brojni sistem.

Rjeenje: Primjenom postupka datog u (5) ima se:
3417 : 16 213 9(ostatak ), b0 9

213 : 16 13 5(ostatak ), b1 5 (7)
13 : 16 0 13(ostatak ), b2 13 D
Odgovarajui broj u heksadecimalnom brojnom sistemu je:
(8)
Primjer 2. Translacija broja 108 iz decimalnog u oktalni brojni sistem.

Rjeenje: Primjenom postupka datog u (5) ima se:
108 : 8 13 4(ostatak ), b0 4
13 : 8 1 5(ostatak ), b1 5 (9)
1 : 8 0 1(ostatak ), b2 1
Odgovarajui broj u oktalnom brojnom sistemu je:
(10)
1.1.1 Translacija grupisanjem cifara

Binarni broj se, grupisanjem binarnih cifara, moe translirati u bilo koji brojni sistem ija je
osnova stepen broja 2.
Neka je dat binarni broj, tj. njegov razvoj
an 2n an1 2n1 an 2 2n 2 an3 2n3 ... a3 23 a2 22 a1 21 a0 20 (11)
Broj se moe predstaviti i na sljedei nain:
(an 23 an1 2 2 an1 21 an3 2 0 )2 n3 ... (a7 23 a6 2 2 a5 21 a4 2 0 )2 4
4
(a3 23 a2 22 a1 21 a0 20 )20 (12)
Neka je n+1=4m, odnosno, n=4m-1. Sada se binarni broj moe prikazati na sljedei nain
(a4m1 23 a4m2 22 a4m3 21 a4m4 20 )24m4 ... (a7 23 a6 22 a5 21 a4 20 )24

(a3 23 a2 22 a1 21 a0 20 )20 (13)
Kako je
24( m1) 16m1 (14)
to se broj moe predstaviti u brojnom sistemu sa osnovom 16 kao,
Bm116m1 Bm216m2 ... B1161 B0160 (15)
pri emu je
Bm 1 a4 m 1 23 a4 m 2 22 a4 m 3 21 a4 m 4 20
Bm 2 a4 m 5 23 a4 m 6 22 a4 m 7 21 a4 m 8 20
(16)
B1 a7 23 a6 22 a5 21 a4 20
B0 a3 23 a2 22 a1 21 a0 20
Primjer 1. Translirati binarni broj 101101110101 u heksadecimalni broj.
Rjeenje: Grupisanjem po 4 cifre dobija se

1011 0111 0101
B 7 5
Prema tome, odgovarajui broj u heksadecimalnom sistemu je B75.
Primjer 2. Translirati binarni broj 1001011100 u heksadecimalni broj.
Rjeenje: Grupisanjem po 4 cifre dobija se
10 0101 1100
Dopunjavanjem prve grupe cifara nulama, dobija se:
0010 0101 1100

2 5 C
5
Prema tome, odgovarajui broj u heksadecimalnom sistemu je 25C.
Na slian nain, grupisanjem po 3 cifre prelazi se iz binarnog u oktalni brojni sistem.
1.1.2 Binarni brojni sistem

Binarni sistem je teinski brojni sistem sa osnovom 2. U ovom brojnom sistemu za
predstavljanje brojeva koriste se dvije cifre, i to: 0 i 1. Binarni sistem je sistem sa najmanjom
osnovom. Iz naziva njegove cifre na engleskom jeziku, BInary digiT, nastalo je ime za najmanju
koliinu informacije BIT.
Binarni brojni sistem je u irokoj upotrebi u tehnici. To je posljedica injenice da je za prikaz
cifara potrebno razlikovati samo dva stanja. Npr. napon od 2,4 V do 5 V u TTL sistemima
oznaava cifru 1, dok napon od 0 V do 2,4 V oznaava 0. Tehnike dobiti proizlaze iz
pojednostavljenja sklopova i velike margine uma. Na slici 1 binarni broj je predstavljen
naponskim nivoima. Digitalni ureaji danas gotovo iskljuivo koriste binarni brojni sistem.
Binarni sistem se koristi u raunarima, i uopte u informatici i programiranju.
Slika 1. Binarni broj predstavljen naponskim nivoima
Za sastavljanje binarnog broja na raspolaganju imamo samo 0 i 1, pa niz binarnih brojeva

izgleda ovako kao na Slici 2.
Slika 2. Niz binarnih brojeva i njihov decimalni ekvivalent.
Sa jednom binarnom cifrom, odnosno sa jednim bitom mogu se dobiti dvije razliite kombinacije (0 i
1), sa dva bita mogu se oznaiti etiri razliite kombinacije, sa tri bita osam razliitih kombinacija, sa 4
6
bita 16 razliitih kombinacija, sa 5 bitova mogue je oznaiti 32 kombinacije, itd. Danas se preteno
koristi 8-bitni nain zapisa, tj. 8 cifara i 256 moguih kombinacija.
Svaki broj se moe predstaviti nizom bitova (binarnih cifara), koji zauzvrat mogu biti predstavljeni
bilo kojim mehanizmom sposobnim da bude u dva meusobno iskljuiva stanja. Sljedei nizovi simbola
mogu predstavljati binarnu numeriku vrijednost 666:
1 0 1 0 0 1 1 0 1 0
| | | | | -
x o x o o x x o x o
y n y n n y y n y n
Brojna vrijednost predstavljena u navedenim nizovima simbola zavisi od vrijednosti koja je

dodijeljena svakom simbolu. U raunaru, brojna vrijednost se moe predstaviti sa dva razliita
napona ili na magnetnom disku pomou magnetnog polariteta. "Pozitivno", "da" ili "ukljueno"
stanje nije neophodno ekvivalentno sa brojnom vrijednou 1, ve to zavisi od upotrijebljene
arhitekture. U skladu sa uobiajenim korienjem arapskih oznaka za predstavljanje brojeva,
binarni brojevi se obino piu upotrebom simbola 0 i 1. U cilju indiciranja njihove osnove,
binarni brojevi se esto piu sa potpisom, prefiksom ili sufiksom. Sljedea oznaavanja su
meusobno ekvivalentna:
100101 binary (eksplicitno navoenje formata)

100101b (sufiks indicira binarni format)
100101B (sufiks indicira binarni format)
bin 100101 (prefiks indicira binarni format)
1001012 (potpis indicira osnovu 2)
%100101 (prefiks indicira binarni format)
0b100101 (prefiks indicira binarni format, uobiajeno u programskim jezicima)
6b100101 (prefix idicira broj bitova, uobiajeno u programskim jezicima)
U nastavku je dat primjer prikazivanja binarnog broja.
5710 = 5 * 101 + 7 * 100 = 1*25 + 1*24 + 1*23 + 0*22 + 0*21 + 1*20 = 1 1 1 0 0 1
U poreenju s ostalim brojnim sistemima, za binarno prikazivanje informacija je potreban najvei

broj elemenata. Na primjer u datom primjeru za prikazivanje broja u dekadnom brojnom sistemu
potrebna su dva elementa, dok je u binarnom brojnom sistemu potrebno 5 elemenata.
Konverzija iz binarnog u dekadni brojni sistem moe se obaviti prema izrazu (1). Tako je
binarnom broju 1011101 ekvivalentna suma 93 u dekadnom brojnom sistemu, jer je
1 2 6 0 25 1 2 4 1 23 1 2 2 0 21 1 2 0 93
Konverzija necjelobrojnog broja iz binarnog oblika u dekadni vri se na nain kako je to

prikazano na primjeru binarnog broja 0.011011:
0 2 2 2 3 0 2 5 2 6 0.421875 .
7
Dakle, binarnom broju broju 1011101.011011 ekvivalentan je dekadni broj 93.421875
(1011101.0110112=93.42187510).
Procedura konverzije brojeva iz dekadnog u binarni brojni sistem ilustrovae se na primjeru

broja 93.42187510. Najprije e se izvriti pretvaranje cjelobrojnog dijela dekandnog broja (93) u
binarni broj. Dekadni broj dijelimo bazom binarnog brojnog sistema, brojem 2 i zapisujemo
kolinik i ostatak. Kolinik nastavljamo dijeliti brojem 2 sve dok kao rezultat dijeljenja ne
dobijemo 0 (rije je o cjelobrojnom dijeljenju). Binarni broj predstavljaju ostaci dijeljenja s 2,
odozdo prema gore:
93:2=46 ostatak 1
46:2=23 ostatak 0
23:2=11 ostatak 1
11:2=5 ostatak 1
5:2=2 ostatak 1
2:2=1 ostatak 0
1:2=0 ostatak 1
Pretvaranje necjelobrojnog dijela dekadnog broja obavlja se njegovim mnoenjem sa bazom

binarnog brojnog sistema, brojem 2. Nakon mnoenja odvojeno zapisujemo necjelobrojni i
cjelobrojni dio dobijenog proizvoda. Cjelobrojni dio moe biti 0 ili 1. Necjelobrojni dio ponovo
mnoimo sa 2 i ponavljamo postupak sve dok necjelobrojni dio proizvoda ne postane jednak 0.
Tada je konverzija zavrena. Binarni broj predstavljaju cjelobrojni dijelovi proizvoda, u
redosljedu odozgo na dolje.
0.421875 x 2=0.84375 ostatak 0

0.84375 x 2 =0.6875 ostatak 1
0.6875 x 2=0.375 ostatak 1
0.375 x 2=0.75 ostatak 0
0.75x2=0.5 ostatak 1
0.5x2=0 ostatak 1
Oigledno, je da vai jednakost 93.42187510=1011101.0110112, iz koje se zapaa da je dobijen

binarni broj sa istim brojem cifara iza zareza. Meutim to nije pravilo. Nije rijedak sluaj da se
racionalan broj u dekadnom brojnom sistemu, ne moe konvertovati u racionalan broj binarnog
brojnog sistema. U tom sluaju, u binarnom broju broj cifara iza zareza je neogranien. Koliki
broj mjesta usvojiti, u ovakvim sluajevima, zavisi od zahtijevane tanosti raunanja.
8
1.1.3 Heksadecimalni brojni sistem
Heksadecimalni brojni sistem je teinski brojni sistem koji za osnovu ima 16. Brojevi u
ovom brojnom sistemu imaju cifre iz skupa 0,1,2,3,4,5,6,7,8,9,A,B,C,D,E,F, pri emu znak A
odgovara decimalnom broju 10, , a F decimalnom broju 15.
Konverzija binarnog broja u heksadecimani i obrnuto, veoma je jednostavna. To je

posljedica injenice da je osnova heksadecimalnog brojog sistema (16) stepen osnove binarnog
brojnog sistema (2). Preciznije, 16 = 24, tako da etiri cifre binarnog brojnog sistema
predstavljaju jednu cifru heksadecimalnog, kao to je pokazano na slici 1.
Slika 2. Cifre heksadecimalnog brojnog sistema u dekadnom, oktalnom i binarnom brojnom

sistemu
Heksadecimalni broj se konvertuje u binarni ekvivalent jednostavnom zamjenom

heksadecimalnih cifara njihovim binarnim ekvivalentima.
5F16 = 0101 11112

C216 = 1100 00102
Za konvertovanje binarnog u heksadecimalni broj, binarni broj se podijeli u grupe od po 4 cifre.

Ako broj cifara nije stepen broja 4, umeu se extra 0 bitovi sa lijeve strane. Na primjer:
10100102 = 0101 0010 grupisanje sa dodavanjem nula = 5216
9
110111012 = 1101 1101 grupisanje = DD16
Prilikom konvertovanja heksadecimalnog broja u decimalni ekvivalent potrebno je pomnoiti

decimalni ekvivalent svake heksadecimalne cifre sa odgovarajuim stepenom osnove 16 i sabrati
dobijene vrijednosti. Na primjer:
C0E616 = (12 163) + (0 162) + (14 161) + (7 160) = (12 4096) + (0 256) + (14 16) + (6 1) = 4938210
Pretvaranje broja iz decimalnog u heksadecimalni broj je analogno pretvaranju decimalnog u

binarni broj, osim to se umjesto broja 2 koristi 16.
1.1.4 Oktalni brojni sistem

Oktalni brojani sistem je teinski brojni sistem, ija je osnova broj 8. Sistem ine znakovi {0,
1, 2, 3, 4, 5, 6, 7}. Broj se predstavlja kao niz navedenih znakova (cifara). Brojevi (5403) 8,
(1101)8 i (743.4)8 predstavljaju valjane oktalne brojeve. Meutim broj (648)8 nije valjani oktalni
broj.
Binarni broj se lako konvertuje u oktalni i obrnuto. Razlog je isti kao i u sluaju
heksadecimalnog broja. Baza sistema je 8, a to je stepen baze binarnog brojnog sistema, odnosno
broja 2. Veza izmeu cifara okatalog brojnog sistema i binarnih brojeva je ista kao za prvih osam
cifara heksadecimalnog sistema (Slika 2). Binarno 000 je ekvivalentno oktalnoj cifri 0, binarno
111 je ekvivalentno oktalnoj cifri 7, itd.
Kovertovanje iz oktalnog u binarni brojni sistem vri se na isti nain kao i kod
heksadecimalnog brojnog sistema. Cifre oktalnog brojnog sistema zamjenjuju se odgovarajuim
binarnim ekvivalentom. Na primjer:
658 = 110 1012

178 = 001 1112
Konvertovanje iz binarnog u oktalni brojni sistem, kao i kod heksadecimalnog sistema, binarni
broj se podijeli u grupe, u ovom sluaju od po tri bita. Ako broj cifara nije stepen broja 3, umeu
se extra 0 bitovi sa lijeve strane. Na primjer:
1011002 = 101 1002 grupisanje = 548

100112 = 010 0112 grupisanje sa dodavanjem nula = 238
Prilikom konvertovanja oktalnog broja u decimalni ekvivalent potrebno je pomnoiti decimalni

ekvivalent svake oktalne cifre sa odgovarajuim stepenom osnove 8, i sabrati dobijene
vrijednosti. Na primjer:
658 = (6 81) + (5 80) = (6 8) + (5 1) = 5310

1278 = (1 82) + (2 81) + (7 80) = (1 64) + (2 8) + (7 1) = 8710
10
Pretvaranje broja iz decimalnog u oktalni broj je analogno pretvaranju decimalnog u binarni broj,
osim to se umjesto broja 2 koristi 8.
1.1.5 Aritmetike operacije u binarnom brojnom sistemu
Aritmetike operacije u binarnom brojnom sistemu u skladu su sa pravilima koja vrijede za

aritmetike operacije u dekadnom brojnom sistemu. U sluaju binarnog brojnog sistema baza je 2
pa se za sva raunanja koriste samo dvije cifre (0 i 1).
SABIRANJE
Osnovna pravila sabiranja binarnih brojeva data su u Tabeli 1.
Tabela 1. Osnovna pravila sabiranja binarnih brojeva

Sabirak 1 0 0 1 1
Sabirak 2 0 1 0 1
Zbir 0 1 1 10
Sabiranje dvije cifre vrijednosti 1, kao rezultat daje cifru 0, dok 1 treba biti dodato sljedeoj vioj
teinskoj poziciji. Slino se deava i prilikom sabiranja u dekadnom brojnom sistemu. Kada se
dvije cifre saberu, ako rezultat dostigne ili pree vrijedost osnove (10), inkrementira se sljedea
cifra slijeva. Na primjer:
5 + 5 0, prenos 1 (jer je 5 + 5 = 10 prenos 1)

6 + 8 4, prenos 1 (jer je 6 + 8 = 14 prenos 1)
ODUZIMANJE
Binarno oduzimanje e biti prikazano kroz metodu komplemenata. U matematici i

raunarstvu metoda komplemenata je tehnika oduzimanja jednog broja od drugog u kojoj se vri
samo sabiranje pozitivnih brojeva. Ova tehnika je iroko prihvaena kod mehanikih kalkulatora
a u upotrebi je i u modernim raunarima.
Oduzimanje broja y od broja x vri tako to se najprije izrauna osnovni, odnosno, drugi
komplement broja y. Drugi komplement n cifarskog broja y u brojnom sistemu sa osnovom b, po
definiciji je bn-y. Drugi komplement se lake izraunava dodavanjem jedinice na umanjeni
osnovni komplement, odnosno prvi komplement. Prvi komplement se izraunava kao (bn-1)-y.
bn-1 je broj koji sadri n cifara vrijednosti b-1. Ovo proistie iz:
bn 1 = bn 1n = (b 1)(bn 1 + bn 2 + ... + b + 1) = (b 1)bn 1 + ... + (b 1). (17)
Prvi komplement se jednostavno izraunava, komplementiranjem svake cifre sa b-1. Dodavanjem

1 dobija se drugi komplement.
Nakon izraunavanja drugog komplementa od y na dobijenu vrijednost se dodaje x i dobija se
11
x y bn (18)
Ako je y x rezultat je uvijek vei ili jednak bn. Prava vrijednost x-y dobija se oduzimanjem
poetne jednice od gornjeg rezultata. Oduzimanje poetne jedinice je isto to i oduzimanje bn.
Ako je y x rezultat je manji od bn. U ovom sluaju prava vrijednost x-y nalazi se kao
negativna vrijednost drugog komplementa od x-y+bn.
b n ( x y b n ) y x ( x y )
(19)
x y [b n ( x y b n )]
Primjer 1: Izraunati metodom komplemenata 95-35.
Rjeenje: Najprije se izraunava osnovni komplement umanjioca 35.
99 35 64
64 1 65
Sada se vrijednost osnovnog komplementa dodaje na umanjenik 95.
95 65 160
Kako je umanjenik vei od umanjioca, to se rezultat dobija uklanjanjem cifre najvee teine, odnosno
poetne jedinice. Prema tome konaan rezultat je:
60
Rjeenje: Najprije se izraunava osnovni komplement umanjioca.
99 95 4
4 1 5
Sada se vrijednost osnovnog komplementa umanjioca dodaje na umanjenik.
35 5 40
Kako je umanjioc vei od umanjenika, to se za konaan rezultat dobija negativna vrijednost

osnovnog komplementa od 40.
(99 40 1) 60
12
Primjer 3: Izraunati metodom komplemenata BC-74.
FF 74 8B
8B 1 8C
BC 8C 148
Kako je umanjenik vei od umanjioca, to se rezultat dobija uklanjanjem cifre najvee teine,
odnosno poetne jedinice. Prema tome konacan rezultat je:
48
Primjer 4: Izraunati metodom komplemenata 74-BC.
FF BC 43
43 1 44
74 44 B8
Kako je umanjioc vei od umanjienika, to se za konaan rezultat dobija negativna vrijednost

osnovnog komplementa od B8.
( FF B8 1) 48
1111 1001 0110

0110 1 0111
1011 0111 10010
13
Kako je umanjenik vei od umanjioca, to se rezultat dobija uklanjanjem cifre najvee teine,
odnosno poetne jedinice. Prema tome konacan rezultat je:
0010
1111 1011 0100

0100 1 0101
1001 0101 1110
Kako je umanjioc vei od umanjienika, to se konaan rezultat dobija negativna vrijednost

osnovnog komplementa od B8.
(1111 1110 1) 0010
MNOENJE
Mnoenje u binarnom brojnom sistemu slino je mnoenju u dekadnom brojnom sistemu.

Rezultat mnoenja brojeva brojeva A i B (AB) dobija se kao suma parcijalnih proizvoda.
Poevi od cifre najmanje teine, za svaku cifru iz B izraunava se njen proizvod sa A. Dobijeni
rezultati su parcijalni proizvodi koji se zapisuju u zasebne linije. Linije su medjusobno
pomjerene za po jednu cifru ulijevo, poevi od parcijalnog proizvoda dobijenog mnoenjem
cifrom najamanje teine. Konaan rezultat dobija se kao zbir tako posloenih parcijanih
proizvoda.
Kako u binarnom brojnom sisitemu postoje samo dvije cifre (0 i 1), postoje samo dva mogua
rezultata parcijalnom mnoenja:
ako cifra iz B je 0, parcijalni proizvod je takoe 0,
ako cifra iz B je 1, parcijalni proizvod je jednak A
Na primjer, proizvod binarnih brojeva 1011 i 1001 dobija se na sljedei nain:
14
1 0 1 1
x 1 0 0 1 =
___________
1 0 1 1
0 0 0 0
0 0 0 0
+1 0 1 1
________________
1 1 0 0 0 1 1
Na slian nain se mnoe i necjelobrojni binarni brojevi. Na primjer, proizvod binarnih brojeva
101.101 i 110.01 dobija se na sljedei nain:
1 0 1.1 0 1 (A) (5.625 dekadno)

1 1 0.0 1 (B) (6.25 dekadno)
-------------
1.0 1 1 0 1 mnoenje A sa 0.01
+ 0 0.0 0 0 0 mnoenje A sa 0.1
+ 0 0 0.0 0 0
+ 1 0 1 1.0 1
+ 1 0 1 1 0.1
-----------------------
= 1 0 0 0 1 1.0 0 1 0 1 (35.15625 dekadno)
Tablica mnoenja binarnih brojeva data je Tabelom 2.
Tabela 2. Tablica mnoenja binarnih brojeva

0 1
0 0 0
1 0 1
Vidi se da je tablica mnoenja ista kao tablica logike operacije AND.
DIJELJENJE
Dijeljenje binarnih brojeva je slino dijeljenju decimalnih brojeva. Dijeljenje predstavlja

kombinaciju binarnog mnoenja i oduzimanja. Postupak dijeljenja moe se ilustrovati sljedeim
algoritmom:
15
Postaviti kolinik na vrijednost 0
Poravnati bitove najvece teine dijeljenika i djelioca
Ponavljati
Ako je dio dijeljenika iznad djelioca vedi ili jednak djeliocu
Onda oduzeti djelilac od tog dijela dijeljenika
i dodati jedinicu na desni kraj kolinika
Inae dodati nulu na desni kraj kolinika.
iftovati djelilac jedno mjesto udesno.
Sve dok dijeljenik ne postane manji od djelioca
Kolinik je rezultat, dijeljenik je ostatak
KRAJ
Ukoliko se eli nastaviti sa dijeljenjem ostatka, dijeljenik bi se dopunjavao nulama s desne strane a
sljedee cifre u koliniku dodavale bi se iza binarne take.
Postupak dijeljenja bie ilustrovan kroz podjelu binarnih brojeva 11100110 kao dijeljenika i
110 kao djelioca.
Ukoliko se eli dijeliti ostatak dieljenik se dopunjava nulama a u koliniku se umee binarna
taka, kao to je pokazano kroz nastavak dijeljenja iz predhodnog primjera.
16
Dijeljenje necjelobrojnih binarnih brojeva, mnoenjem dijeljenika i djelioca sa odgovarajuim
stepenom osnove (broja 2), uvijek se moe svesti na dijeljenje cjelobrojnih binarnih vrijednosti.
1.2 Kodovi
Kod je pravilo za konvertovanje dijela informacije (na primjer, slova, rijei, fraze ili geste) u
drugi oblik predstavljanja, koji ne mora biti istog tipa.
Jedan od razloga za uvoenje kodova je omoguavanje komunikacije u situacijama gdje je

sporazumijevanje govorom ili pisanjem oteano ili nemogue.
U komnikacijama i obradi informacija, kodiranje je proces kojim se izvorna informacija

konvertuje u simbole koji e biti preneeni. Jedan od veoma poznatih kodova je i Morse-ov kod,
kojim se slova i cifre konvertuju u niz taaka i crtica, odnosno kratkih i duih tonova (Slika 3).
17
Slika 3. Internacionalni Morse-ov kod
U teoriji informacija i raunarskim naukama, kod se obino posmatra kao algoritam koji
jedinstveno predstavlja simbole izvornog alfabeta, kodiranim stringovima. Povezivanjem
kodiranih stringova dobija se kod koji predstavlja niz izvornih simbola.
1.2.1 ASCII kod

ASCII je skraenica za American Standard Code for Information Interchange, odnosno,
Ameriki standardni kod za razmjenu infrmacija. Kod je originalno zasnovan na engleskom
alfabetu. ASCII kod predstavlja tekst u raunarima i komunikacionoj opremi, kao i drugim
ureajima koji koriste tekst. Mnogi moderni kodovi zasnovani su na ASCII kodu.
ASCII je razvijen iz telegrafskih kodova. Njegova prva komercijalna upotreba je bila kao
sedmobitni teleprinterski kod, promovisan od strane Bell servisa podataka. Rad na ASCII
standardu zapoeo je na prvom sastanku ASA (American Standards Association) 6. oktobra
1960-e. Prva verzija standarda objavljena je tokom 1963. godine [1][2], glavna revizija 1967 [3],
a poslednje auriranje bilo je tokom 1986 [4]. U poreenju sa ranijim telegrafskim kodovima
ASCII kod je pogodniji za sortiranje lista i, osim teleprintera, ima podrku i za druge ureaje.
ASCII kod sadri definicije za 128 karaktera. 33 karaktera su netampajui, tzv. kontrolni
karakteri koji odreuju kako je tekst ureen [5]. 96 karaktera su za tampanje, ukljuujui
medjuprostor (space). Medjuprostor se smatra nevidljivom grafikom [6].
18
Prvih 32 koda u ASCII karakter setu (brojevi 0-31 decimalno) rezervisani su za kontrolne
karaktere. Ovi kodovi izvorno nijesu namijenjeni za tampanje ve za kontrolu ureaja kojima se
prosleuju, kao npr. tampaa, ili kao meta podaci o podacima kao to su oni smjeeni na
magnetsku traku. Na primjer, karakter 10 predstavlja line feed funkciju, kojom se tampau
ukazuje da pree na novu liniju tampe. Karakter 8 predstavlja backspace, itd. U Tabeli 3 dat je
pregled svih kontrolnih karaktera ASCII koda.
Tabela3. ASCII kontrolni karakteri
19
Kodovi od 0x20 do 0x7E poznati su kao tampajui karakteri. Oni predstavljaju slova, cifre,
znakove interpunkcije i nekoliko ostalih simbola. Ukupno ima 95 tampajuih karaktera. U
Tabeli 4 dat je pregled svih tampajuih karaktera ASCII koda.
Tabela 4. tampajui karakteri ASCII koda
Kod 0x20 je tzv. space karakter, i oznaava prazan prostor izmeu rijei. Space karakter se
smatra nevidljivom grafikom te se stoga ubraja u tampajue a ne u kontrolne karaktere.
20
Kod 0x7F rezervisan je za neampajui karakter Delete. Ovaj karakter je obuhvaen
tabelom kontrolnih karaktera i predstavljen je u Tabeli 2.
1.2.2 BCD kod

U raunarstvu i elektronici, BCD (Binary-Coded Decimal) predstavlja kod kojim se svaka
cifra dekadnog brojnog sistema kodira jedinstvenom binarnom sekvencom. Cifra dekadnog
sistema predstavlja se etvorobitnom binarnom kombinacijom, kao to je to pokazano u Tabeli 5.
Tabela 5. BCD kod cifrara dekadnog brojnog sitema

Decimalne BCD
cifre 8421
0 0000
1 0001
2 0010
3 0011
4 0100
5 0101
6 0110
7 0111
8 1000
9 1001
U poreenju sa osnovnim binarnim kodom, jedna od prednosti BCD koda ogleda se u

jednostavnoj konverziji u ovjeku itljivi dekadni brojni sistem i obrnuto. Na primjer BCD kod
broja 254 je 0010 0101 0100, i dobija se prostom zamjenom dekadnih cifara njihovim BCD
ekvivalentom (Tabela 5). Pretvaranje iz BCD koda u dekadni brojni sistem obavlja se takoe
jednostavo, grupisanjem bitova BCD koda, s desna na lijevo, u grupe po 4 bita. Tako dobijene
grupe konvertuju se u decimalne cifre, prema Tabeli 5. Na primjer dekadni ekvivalent BCD koda
1001010011000, dobija se tako sto se najprije formiraju grupe 1 0010 1001 1000. Ukoliko zadnja
lijeva grupa ne sadri etiri cifre dopunjava se nulama, pa se dobija 0001 0010 1001 1000.
Dekadni ekvivalent dobijenih grupa bitova, prema Tabeli 5, jednostavno je 1298.
Mnoge necjelobrojne vrijednosti dekadnog brojnog sistema, kao na primjer 0.2, konvertuju se
u iracionalni broj osnovnog binarnog brojnog sistema (0.2 u 0.001100110011...). Nasuprot tome,
svi necjelobrojni decimalni brojevi imaju racionalan ekvivalent u BCD kodu. Na primjer za 0.2,
BCD ekcivalent je 0.0010. Zahvaljujui tome, u izraunavanjima, korienjem BCD koda
izbjegavaju se greke zaokruivanja.
Skaliranje sa faktorom 10 (ili stepenom broja 10) je jednostavno. Ovo je od koristi u

sluajevima kada je skaliranje potebno za prikazivanje necjelobrojnih vrijednosti (npr. u
finansijskim izraunavanjima).
21
Jedan od nedostataka BCD koda u odnosu na standardni binarni kod, ogleda se u veoj
sloenosti algoritma potrebnog za primjenu osnovnih matematikih operacija. Kao ilustraciju
vee sloenosti posluie primjer sabiranja BCD kodova. Kod sabiranja BCD kodova, najee
se primjenjuje pravilo, da se kodovi binarno saberu a zatim, dobijeni rezultat konvertuje u BCD
kod. Na primjer saberimo BCD kodove koji odgovaraju decimalnim ciframa 9 i 8.
1001 + 1000 = 10001 = 0001 0001

9 + 8 = 17 = 1 1
Iz navedenog primjera vidi se da prosto binarno sabiranje BCD kodova kao rezultat ne daje
uvijek taan BCD kod. Ovo se deava kada je rezultat sabiranja dva etvorobitna ekvivalenta
decimalnih cifara vei od 1001, odnosno decimalnog 9. U tim sluajevima mora se izvriti
korekcija dobijenog rezultata, odnosno njegovo konvertovanje u BCD kod. Korekcija se obavlja
tako to se na dobijeni rezulatat dodaje 6, odnosno binarno 0110. U zapoetom primjeru to
izgleda ovako:
0001 0001 + 0000 0110 = 0001 0111

1 1 + 0 6 = 1 7
Sada se dobijaju dvije etvorobitne kombinacije koje odgovaraju decimalni brojevima 1 i 7,

odnosno BCD kod koji predstavlja taan rezulat sabiranja. Izloeni postupak moe se proiriti na
sabiranje vie cifara.
Jo jedan nedostatak BCD koda je i to to se u njemu koriste 4 bita za predstavljanje

decimalne cifre. To je otprilike 20% vie prostora nego u standardnom binarnom kodu.
Praktina implementacija BCD koda je obino sporija nego implementacija standardnog

binarnog koda. To se posebno odnosi na Embedded sisteme, usljed ograniene podrke procesora
BCD operacijama.
BCD kodna ema, opisana u ovom poglavlju, je najee koritena ema BCD kodiranja.
Meutim, postoje i brojne druge. Ovdje opisana kodna ema se jo neziva Simple Binary-Coded
Decimal (SBCD) ili BCD 8421. Nekoliko drugih BCD kodnih ema prikazano je u Tabeli 6.
Tabela 5. Razliite kodne eme BCD koda.
22
1.2.3 Grey-ov kod
Grey-ov kod je dobio ime po istraivau Bell Labs-a Frank-u Grey-u koji je 1947. godine,
kroz svoju patentnu aplikaciju, uveo pojam reflektovani binarni kod [7]. Kod pripada klasi
kodova minimalne promjene. U kodovima iz ove klase, prilikom prelaska na sljedei kod,
mijenja se samo jedan bit. Grey-ov kod je neteinski kod, jer pozicija bita u kodu ne sadri
nikakvu teinu.
Ideja za kreiranje Grey-ovog koda proistekla je iz injenice da mnogi ureaji indiciraju

poziciju zatvaranjem i otvaranjem prekidaa. Ako takvi ureaji koriste prirodni binarni kod,
digitalna predstava dvije susjedne pozicije moe biti:
...
011
100
...
U sluaju upotrebe realnih prekidaa nije za oekivati da oni mijenjaju stanje u potpunom
sinhronozmu. U prikazanoj promjeni stanja, u skladu sa prirodnim binarnim kodom, sva tri
prekidaa istovremeno mijenjaju stanje. Zbog nepostojanja sinhronizma neki prekidai e
odreagovati bre, odnosno, sporije od drugih. Usljed toga, u situacijama kada vie prekidaa
istovremeno mijenja stanje, kratkotrajno se mogu oitati lane pozicije. ak i bez pojave
podrhtavanja kontakata, promjena stanja se moe odvijati na sljedei nain 011 001 101
100. Stanja 001 i 101 su kratkotrajna lana stanja. Ipak, ukoliko neko od njih bude oitano, ne
moe se odmah znati je li to realna pozicija ili lano stanje u toku tranzicije. Ukoliko se izlazi
vode na ulazni port mikrokontrolera ili na ulaz neke sekvencijalne logike mogue je prepoznati
lana stanja.
Grey-ov kod rjeava ovaj problem promjenom stanja samo jednog prekidaa u jednom
trenutku. Na taj nain nije mogua pojava dvosmislenih pozicija. etvorobitne kombinacije
Grey-ovog koda date su u Tabeli 6.
Tabela 6. Redosljed etvorobitnih stanja u Grey-ovom kodu uz poreenje sa binarnim kodom.

Decimalni Binarni Grey-ov Decimalni Binarni Grey-ov
broj broj kod broj broj kod
0 0000 0000 8 1000 1100
1 0001 0001 9 1001 1101
2 0010 0011 10 1010 1111
3 0011 0010 11 1011 1110
4 0100 0110 12 1100 1010
5 0101 0111 13 1101 1011
6 0110 0101 14 1110 1001
7 0111 0100 15 1111 1000
23
Valja uoiti da se stanja 7 i 14 razlikuju od stanja 0 u samo jednom bitu, i, po potrebi, mogu
se smatrati susjednim stanjima. Ova osobina Grey-ovog koda naziva se ciklinost.
Grey-ov kod se upotrebljava u pozicionim enkoderima, kako linearnim tako i rotacionim.

Zahvaljujui Grey-ovom kodu, izbjegava se pojava oitanja lanih stanja usljed istovremene
promjene vie bita u digitalnoj prezentaciji pozicije. Na Slici 4 prikazani su rotacioni enkoderi
dobijeni primjenom prirodnog binarnog koda (a) i Grey-ovog koda (b). Rotacioni enkoder je
izdijeljen u 8 sektora. Svaki sektor ima razliiti raspored prozirnih i neprozirnih povrina.U
sluaju optikog enkodera, moe se smatrati da su bijele povrine na rotacionom disku neprozirne
dok se crne povrine mogu smatrati prozirnim. Kada disk svojim neprozirnim dijelom prolazi
kroz optiki prekida on je neprovodan, odnosno u off stanju, dok kada prolazi prozirnim dijelom
prekida je u on stanju.
Slika 4. a) Rotacioni encoder dobijen primjenom prirodnog binarnog koda; b) Rotacioni encoder
dobijen primjenom Grey-ovog koda
Na Slici 4 su prikazane i tabele stanja prekidaa za obije vrste enkodera. Iz tabela stanja uoava
se da u sluaju Grey-ovog rotacionog enkodera, prilikom prelaska u susjedni sector, samo jedan
prekida mijenja stanje i nee se generisati lana stanja. Za razliku od njega, rotacioni enkoder
24
kodiran prirodnim binarnim kodom generisae lana stanje, jer postoje situacije kada vie
prekidaa istovremeno mijenja stanje.
Grey-ov kod se takoe koristi i za oznaavanje osa u Karnaugh-ovim mapama.
U modernim digitalnim komunikacijama, Grey-ov kod igra vanu ulogu u korekciji greke.
Na primjer, u digitalnoj modulacionoj emi kao to je QAM, signalni konstelacioni dijagram je
ureen tako da bitni obrazac susjednih konstelacionih taaka se razlikuje za samo jedan bit [8].
Lista Grey-ovih kodova od n bita moe se rekurzivno generisati iz liste kodova od n-1 bita.
Postupak je sljedei:
- Najprije se napravi refleksiona lista kodova od n-1 bita. Refleksiona, odnosno ogledalna
lista, dobija se iz originalne liste zapisane u suprotnom redosljedu.
- Dodaje se, slijeva, vodea nula na svaki kod iz originalne liste Grey-ovih kodova od n-1
bita.
- Dodaje se slijeva vodea jedinica na svaki kod refleksione liste.
- Novodobijene liste se spoje u jednu.
Kao primjer bie pokazano generistanje n = 3 liste iz n = 2 liste:
Osnovna 2-bitna lista Grey-ovih kodova je: 00, 01, 11, 10
Refleksiona lista je: 10, 11, 01, 00
Dodavanje vodee 0 na osnovnu listu: 000, 001, 011, 010,
Dodavanje vodee 1 na refleksionu listu: 110, 111, 101, 100
Povezivanje: 000, 001, 011, 010, 110, 111, 101, 100
Dati primjer ilustrovan je na Slici 5.
Slika 5. Postupak generisanja trobitnog Grey-ovog koda iz poznatog dvobitnog Grey-ovog koda
Iterativni postupak generisanje Grey-ovog koda od n+1 bita (Gn+1) iz Grey-ovog koda od n
bita (Gn) istie njegove sljedee osobine:
- Gn predstavlja permutaciju brojeva 0, ..., 2n1. (Svaki broj se pojavljuje samo jednom u
listi.)
25
- Gn je ugraen u prvu polovinu Gn+1 koda.
- Kod je stabilan, u smislu da binarni broj koji se pojavljuje u Gn, pojavljuje se na istoj
poziciju i u duoj listi.
- Svaki element niza razlikuje se samo za jedan bit od predhodnog elementa (Hamming-ova
distance je 1).
- Zadnji element liste Gn razlikuje samo za jedan bit os prvog elementa liste (Kod je
ciklian)
Navedene karakteristike upuuju na jednostavan i brz metod pretvaranja binarne vrijednosti u
odgovarajui Grey-ov kod. Prilikom pretvranja iz binarnog koda u Grey-ov kod, bit binarnog
koda se invertuje ako je sljedei bit binarnog koda jednak jedinici. Ovo se moe izvriti u paraleli
upotrebom operacije iftovanja u desno i operacije ekskluzivnog ILI. N bitni Gray-ov kod (nG)
dobija se iz n-bitnog binarnog koda prema formuli:
[ ] (20)
Slian metod se moe primijeniti i za obrnuti postupak. Meutim, vrijednost bita binarnog
koda zavisi od vrijednosti sljedeeg vieg bita binarnog koda, pa se pretvaranje ne moe izvriti u
paraleli. Neka je gi i-ti bit Grey-ovog koda, pri emi je g0 bit najvee teine u Grey-ovom kodu.
Neka je dalje bi i-ti bit binarnog koda i b0 bit najvee teine u binarnom kodu. Pretvaranje Grey-
ovog u binari kod moe se izvriti rekurzivno na sljedei nain:
i (21)
U nastavku su date funkcije za konverziju Grey-ovog koda u binarni i obrnuto, napisane u

programskom jeziku C.
//Konvertovanje binarnog broja u odgovarajui Gray-ov kod.

unsigned int binaryToGray(unsigned int num)
{
return (num >> 1) ^ num;
}
//Konvertovanje Grey-ovog koda u odgovarajui binarni broj.

unsigned int grayToBinary(unsigned int num)
{
unsigned int numBits = 8 * sizeof(num);
unsigned int shift;
for (shift = 1; shift < numBits; shift *= 2)
{
num ^= num >> shift;
}
return num;
}
26
1.2.4 Linijski kodovi
Da bi se digitalna informacija mogla prenijeti niskopropusnim komunikacionim kanalom
mora biti konvertovana u fiziki signal (Slika 6). Fiziki signal se naziva linijski kod.
Slika 6. Konvertovanje digitalnih podataka u linijski kod
Na primjer, logika "1" iz digitalnih podataka moe se konvertovati se u +A kvadratni

impuls, dok se logika "0" moe konvertovati u -A kvadratni impuls (Slika 7).
Slika 7. Primjer pretvaranja binarnih podataka u linijski kod
Linijskim kodiranjem digitalni signal se predstavlja apmlitudsko-vremenskim diskretnim

signalom, koji je optimalno podeen specifinim osobinama fizikog kanala (i prijemne opreme).
Osnovni tipovi linijskog kodiranja su unipolarno, polarno, bipolarno i Manchester kodiranje.
U liniskom kodiranju upotrebljava se terminologija:

- oznaka (mark), to znai talasni obrazac kojim se predstavlja binarna jedinica i
- meuprostor (space), to znai talasni obrazac kojim se predstavlja binarna nula.
Prilikom dizajniranja linijskog koda vodi se rauna da se, u to veoj mjeri, zadovolje sljedei
ciljevi:
- Samo-sinhronizacija (Self-synchronization). Mogunost regenarisanja takta iz samog
signala. Dugake serije jedinica i nula mogu izazvati problem.
- Mala vjerovatnoa greke bita. Prijemnik mora biti u stanju da jasno razlikuje oznake i
meuprostore, ak i u situacijama kada postoji znaajna koliina uma i distorzije u
komunikacionom kanalu.
- Spektar prilagoen kanalu. Preporuljivo je izbjei jednosmjernu (DC) komponentu u

signalu. To se posebno odnosi na situacije kada u kanalu postoje DC blokirajue
kapacitivnosti.
- irina spektra linijskog signala treba biti to je mogue manja.
27
Slika 7. Osnovni tipovi linijskog kodiranja
1.2.4.1 NRZ (Non Return to Zero) linijski kod
NRZ linijski kod je kod u kojem je binarna jedinica predstavljena jednim karakteristinim
uslovom (esto pozitivnim naponom) a binarna nula drugim karakteristinim uslovom (esto
negativnim naponom). Za NRZ kod ne postoje dodatni uslovi, odnosno drugi naponski nivoi
(Slika 8).
Slika 8. NRZ linijski kod
28
NRZ kod nije samo-sinhronizujui. Da bi se obezbijedila mogunost sinhronizacije moraju
se koristiti dodatne sinhronizirajue metode, kao to je paralelni sinhronizirajui signal ili
umetanje odgovarajueg deterministikog okvira u signal.
Postoje unipolarni i bipolarni NRZ kod.
Unipolarni NRZ linijski kod
U unipolarnom NRZ kodu binarna jedinica predstavljena je impulsom amplitude +A, dok je
binarna nula predstavljena impulsom amplitude 0V, odnosno izostankom impulsa (Slika 9).
Slika 9. Unipolarni NRZ signal
Dobra osobina unipolarnog NRZ linijskog koda je jednostavnost, i shodno tome, jednostavna
realizacija.
Srednja snaga signala je velika i iznosi:
(22)
Dugaak niz A ili 0 impulsa desinhronizuje prijemnik. U signalu postoje niske frekvencije,
odnosno jednosmjerna komponenta.
Polarni NRZ linijski kod
Kod polarnog NRZ koda binarna jedinica predstavljena je impulsom amplitude +A/2, dok je
binarna nula predstavljena impulsom amplitude A/2 (Slika 10).
Slika 10. Polarni NRZ signal
Kao i kod unipolarnog, tako i kod polarnog NRZ koda, kao dobra osobina istie se njegova
jednostavnost.
U odnosu na unipolarni NRZ signal, srednja snaga polarnog NRZ signala je manja i iznosi:
29
(23)
Dugaak niz +A/2 ili A/2 impulsa moe izazvati desinhronizaciju prijemnika. Postojanje
niskih frekvencija u signalu takoe predstavlja problem.
Najpoznatiji primjer polarnog NRZ signala jeste RS-232. U RS-232 signalu binarna jedinica
predstavljena je impulsom amplitude -5V do -12V, dok je binarna nula predstavljena impulsom
amplitude od +5V do +12V (Slika 11).
Slika 11. RS-232 signal je najpoznatiji NRZ signal
Vie podataka o RS232 signalu moe se nai u [9].
1.2.4.2 NRZ Bipolarni linijski kod
Kod bipolarnog linijskog koda pojavljuju se tri naponska nivoa u signalu: -A, 0, +A. Binarna
jedinice se predstavlja sa +A i A naponskim nivoom, naizmjenino. Binarna nula se predstavlja
naponskim nivoom 0, odnosno, izostankom impulsa (Slika 12).
Slika 12. Signal bipolarnog linijskog koda
30
Svaki +A impuls, u bipolarnoim kodu, praen je A impulsom. Zahvaljujui tome u spektru
bipolarnog koda nizak je sadraj niskih frekvencija.
Niz jedinica proizvodi pravougaoni talas, iji je spektar koncentrisan oko T/2, pri emu je T
perioda pravougaonog talasa.
Dugaak niz nula je nepoeljan. Dovodi do desinhronizacije prijemnika.
RZ Return to zero kod
RZ je bipolarni kod u kome se signal vraa na nulti naponski nivo prije svakog novog
impulsa.
Binarna jedinica u RZ signalu predstavljena je impulsnim oblikom predstavljenim na Slici
13.
Slika 13. Impulsni oblik koji predstavlja binarnu jedinicu u RZ signalu
Prva polovina impulsnog oblika za predstavljanje binarne jedinice je naponskog nivoa +A, dok je
druga polovina impulsa naponskog nivoa 0.
Binarna nula u RZ signalu predstavljena je impulsnim oblikom kao na Slici 14.
Slika 14. Impulsni oblik za predstavljenje binarne nule u RZ signalu.
Prva polovina impulsa za predstavljenje binarne nule je +A naponskog nivoa, dok je druga
polovina nultog naponskog nivoa.
Na slici 15, prikazan je primjer signala RZ linijskog koda.
Slika 15. Signal RZ linijskog koda
31
Zahvaljujui postojanju promjene naponskog nivoa unutar svakog impulsa RZ signala, RZ
linijski je samosinhronizirajui, odnosno, moe se izvriti jednostavna rekonstrukcija tajminga na
prijemnoj strani.
Negativna posljedica upotrebe pokazanih impulsnih oblika za predstavljenje binarne jedinice
i nule u RZ kodu, je dvostruko iri spektar signala, u poreenju sa NRZ formatom.
1.2.4.3. Manchester kod
Manchester kod je linijski kod u kojem kodiranje svakog bita podataka sadri najmanje jednu
promjenu. Binarna jedinica predstavljena je impulsnim oblikom na ijoj sredini se deeva
promjena naponskog nivoa sa +A/2 naponskog nivoa na A/2 naponski nivo (Slika 16).
Slika 16. Impulsni oblik za predstavljanje binarne jedinice u Manchester kodu
Binarna nula predstavljena je impulsnim oblikom na ijoj sredini se naponski nivo mijenja sa
A/2 naponskog nivoa na +A/2 naponski nivo (Slika 17).
Slika 17. Impulsni oblik za predstavljanje binarne nule u Manchester kodu
Na Slici 18, dat je primjer signala Manchester koda. Uoavaja se postojanje dvije
konvencije Machester kodiranja:
- konvencija prema G. E. Thomas i
- konvencija u skladu sa IEEE 802.3 standardom.
Konvencija prema G.E. Thomas predstavljena je slikama 16 i 17. Konvencija u skladu sa IEEE
802.3 standardom je vrlo slina. Razlika je samo u zamjeni impulsnih oblika za predstavlajnje
binarne jedinice i nule. u Binarna jedinica u konvenciji prema G. E. Thomas-u, u IEEE 802.3
konvenciji predstavlja binarnu nulu. Isto tako, impulsni oblik za predstavljanje binarne nule u
G.E. Thomas konvenciji u IEEE 802.3 konvenciji predstavlja binarnu jedinicu.
32
Slika 18. Primjer Manchester kodiranja, obje konvencije
Zahvaljujui postojanju promjene naponskog nivoa unutar svakog impulsa, iz signala

Manchester koda moe se izvriti jednostavna rekonstrukcija tajminga. Stoga se Machester kod
moe ubrojiti u samo-sinhronizirajue kodove. Signal Manchester koda moe se prenostiti putem
induktivne i kapacitivne sprege.
Manester kod je u irokoj upotrebi. Koristi se u 10Mbps Ethernet-u i drugim LAN
standardima, kao i u RFID [10], odnosno, NFC (Near Field Communication) [11].
irina spektra Manchester koda je dvostruko vea od irine spektra NRZ kodova
Manchester kod spada u grupu mBnB linijskih kodova.
mBnB kodovi konvertuju blok od m ulaznih bita u blok od n kod bita na izlazu. Efikasnost
kodiranja odreena je odnosom m/n. Jedan motiv za uvoenje mBnB kodiranja je eliminisanje
DC komponente. Kodne rijei u mBnB kodovima biraju tako da obezbijede balans. Drugi razlog
uvoenja mBnB kodova je umetanje promjena naponskih nivoa u signalu, koje e obezbijediti
adekvatnu rekonstrukciju tajminga. Prilikom selekcije kodnih rijei nastoji se minimizirati
distanca (broj bita) izmedju dvije promjene naponskih nivoa.
Manchester kod sa impulsnim oblicima za predstavljanje binarne jedinice i nule koji imaju
tranziciju naponskog nivoa u sredini, moe smatrati 1B2B kodom.
mBnB kodovi dobijaju sve veu primjenu, danas. Tako na primjer, 4B5B kod [12] koristi se
u FDD-i i LAN-u, 8B10B kod [13] koristi se u Gigabit Ethernet-u, dok se 64B66B kod [14]
koristi u 10G Ethernet-u.
1.2.4.4 Diferencijalno kodiranje
Difrencijalno kodiranje rjeava problem sluajnog invertovanja polariteta. Do sluajnog

invertovanja polariteta moe doi, na primjer, ako se upredene parice poveu suprotno.
Ukoliko bi se desilo invertovanje polariteta svi do sada razmatrani linijski kodovi bili bi
pogreno protumaeni. Za razliku od njih kodovi dobijeni metodom diferencijalnog kodiranja
otporni su na ovu pojavu.
33
U diferencijalnom kodiranju binarna jedinica predstavlja se promjenom naponskog nivoa u
signalu, dok u sluaju binarne nule nema promjene.
Na Slici 19 prikazan je NRZ inverted signal, dobijen metodom diferencijalnog kodiranja.
Slika 19. Primjer NRZ-inverted signala
Spektar NRZ-inverted signala je isti kao i sperktar signala osnovnog NRZ koda.
Mogue je i diferencijalno Manchester kodiranje. Kod diferencijanog Manchester kodiranja,
slino kao i kod osnovnog, postoji prelaz na sredini svakog bita podataka. Meutim, do prelaska
naponskog nivoa na poetku sljedeeg bita dolazi samo ako je naredni bit binarna 0. U sluaju da
je naredni bit binarna jedinica prelaza nema. U zavisnosti od poetnog naponskog nivoa, koji
moe biti visok ili nizak, kodirani signal moe da primi jedan od dva meusobno inverzna oblika,
prikazana na Slici 20.
Slika 20. Diferencijalno Manchester kodiranje
1.3. Kodovi za detekciju i korekciju greke

Kodovi za detekciju i korekciju greke nalaze primjenu u matematici, kompjuterskim
naukama, telekomunikacijama informatici, itd. Detekcija i korekcija greke ima veliki praktian
znaaj u obezbjeivanju integriteta podataka tokom prenosa ili uvanja na nepouzdanom
memorijskom mediju.
Mogu se dati sljedee definicije pojmova detekcije i korekcije greke:
34
- Detekcija greke je sposobnost uoavanja prisustva greke u podacima, nastalim tokom
prenosa komunikacionom linijom ili protokom vremena.
- Korekcija greke je dodatna sposobnost rekonstrukcije originalnih podataka.
Osnovna ideja za ostvarivanje detekcije i korekcije greke je dodavanje redudantnih podataka
u osnovnu poruku. Redudantne podatke primjenik moe upotrijebiti za provjeru konzistentnosti
primljene poruke i rekonstrukciju podataka za koje je utvreno da su pogreni.
Metode detekcije i korekcije greke mogu se podijeliti na:
- sistematske i
- nesistematske.
U sistematskim metodama, poiljalac alje originalne podatke i dodaje im fiksan broj
redudantnih podataka, koji se mogu upotijebiti za provjeru konzistentnosti na prijemnoj strani.
Redudantni podaci su izvedeni iz osnovnih podataka primjenom odreeneog deterministikog
algoritma. Postoji vie razliitih algoritama koji se mogu upotrijebiti u ovu svrhu. Neki od njih
su: parnost, kontrolna suma, CRC, Hamming kodovi, Read-Solomon kodovi, itd. Ako se
zahtijeva samo detekcija greke, prijemnik moe jednostavno primijeniti isti algoritam na
primljene podatke i uporediti dobijeni rezultat sa primljenim redudantnim podacima. Ako
dobijeni rezultat nije identian, zakljuuje se da se pojavila greka u prenosu.
U nesistematskim metodama originalna poruka se transformie u kodiranu poruku koja ima
jednako ili vie bitova. Originalna poruka sa moe rekonstruisati transformacijom kodirane
poruke. Obino se nastoji da kodirana poruka po veliini bude to priblinija originalnoj. Neki od
poznatijih kodova za transformisanje poruka u nesistematskim metodama su: Fontain, Raptor,
LT, Online, itd.
Da bi primijenjena metoda detekcije i korekcije greke dala to bolje rezultate treba biti
prilagoena karakteristikama kanala. U nekim komunikcionim kanalima greke se pojavljuju
sluajno (random) sa odreenom vjerovatnoom, dok u drugim greke se mogu pojavljivati u
grupama (bursts). Postoje i komunikacioni kanali u kojima se javlja kombinacija ova dva sluaja
pojavljivanja greaka.
Metode za detekciju i korekciju greke mogu se podijeliti i na:
- ARQ (Automatic Repeat reQuest) i
- FEC (Forward error correction)
ARQ je metod kontrole greaka u kojem se poruke za koje ne postoji potvrda uspjenog
primanja alju vie puta za redom. Ovaj metod je najvie koriten u Internet-u [15].
FEC metod kontrole greaka je metod u kojem se osim detekcije greake, u odreenim
granicama, moe izvriti i korekcija, bez zahtjeva poiljaocu za ponovnim slanjem. Ovaj metod
se primjenjuje u situacijama u kojima je obezbjeenje dodatnih podataka skupo ili nemogue
(ureaji za skladitenje podataka) [16].
1.3.1 Metode za detekciju greke
Detekcija greke se najee realizuje upotrebom odgovarajue funkcije kontrolne sume,

odnosno, hash funkcije. Hash funkcija je bilo koji algoritam kojim se vei set podataka,
promjenjive duine, trensformie u manji set podataka, fiksne duine. Vrijednost koju vraa hash
funkcija, naziva se hash vrijednost, kontrolna suma ili jednostavno hash [17]. Hash vrijednost je
fiksne duine i dodaje se na poruku. Podaci hash funkcije omoguavaju prijemniku da verifikuje
integritet podataka u primljenoj poruci, tako to e ponovo izraunati hash vrijednost i uporediti
je sa primljenom hash vrijednou.
35
Postoji veliki broj razliitih hash funkcija. Neke od njih, zbog svoje jednostavnosti ili
pogodnosti za detekciju odreenog tipa greke, su posebno iroko zastupljene. Na primjer, CRC
(Cyclic Redudancy Check) je veoma pogodan za detekciju burst greaka. Random-error-
correcting kodovi, zasnovani na minimalnoj distanci kodiranja, predstavljaju dobru alternativu,
kada se ele detektovati i korigovati sluajne pojedinane greke koje se javljaju sa odreenom
vjerovatnoom. Ponavljajui kodovi su specijalni sluajevi kodova za korekciju greke, koji
zahvaljujui jednostavnosti pronalaze primjenu, iako su prilino neefikasni.
Ponavljajui kodovi
Ponavljajui kod je kodna ema u kojoj se bitovi poruke vie puta alju u cilju detekcije
greaka komunikacije. Niz podataka, koji treba poslati, dijeli se u blokove od po n bita. Svaki
blok se prenosi definisani broj puta. Na primjer, za slanje obrazca 1101, etvorobitni blok e se
poslati tri puta, tako da e se na prijemnoj strani dobiti 1101 1101 1101. Uloliko se prvi
etvorobitni blok razlikuje od drugog i treeg, znai da je dolo do greke u komunikaciji.
Ponavljajui kodovi su veoma neefikasni jer multipliciraju trajanje komunikacije. Osim toga,
nee uspjeti detektovati greku ukoliko se ona javlja na istoj poziciji u svakoj grupi bita. Na
primjer ukoliko se umjesto poruke 1101 1101 1101 primila poruka 1001 1001 1001 greka
nee biti uoena i primljena poruka e se smatrati ispravnom.
Prednost ponavljajuih kodova je njihova jednostavnost, i oni se zaista koriste u nekim
transmisionim brojevnim stanicama (numbers station) [18, 19].
Bitovi parnosti
Bit parnosti je bit koji se dodaje na grupu izvornih bitova, u cilju obezbjeivanja da broj
bitova vrijednosti 1, u tako dobijenom nizu bitova, bude paran ili neparan. To je vrlo jednostavna
metoda koja omoguuje detekciju jedne greke ili neparnog broja greaka. Paran broj greaka
bita, uinie da bit parnosti izgleda u redu, iako poruka sadri greku.
Proirenje mehanizma kontrole parnosti predstavljaju viestruke kontrole parnosti. U sluaju
viestrukih kontrola parnosti podaci se rasporeuju u oblik matrice, pa se kontrola parnosti vri
po svakoj vrsti i koloni, a moe se vriti i dijagonalna kontrola parnosti i slino.
Kontrolna suma
Kontrolna suma poruke je modularna aritmetika suma kodnih rijeu poruke. Kontrolna
suma je fiksne duine. Modularna aritmetika suma se dodaje na kraju poruke i prenosi zajedno
sa njom. esto se, prije prenoenja, izraunava drugi komplement dobijene sume, i on se umjesto
originalne sume prenosi zajedno sa porukom. U tom sluaju, na prijemnoj strani, izraunava se
nova kontrolna suma u kojoj se sabere i drugi komplement kontrolne sume, izraunate na
prijemnoj strani. Dobijena kontrolna suma, u ovom sluaju, mora biti jednaka 0. Ukoliko nije,
dolo je do greke u prenosu.
Primjer izraunavanja kontrolne sume:
Neka su data 4 okteta podataka: 0x25, 0x62, 0x3F, 0x52.

1. Sabiranjem okteta dobija se 0x118.
36
2. Ukoliko je kontrolna suma ograniena na duinu jednog okteta, odbacuje se bit
najvee teine i dobija se modularna kontrolna suma 0x18.
3. Drugi komplement je 0xE8. Ovo je oktet koji se prenosi zajedno sa porukom.
4. Dodavanjem bitova poruke na drugi komplement kontrolne sume dobija se 0x200.
5. Odbacivanjem bita najvee teine rezultat je 0x00.
Rezultat 0x00 znai da nema greke, odnosno da greka nije detektovana.
CRC (Cyclic Redudancy Checks)
CRC je kod za detekciju greke koji se u digitalnim mreama i ureejima za uvanje

podataka koristi za detekciju sluajnih promjena u originalnim podacima.
Primjenom CRC postupka nad blokom podataka dobija se, tzv. CRC hash, tj vrijednost za
provjeru (check value). CRC hash se dodaje na blok podataka i prenosi zajedno sa njim. Na
prijemnoj strani, ponavlja se izraunavanje CRC hash-a. Ako se dobijeni CRC hash poklapa sa
primljenim sve je u redu, ako ne, dolo je do greke u prenosu. Ukoliko se izraunavanje CRC
hash-a na prijemnoj strani, provede na bloku podataka i bitovima CRC hash-a izraunatog na
predajnoj strani, svi bitovi prijemnog hash-a moraju biti vrijednosti 0. U suprotnom, dolo je do
greke u prenosu.
CRC hash se dobija kao ostatak dijeljenja polinoma. U praksi su u irokoj upotrebi binarni
CRC-ovi. To su CRC-ovi koji se dobijaju dijeljenjem binarnih polinoma u moduo-2 aritmetici.
Binarni polinomi su polinomi koji uzimaju vrijednosti iz binarnog polja, polja sa dva elementa,
BF={0,1}. Binarni polinomi, odnosno, binarni CRC-ovi odgovaraju raunarskoj arhitekturi i u
nastavku teksta e se podrazumijevati.
CRC razmatra bitove bloka podataka kao koeficijente binarnog polinoma. Tako dobijeni
polinom dijeli se sa fiksnim, unaprijed odreenim, binarnim polinomom djeliocem. Koeficijenti
polinoma ostatka uzimaju se kao redudantni bitovi, odnosno CRC bitovi. Duina ostatka je za
jedan manja od duine djelioca, ime se duinom djelioca definie broj CRC bitova u hash-u.
Prilikom dijeljenja binarnih polinoma primjenjuje se moduo-2 aritmetika. U moduo-2
aritmetici operacije se izvode na uobiajen nain, samo to se kao rezultat uzima cjelobrojni
ostatak dijeljenja sa brojem 2. Takav ostatak moe biti 0 ili 1, to su elementi binarnog polja
(BF). Tablica operacija u moduo-2 aritmetici je sljedea:
Sabiranje: Oduzimanje: Mnoenje: Dijeljenje:

0+0=0 0-0=0 0*0=0 0/1=0
0+1=1+0=1 1-0=1 0*1=0 1/1=0
1+1=0 (2 mod 2=0) 1-1=0 1*1=1
Moe se uoiti da su operacije sabiranja i oduzimanja u stvari identine i da se mogu zamijeniti

binarnom operacijom XOR (ekskluzivno ili). Operacija mnonja moe se zamijeniti binarnom
operacijom AND (i).
Primjer binarnog polinoma je: 1x5+0x4+1x3+0x2+0x1+1x0. Polinom se moe pokazati i kao
binarni broj 101001. Ispravnost ovakvog prikaza moe se ilustrovati kroz primjer sabiranja i
mnoenja dva binarna polinoma:
37
(1x2+1x1+0x0) + (0x2+1x1+1x0) = 1x2+0x1+1x0
(1x2+1x1+0x0) * (0x2+1x1+1x0) = 0x2+1x1+0x0
Ukoliko se polinomi prikau kao binarni brojevi i nad njima izvre operacije XOR i AND , kao
zamjena za sabiranje i mnoenje, dobija se:
110 011 = 101
110 & 011 = 010
Uoava se da je rezultat u oba sluaja isti.

Binarni polinom se inae prikazuje bez koeficijenata 0 i 1. U zapisu postoje samo oni stepeni
x-a, koji kao koeficijent imaju 1-cu, dok se stepeni x-a sa koeficijentom 0 ne zapisuju. Evo jedan
primjer takvog zapisa
x5+x3+x0.
Prikazani zapis jednak je sa binarnim zapisom 101001. Moe se zakljuiti da se svaki binarni
podatak moe prikazati kao binarni polinom.
Prilikom izraunavanja CRC hash-a, algoritam uzima blok podataka iz kojeg rauna CRC i
pretvara ga u binarni polinom BP(x). Polinom BP(x) se dijeli sa definisanim binarnim polinomom
djeliocem, koji se jo zove i klju (KP(x)). Rezultat dijeljenja polinoma BP(x)/KP(x)
predstavljaju kolinik Q(x) i ostatak R(x). Ostatak dijeljenja predstavlja hash(saetak). Moe se
pisati:
(24)
(25)
Ukoliko se eli dobiti ostatak dijeljenja stepena n (n-bitni CRC hash), tada djeljitelj mora biti
stepena n+1. Na primjer, saetak kod CRC-32 ima stepen 31, iz ega slijedi da djelilac, odnosno
klju KP(x) mora biti stepena 32.
Postupak dijeljenja dva binarna polinom izvodi se na sljedei nain:
1. Na startu se polinom dijeljenik, BP(x), dopuni sa n nula, pri emi je n broj bita u CRC
hash-u.
2. Dijeljenje zapoinje od krajnjeg lijevog koeficijenta polinoma BP(x). To je koeficijent sa
najveim stepanom x-a.
3. Ako je taj koeficijent 0, prelazi se na sljedei koeficijent, tj. pomjera se za jedan bit u
desno.
4. Ako je sljedei koeficijent 1, uzima se sljedeih n bitova polinoma BP(x), pri emu je n
duina djeljitelja KP(x), i od njih se po modulu-2 oduzme djeljitelj KP(x). (U moduo-2
aritmetici oduzimanje je isto to i binarna operacije XOR.)
5. Ponovo izvri pomjeranje za jedan bit u desno i postupak se ponavlja.
38
Kao primjer dijeljenja binarnih polinoma u moduo-2 aritmetici, izvrie se dijeljenje sljedea
dva polinoma:
Ova dva polinoma u binarnom zapisu su:
U nastavku, polinom BP(x) smatrae se porukom koju treba prenijeti do prijemnika, dok e
polinom KP(x) nazivati CRC polinomom.
Dijeljenjem, u skladu sa opisanim postupkom, prikazano je na Slici 21.
Slika 21. Dijeljenje polinoma BP(x) sa CRC polinomom u moduo-2 aritmetici
Dobijeni CRC hash dodaje se, s desne strane, na bitove poruke. Novodobijena proirena
poruka se aje prijemniku. Na prijemnoj strani provjerava se integritet podataka u poruci.
Provjera integriteta obavlja se dijeljenjem primljene poruke s istim CRC polinomom (Slika 22).
39
Slika 22. Provjera integriteta podataka u poruci sa dodatim CRC bitovima
Algoritam za izraunavanje CRC hash-a, pogodan je kako za hardversku tako i za softversku

realizaciju.
CRC hash genaerator se hardverski realizuje upotrebom pomjerakog registra i XOR kapija.
Na Slici 23 prikazan je CRC generator za CRC-16 polinom .
Slika 23. Hardverska realizacija CRC generatora za CRC-16 polinom

.
40
U prikazanoj hardverskoj realizaciji, svaki bit podataka se ubacuje u CRC pomjeraki registar,
nakon XOR operacije sa CRC bitom najvee teine. Nakon ubacivanja poslednjeg bita podataka
vrijednost u CRC registru predstavlja izraunati CRC hash.
Za softversku realizaciju CRC generatora zastupljene su dvije razliite metode. Jedna je
zasnovana na upotrebi softverske petlje (loop driven implementation), dok se u drugoj koristi
tabela pretraivanja (table driven implementation).
U metodi zasnovanoj na uporebi petlje postupak generisanja CRC hash-a ilustrovan je na
slici Slici 24.
Slika 24. CRC generator zasnovan na softverskoj petlji
Generisanje CRC hash-a zapoinje inicijalizacijom CRC_HIGH i CRC_LOW registara sa prva

dva okteta podataka. CRC_BUFF registar se napuni sa treim oktetom podataka. Nakon toga
MSb (bit najvee taine) CRC_BUFF registra pomjera se na mjesto LSb (bit najmanje teine)
CRC_LOW registra. Takoe MSb CRC_LOW registra se prebacuje na mjesto LSb CRC_HIGH
registra. MSb CRC_HIGH registra smjeta se u Carry flag (C) i provjerava se njegova
vrijednost. Ako je bit setovan, odnosno logika jedinica, nad registrima CRC_HIGH i
CRC_LOW odrauje se XOR opracija sa CRC-16 polinomom. Ako bit nije setovan, sljedei bit
MSb iz CRC_BUFF registra e se pomjeriti na mjesto LSb CRC_LOW registra. Ovaj postupak
se ponavlja sve dok se svi bitovi iz CRC_BUFF registra ne prebace u CRC_LOW registar. Nakon
toga u CRC_BUFF registar se upisuje novi oktet podataka. Kad se procesuiraju svi podaci
zajedno sa dodatnih 16 nula, registri CRC_HIGH i CRC_LOW sadre izraunati CRC hash.
Poruka moe biti bilo koje duine. Za provjeru CRC-a koristi se isti postupak kao i prilikom
generisanja. Jedina razlika je to se u ovom sluaju ne dodaju nule na poruku.
U metodi zasnovanoj na upotrebi tabele pretraivanja, ideja je da se umjesto izraunavanja
CRC-a bit po bit, za XOR operaciju sa podacima upotrijebe predhodno izraunate vrijednosti.
Prednost metode zasnovane na upotrebi tabele je bre izraunavanje CRC-a. Nedostatak je
upotreba vie programske memorije, zbog veliine tabele pretraivanja. Generisanje CRC-a
obavlja se itanjem vrijednosti iz tabele i njihovim XOR-ovanjem sa niim i viim bitom CRC
pomjerakih registara. U prvom koraku registri CRC_BUFF, CRC_HIGH i CRC_LOW
inicijalizuju se sa prva tri okteta podataka. Nakon toga, vrijednost u CRC_BUFF registru
upotrebljava se kao ofset za dobijanje ve izraunate vrijednosti iz tabele. Kako je CRC-16
duine 16 bita, tabela pretraivanja podijeljena je u dvije odvojene tabele. Jedna je za za vii
oktet CRC registra, dok je druga za nii oktet CRC registra (Slika 25). Vrijednost iz tabele
pretraivanja za vii oktet se XOR-uje sa sadrajem CRC_HIGH registra, dok se vrijednost iz
tabele pretraivanja za nii oktet XOR-uje sa sadrajem CRC_LOW registra. U sljedeem koraku
sadraj registra CRC_HIGH prebacuje se u CRC_BUFF registar, a sadraj CRC_LOW registra
prebacije se u CRC_HIGH registar. Nako toga, u CRC_LOW registar upisuje se novi oktet
podataka. Ovaj postupak se ponavlja za sve oktete podataka. Nule dodate na poruku, tretiraju se
kao i ostali podaci. Nakon obavljenog izraunavanja CRC_HIGH i CRC_LOW registri sadre
41
CRC hash vrijednost koja se dodaje na poruku. Za provjeru CRC-a koristi se isti postupak kao i
prilikom generisanja. Jedina razlika je to se u ovom sluaju ne dodaju nule na poruku.
Slika 25. CRC generator zasnovan na upotrebi tabele pretraivanja
Razliiti CRC standardi proiruju algoritam dijeljenje polinoma specificiranjem inicijalne

vrijednosti pomjerakog registra, dodavanjem finalnog XOR koraka ili promjenom redosljeda
bitova podataka. Stoga, u praksi, CRC hash moe imati sasvim razliitu vrijednost od one koja bi
se dobila prostim dijeljenjem polinoma.
Najjednostavniji metod za detekciju greke, bit parnosti, u stvari je 1-bitni CRC. Bit parnosti
se dobija dijeljenjem polinoma poruke sa CRC polinomom x+1, odnosno dvobitnim djeliocem
11. Za razliku od CRC polinoma za generisanje bita parnosti, CRC polinom za dobijanje 32-
bitnog CRC hash-a, upotrijebljenog u Ethernet protokolu, je znatno sloeniji (Slika 26).
Popularnost CRC-a proistie iz injenice da n-bitni CRC, primijenjen na blok podataka
garantuje detekciju svakog pojedinanog lanca greaka, ne dueg od n bita. Lance due od n bita
detektovati e sa vjerovatnoom 1-2-n. Greke u prenosnim kanalima i magnatskim medijima za
42
uvanje podataka nejee nijesu sluajno rasporeene, ve koncentrisane, to ini osobine CRC-
a upotrebljivijim od drugih metoda (proste kontrolne sume ili bita parnosti). CRC detekcija
greke se najvie koristi u sluaju kada se prenose veliki paketi podataka, kao na primjer u LAN
kao to je Ethernet [20, 21].
Slika 23. Neki, esto koriteni, CRC polinomi.
43
1.3.2 Metode za korekciju greke
METODA PONAVLJANJA
Podaci poruke se dijele u blokove. Svaki blok se alje unaprijed odreeni broj puta. U
optem sluaju ponavljajui kod se oznaava: (r, n), pri emu je: r - broj ponavljanja, n - broj
bita u bloku.
Primjer 1: Neka se ima (3,1) ponavljajui kod.
Ako se eli poslati blok '1011', alje se 111000111111.
Ako se poruka proita kao 1010 1011 1011 moe se detektovati da se jedna grupa
podataka razlikuje od druge dvije, odnosno da je dolo do greke. Vrijednost bita odreuje se
uporeivanjem istog bita u svakoj primljenoj poruci. Odabira se vrijednost koja se ee
pojavljuje.
Primjer 2: Neka se ima (3,1) ponavljajui kod.
Ako smo primili kod c=110001111.
1 1 0 =1
0 0 1 =0
1 1 1 =1
Dekodirana poruka je m=101.
PRVOUGAONI KOD
U primjeni pravougaonog koda poruka se razbija na po n-1 grupu od po n-1 bit (ili m-1) i
tako se formira kvadratna (ili pravougaona) matrica (Slika 24).
44
Slika 24. Ilustracija matrice pravougaonog koda
Na tako dobijenu matrici dodaje se jo po jedna vrsta i kolona, tako da, u svakoj vrsti i
koloni bude paran (neparan) broj jedinica. Greka u jednom bitu poremetie parnost u vrsti i
koloni kojoj on pripada. Provjerom parnosti moe se detektovati i korigovati jedna greka.
Primjer 1. Na Slici 24 prikazana ja originalna poruka.
Slika 25. Originalna poruka sa dodatom vrstom i kolonom za kontrolu parnosti.
Na Slici 26, prikazana je poruka dobijena na prijemnoj strani. Jednostavnom provjerom

parnosti vrsta i kolona primljene matrice, utvruje se da je greka na poziciji (i,j)=(2,2).
Slika 26. Poruka sa grekom na poziciji (i,j)=(2,2).
45
HAMMING-OV KOD
Neka se ima informacije od n bita. Da bi se u njoj ispravila jedna greka jednog bita moraju
se zabraniti sve kombinacije koje se razlikuju za po jedan bit (Slika 27).
Slika 27. Informacija od n bita i n+1 bit.
Za jednu dozvoljenu postoji n nedozvoljenih kombinacija. Za k razliitih poruka,

dozvoljenih kombinacija od n bitova, potrebno je k(n+1) kombinacija. Mora biti zadovoljen
uslov k(n+1) 2n. Ako se k izrazi kao k=2q, dobija se 2n-q (n+1). Odnosno 2m (n+1). Gdje je
m=n-q. m izraava koliko je potrebno redudantnih bita (bita za kodiranje) da bi se mogla
korigovati greka jednog bita.
Primjer 1: Ukoliko je duina poruke n=3, slijedi da je broj potrbnih redudantnih bitova m=2.
Dva bita za kodiranje, jedan za poruku. Dozvoljena stanja su 000 i 111. Sva stanja koja imaju
Hamming-ovu distancu 1 od datog, pridruuju se tom stanju (Slika 28).
U informacionoj teoriji Hamming-ova distanca izmeu dva stringa iste duine je broj
pozicija na kojima su pripadni simboli razliiti. Drugim rijeima, to je minimalni broj potrebnih
zamjena za prevodjenje jednog stringa u drugi, ili broj greaka koje jedan string transformiu u
drugi (Slika 28).
Slika 28. 100011 imaju distancu 3 (crveni put); 010111 imaju distancu 2 (plavi put);
46
Slika 29. 01001001 imaju distancu 3 (crveni put); 01101110 imaju distancu 1 (plavi put);
Primjer 2: Hammingova distanca izmeu:
1011101 i 1001001 je 2.
2173896 i 2233796 je 3.
"toned i "roses" je 3.
Hamming-ova distanca se moe izraunati kao:
( x1 , x2 ,..., xn ) ( y1 , y2 ,..., yn )
Hamming-ov kod je linarni kod za korekciju greke, nazvan po autoru Richard Hamming-u.
Hamming-ov kod moe detektovati i korigovati greku jednog bita. Za detekciju greke jednog
bita Hamming-ova distanca mora biti 2. Za korekciju greke jednog bita Hamming-ova distanca
mora biti 3. Hamming-ovim kodom sa distancom 3, moe se detektovati greka 2 bita. Hamming-
ov kod se oznaava sa ureenim parom Hamming(n, m), pri emu je n broj bitova u kodu, a m je
broj bitova podataka. Information rate = m/n - odnos bitova podataka i ukupnog broja bitova u
kodu. Osnovni princip kodiranja Hamming-ovim kodom sastoji se u proimanju poruke bitovima
parnosti koji e kontrolisati bitove podataka kao i sami sebe. U cilju jednostavnijeg odreivanja
koji bit je pogreno detektovan kao bitovi parnosti odabiraju se bitovi na pozicijama 2K, K=0, 1,
2, 3,... .
Primjer 3: U Hamming(7, 4) kodu bitovi parnosti e biti na pozicijama 1, 2, 4.
Bitom parnosti na poziciji 2K provjeravaju se bitovi podataka poruke, gdje u binarnoj

prezentaciji pozicije K-ti bit ima vrijednost 1.
Primjer 4: Vizuelni tabelarni prikaz navedane osobine, na Hamming(20, 15).
47
Slika 30. Vizuelni tabelarni prikaz na koje bitove podataka se odnosi pojedini bit parnosti u kodu
Hamming(20, 15).
Primjer 5: Grafiki opis 4 bita podataka i tri bita parnosti i koji bit parnosti se odnosi na koji bit
podataka za kod Hamming(7,4).
Slika 31. Grafiki opis 4 bita podataka i tri bita parnosti i koji bit parnosti se odnosi na koji bit
podataka za kod Hamming(7,4).
Ukljuivanjem jo jednog bita parnosti nad cijelom porukom, poveava Hamming-ova distancu
za 1 (na 4). Sa Hamming-ovom distancom 4 mogue je detektovati i korigovati jedan bit greke i
detektovati dva bita greke.
Primjer 6: Hamming(7,4) kod moe se jednostavno proiriti na Hamming(8,4) dodajui bit

parnosti nad cijelom porukom (Slika 32).
48
Slika 32. Hamming(8,4): Grafiki opis 4 bita podataka i tri bita parnosti i koji bit parnosti se
odnosi na koji bit podataka. Identian sa Hamming(7,4) + dodatni bit parnosti nad cijelom
porukom
Primjer 7: Kodiranje 7-bitne rijei "0110101" Hamming(11,7) kodom.
Na Slici 33 prikazan je grafiki opis 7 bita podataka i 4 bita parnosti i koji bit parnosti se
odnosi na koji bit podataka, za kod Hamming(11,7).
Slika 33. Grafiki opis 7 bita podataka i 4 bita parnosti i koji bit parnosti se odnosi na koji bit
podataka, za kod Hamming(11,7).
Izraunavanje bitova parnosti za kod Hamming(11,7) prikazano je u tabeli na Slici 34.
49
Slika 34. Izraunavanje bitova parnosti za kod Hamming(11,7) i poruku "0110101".
Dobija se sljedea poruka kodirana Hamming-ovim kodom: 10001100101.
Neka je prijemna strana, kodiranu poruku 10001100101, dobila kao: 10001100100.

Analiziranje primljene poruke, odnosno provjera bitova parnosti, prikazana je u tabeli na Slici 35.
Slika 35. Analiziranje primljene poruke, odnosno provjera bitova parnosti.
Svaki bit parnosti, koji ne proe provjeru parnosti, dobija binarnu vrijednost 1, a koji proe
provjeru parnosti dobija brinarnu vrijednost 0. U zadnjem koraku izraunava se pozicija pogreno
primljenog bita u poruci, na nain prijkazan tabelom na Slici 36.
Slika 36. Izraunavanje pozicije pogreno primljenog bita u poruci.
50
Dobijena suma na Slici 36, oznaava poziciju pogreno primljenog bita. Njegovim invertovanjem
dobija se da je ispravna poruka. Umjesto '10001100100' '10001100101'.
Dekodiranje na osnovu grafikog prikaza predstavljeno je na slikama 37 do 40.
Slika 37. Grafiki opis 7 bita podataka i 4 bita parnosti i koji bit parnosti se odnosi na koji bit
podataka.
Slika 38. Pozicije bitova u kodu.
51
Slika 39. Vrijednosti bitova originalne poruke. Zbir bitova iz roze, utog, zelenog i plavog kruga
je paran broj.
Slika 40. Vrijednosti bitova primljene poruke. Usljed greke bita, zbir bitova iz roze, utog i
zelenog kruga je neparan broj. Zbir pozicija bitova p1, p4, p3 je 11.
1.4 Boole-ova algebra

Booleova (Bulova) algebra se oslanja na: postulate, pravila, zakone, teoreme i identitete, koji
e biti ovdje izloeni. Promjenljiva u Booleovoj (prekidakoj) algebri moe imati vrijednosti 0 i
1. Komplement neke promjenljive A ima znaenje suprotno od A.
1.4.1 Postulati i pravila Boole-ove algebre
Osnovni postulati i pravila Booleove algebre prikazani su u tabelama na Slici 41.
52
ILI (OR) I (AND) NE (NOT)
0+ 0 = 0 A+0 =A 0 . 0 = 0 A .0 = 0
0+ 1 = 1 A+1 = 1 0 . 1 = 0 A . 1 =A
1+ 0 = 1 A+A=A 1 . 0 = 0 A . A=A 0 = 1
1+ 1 = 1 A+A= 1 1 . 1 = 1 A . A= 0 1 = 0 A = A
Slika 41. Osnovni postulati i pravila Booleove algebra.
Neki od zakona Boole-ove algebre prikazani su na Slici 42.
zakon komutacij e zakon asocij acij e

A + B = B + A A + (B + C) = (A + B ) + C
A . B = B . A A . (B . C) = (A . B) . C
zakon apsorpcij e zakon distribucij e

A + (A . B) = A A . ( B + C) = ( A . B ) + (A . C)
A . (A + B ) = A A + (B . C) = ( A + B ) . (A + C)
Slika 42. Neki od zakona Boole-ove algebre.
Promjenljive B i C imaju ista svojstva kao promjenljiva A.
Na bazi Booleove algebre, De Morgan je formulisao dvije vane teoreme, koje, u generalizaciji
Shanona (enona), imaju jedinstven iskaz:
Za dobijanje komplementa neke Booleove funkcije treba sve promjenljive zamijeniti njihovim
komplementima pa zatim operacije "ILI" zamijeniti sa "I", a operacije "I" sa "ILI.
Navedeno se moe predstaviti i jednainama:
Xi N Xi i iN 1 X
N N
i 1 i i 1
Xi
i 1
Primjer 1:
A B A B i A B A B
ili tabelarno,
53
A B A+B A B AB
0 0 1 0 0 1
1 0 0 1 0 0
0 1 0 0 1 0
1 1 0 1 1 0
Pri radu sa funkcijama promjenljivih A, B i C u Booleovoj algebri, najee se javlja potreba

korienja identiteta, kao to su:
1) A . B + A . B = A ; 2) A . ( A + B ) = A . B ; 3) ( A + B ) . ( A + B ) = A .
Slijede dokazi navedenih identiteta:
1.4.2 Prekidake funkcija
Prekidake funkcije se formiraju koristei osnovne operacije Booleove algebre, kao i

prekidake promjenljive. Zbog karaktera promjenljivih, nazivaju prekidake funkcije.
Prekidake funkcije se mogu predstaviti na jedan od sljedea dva naina:
- U prvom nainu kombinacije logikih proizvoda povezane su u logiki zbir. Logiki proizvodi
treba da budu formirani tako da daju logiku jedinicu.
- U drugom nainu kombinacije logikih zbirova povezuju se u logiki proizvod. Logiki zbirovi
promjenljivih treba da budu formirani tako da daju logiku nulu.
Primjer 2:
Logiki proizvodi povezani u logiki zbir: f A B C A B C A B C

Logiki zbirovi povezani u logiki proizvod: f ( A B C ) ( A B C ) ( A B C )
Postoji i tzv. tabelarno prikazivanje.
54
Primjer 3:
Funkcija f A B C A B C A B C , moe se tabelarno prikazati kao:
Iz tabele se moe vidjeti da su u zbiru prikazani logiki proizvodi koji daju logiku jedinicu.
Vrijednost logike nule promjenljive tretira se kao njen complement.
Funkcija f ( A B C ) ( A B C ) ( A B C ) , moe se tabelarno prikazati kao:
Iz tabele se moe vidijeti su u proizvodu prikazani logiki zbirova koji daju logiku nulu.
Vrijednost logike jedinice promjenjive tretira se kao njen komplement .
MINIMIZACIJA PREKIDAKIH FUNKCIJA
Upotrebom osnovnih pravila i teoreme Booleove algebre, broj lanova prekidakih funkcija
moe biti znatno smanjen. Procedura svoenja prekidakih funkcija na reduciranu formu naziva
se minimizacija prekidakih funkcija.
Minimizacija e biti ilustovana na jednostavnom primjeru minimizacije prekidake funkcije:
55
f A B C D ( A B) C D A ( B C ) .
Primjenom De Morganove teoreme vai:
B C B C i A B A B
pa slijedi:
f A B C D A B C D A B C A B C ( D D) A B C A B (C C ) A B
U cilju jednostavnije minimizacije prekidakih funkcija upotrebljavaju se i Karnaugh-ove tablice.

Broj polja u Karnaugh-ovoj tablici jednak je broju kombinacija promjenjivih. Kombinacije
promjenljivih za svaka dva susjedna polja tabele razlikuju se samo za jedan bit (Slika 43).
BC
00 01 11 10
A
0 1 3 2
0
4 5 7 6
1
Slika 43. Karnaugh-ova tablica za tri promjenljive.
Izdvajaju se promjenjive koje u dva susjedna lana u tabeli, imaju istu vrijednost.
Primjer 5: Minimizirati prekidaku funkciju:
f ABC ABC ABC ABC ABC
Rjeenje:
Karnaugh-ova tablica zadate funkcije je prikazana na Slici 44.
56
BC
00 01 11 10
A
0 1 3 2
0 1 1
4 5 7 6
1 1 1 1
Slika 44. Karnaugh-ova tabela zadate funkcije.
Iz tabele sa Slike 44 jednostavno se izvodi da je minimalna forma zadate funkcije sljedea:
f AB C
Potpuno analogna analiza moe se provesti za funkcije sa etiri promjenljive. U tom sluaju,
Karnaughova tablica ima oblik kao na Slici 45.
CD
00 01 11 10
AB
0 1 3 2
00
4 5 7 6
01
12 13 15 14
11
8 9 11 10
10
Slika 44. Karnaugh-ova tablica za etiri promjenljive.
Primjer 6: Minimizirati funkciju od sedam zadatu Karnaugh-ovom tablicom sa Slike 46.
57
CD
00 01 11 10
AB
0 1 3 2
00 1 1
4 5 7 6
01 1 1
12 13 15 14
11 1
8 9 11 10
10 1 1
Slika 46. Karnaugh-ova tablica prekidake funkcije koji trebe minimizirati.
Rjeenje: Lako se pokazuje da minimizirana funkcija ima oblik:
f B D A B D B C D .
Ako prekidaka funkcija ima 5 promjenjivih:
f f ( A, B, C, D, E) ,
svodi se na oblik:
__
f E f1 A, B, C, D E f 2 A, B, C, D .
Zatim se funkcije f1 i f2 minimiziraju primjenom Karnaugh-ovih tablica.
58
GLAVA II
2. REALIZACIJA OSNOVNIH LOGIKIH KOLA

Realizacija prekidakih funkcija vri se pomou logikih kola. Postoje logika kola koja
obavljaju razliite logike funkcije. Bie pokazana realizacija osnovnih logikih kola.
Na Slici 1a prikazan je simbol invertorskog kola, dok je na Slici 1b data njegova
funkcionalna tabela.
A A
1 0
A A 0 1
(a) (b)
Slika 1. Invertor. a) Simbol; b) Funkcionalna tabela.
Na Slici 2a prikazan je simbol logikog I kola, na Slici 2b data njegova funkcionalna

tabela, dok je na Slici 2c data ilustracija rada kola.
A B A.B
A
AB 0 0 0
(a) B
0 1 0
1 0 0
1 1 1
(c) A B (b)
Slika 2. Logiko I kolo. a) Simbol; b) Funkcionalna tabela; c) Ilustracija.
Na Slici 3a prikazan je simbol logikog ILI kola, na Slici 3b data njegova funkcionalna
tabela, dok je na Slici 3c data ilustracija rada kola.
A A B A+B
A +B
B 0 0 0
(a)
0 1 1
A 1 0 1
1 1 1
(c) (b)
B
Slika 3. Logiko ILI kolo. a) Simbol; b) Funkcionalna tabela; c) Ilustracija.
59
Na Slici 4a prikazan je simbol logikog ILI kola, dok je na Slici 4b data njegova
funkcionalna.
A B A.B
0 0 1
0 1 1
A
A. B 1 0 1
(a) B (b) 1 1 0
Slika 4. Logiko NI kolo. a) Simbol; b) Funkcionalna tabela.
funkcionalna.
A B A+B
0 0 1
A 0 1 0
A+ B 1 0 0
B 1 1 0
(a) (b)
Slika 5. Logiko NILI kolo. a) Simbol; b) Funkcionalna tabela.
funkcionalna.
60
Slika 6. Logiko EX ILI kolo. a) Simbol; b) Funkcionalna tabela.
Na Slici 7a prikazana je realizacija EX ILI kao zbir logikih proizvoda, dok je na Slici 7b
prikazana realizacija EX ILI kola kao proizvod logikih zbirova.
A
A. B A
A+ B
B
Q Q
A. B
A. B
B (a) (b)
Q A B A B Q ( A B) ( A B) ( A B) ( A B)
Slika 7. Logiko EX ILI kolo. a) Zbir logikih proizvoda; b) Ptoizvod logikih zbirova.
Osnovni kriterijumi, vrednovanja logikih kola:

- stepen integracije,
- brzina rada i
- disipacija.
2.1 Tranzistori u logiim kolima

U logikim kolima tranzistori se koriste kao prekidai. Tranzistori rade u zaskoenju ili
zasienju, ne u aktivnom reimu (Slika 8).
61
Slika 8. Bipolarni tranzistor kao prekida.
Osnovni parametri kojim se opisuje tranzistor kao prekida su:

- td [ns] vrijeme kanjenja,
- tr [ns] vrijeme rasta,
- ton vrijeme ukljuenja,
- ts vrijeme zadravanja,
- toff vrijeme iskljuenja.
Navedeni parametri prikazani su na Slici 8.
2.2 Prenosna karakteristika logikog invertora

Tipina prenosna karakteristika logikog invertora prikazana je na Slici 9.
Slika 9. Tipina prenosna karakteristika logikog invertora.

Opseg napona od 0 do VIL je opseg za koji se na izlazu dobija logika jedinica.
Opseg napona od VIH do VOH je opseg za koji se na izlazu dobija logika nula.
62
Opseg napona od VIL do VIH je opseg koji se ne preporuuje. Za ovaj opseg ulaznog napona
neizvjestan je logiki nivo na izlazu kola. Osim toga u ovom sluaju se ima velika disipacija kola.
2.3 Margina uma u logikim kolima

Margina uma je najee izraena u voltima. Predstavlja mjeru nivoa uma u signalu koji
logiko kolo moe tolerisati (Slika 10).
Slika 10. Realni i idealni signal i margina uma u logikim kolima.
2.4 Kanjenje odziva u logikim kolima
Kanjenje odziva je vrijeme koje je potrebno da se promijeni stanje na izlazu kola, nakon
promjene stanja na ulazu (Slika 11). Kanjenje odziva tp se najee izraava u nano-sekundama.
63
Slika 11. Kanjenje odziva u logikim kolima.
Na Slici 11 sa tPHL prikazano je kanjenje odziva na promjenu na izlazu sa visokog

naponskog nivoa na niski naponski nivo, dok je sa tPLH prikazano je kanjenje odziva na
promjenu na izlazu sa niskog naponskog nivoa na visoki naponski nivo.
2.4 Faktor grananja

Faktor grananja (Fanout) u sutini predstavlja broj ulaznih prikljuaka logikih kola, koji se
mogu prikljuiti na i izlaz logikog kola a da ne narue dozvoljene varijacije logikih nivoa
(Slika 12).
Slika 12. Povezivanje vie logikih kola na izlaz jednog logikog kola
64
2.5 Disipacija snage u logikim kolima
Disipirana snaga u logikim kolima je snaga koja je potrebna za napajanje i ispravan rad
kola. Obino se izraava u mW-ima.
U logikim kolima se mogu razlikovati se dvije vrste dispacije i to:
- Statika disipacija. Disipacija snage logikog kola kada nema promjene logikog
stanja na izlazu.
- Dinamika disipacija. Disipacija snage logikog kola za vrijeme promjene logikog stanja
na izlazu.
Proizvod kanjenja i snage dispacije (Delay-Power product - DP) esto se koristi kao mjera
kvaliteta logikog kola koja povezuje potronju i brzinu logikog kola. DP se definie kao:
DP PD td
gdje je PD snaga disipacije i tD kanjenje odziva.
2.6 Familije logikih kola

U najee koriene familije logikih kola spadaju:
1. RTL Resistor Transistor Logic
2. DTL Diode Transistor Logic
3. TTL Transistor Transistor Logic
4. ECL Emiter Coupled Logic
5. MOS Metal-oxide semiconductor
6. CMOS - Complementary MOS
7. BiCMOS Bipolar Complementary MOS
2.6.1. RTL Resistor Transistor Logic
Osnovne karakteristike RTL logikih kola su:

- Minimalan broj komponenti,
- Postojanje pasivnog pull-up-a.
Kao ilustracija RTL logikog kola na Slici 13 predstavljena je realizacija logike funkcije
Y=(A+B+C)'.
Slika 13. Realizacija logike funkcija Y=(A+B+C)' u RTL tehnologiji
65
2.6.2. DTL Diode Transistor Logic
Osnovne karakteristike DTL logikih kola su:

- Diodno I kolo na ulazu,
- Postojanje pasivnog pull-up-a.
Kao ilustracija DTL logikog kola na Slici 14 predstavljena je realizacija logike funkcije
Y=(ABC)'.
Slika 14. Realizacija logike funkcija Y=(A+B+C)' u DTL tehnologiji
66
2.6.3. TTL Transistor Transistor Logic
TTL je godinama bilia vodea tehnologija u realizaciji digitalnih logikih kola. Za razliku od
DTL tehnologije, diode su zamijenjene tranzistorom sa vie emitora. I u TTL tehnologiji postoji
pasivni pull-up. TTL logika kola karakterie brza promjena napona na izlazu.
Kao ilustracija TTL logikog kola na Slici 15 predstavljena je realizacija logike funkcije
Y=(ABC)'.
Slika 15. Realizacija logike funkcija Y=(A+B+C)' u TTL tehnologiji
TTL INVERTOR (7404)
Na Slici 16 predstavljena je realizacija TTL invertora 7404.
Slika 16. TTL realizacija invertora 7404
U realizaciji sa Slike 16 pasivni pull-up zamijenjen je aktivnim pull-up kolom na izlazu.

Na ovaj nain poveava se Fanout za sluaj logike jedinice na izlazu invertora.
67
Dioda D1 obezbjeuje da transistor Q4 bude zakoen kada transistor Q2 provodi.
Kada je napon na ulazu jednak nuli vI =0, odnosno na niskom naponskom nivou, tranzistor
Q1 provodi u zasienju i obezbjeuje naponski nivo na bazi tranzistora Q3, VBQ30.2V. Usljed
toga tranzistori Q2 i Q3 su zakoeni. Na Slici 17 prikazane struje u kolu za ovaj sluaj.
Slika 17. Struje u kolu kada je na ulazu nizak naponski nivo.
Tranzistor Q4 provodi i napon na izlazu je priblino jednak, vOVCC -VBE -VD3.6V. Ovo je visoki
naponski nivo u TTL tehnologiji.
Kada je ulazni napon na visokom naponskom nivou, odnosno, vI =VCC=5V, tranzistor Q1
provodi u inverznom aktivnom reimu. Vrijednosti otpornika u kolu su odabrane tako da u ovom
sluaju tranzistori Q2 i Q3 provode u zasienju. Na Slici 18 prikazane struje u kolu za ovaj sluaj.
68
Slika 18. Struje u kolu kada je na ulazu visok naponski nivo.
Struja baze tranzistora Q2 jednaka je:
iB 2 iE 3 iRE iC 3 iB3 iRE
Uzimajui da je:
VBESAT 2,3 0.8V ,VBC1 0.7V ,VCESAT 3 0.1V , R 0.25
dobija se da je
iB 2 2.6mA .
Tranzistor Q4 je zakoen, pa je vO =VCES2=0.15V. Ovo odgovara niskom naponskom nivou (nivo

logike nule) u TTL tehnologiji.
Struja koju kolo invertiora 7404 uzima iz ulaznog prikljuka i izvora napajanja za sluaj
kada je na ulazu prikljuen visok, odnosno nizak, naponski nivo prikazane su na Slici 19.
69
Slika 19. Struja koju kolo invertiora 7404 uzima iz ulaznog prikljuka i izvora napajanja
Na osnovu podataka sa Slike 19 lako se izraunava srednja snaga statike disipacije kola, kao
POL POH
P 10.83mW
2
U gornjem izrazu POL je snaga disipacije kada je da ulazu nizak naponski nivo, dok je POH snaga
dispacije kada je ulazu visok naponski nivo.
Kanjenje odziva invertora 7404 prikazano je diagramom na Slici 20.
Slika 20. Kanjenje odziva u kolu invertora 7404.
70
U cilju odreivanja prenosne karakteristike invertora 7404, uzmimo, na poetku, da je da je
vI =0. Tada je tranzistor Q1 u zasienju, napon na bazi tranzistora Q3, VBQ3 priblino je jednak
0.2V, dok su trantistori Q2 i Q3 zakoeni. Tranzistor Q4 provodi, a izlazni napon priblino jednak
je vO VCC -VBE VD 3.6V.
Poveavanjem ulaznog napona na ulazu raste napon VB3. Kada napon dostigne vrijednost
vI=VBETQ3-VCESQ10.45V poinje da provodi tranzistor Q3. Usljed toga napon na izlazu poinje
da opada, pa se uzima da je VIL=0.6V.
Daljim poveenjem ulaznog napona raste struja kroz trantistor Q3, odnosno struja kroz
otpornik RE. Kada postane IE3RE=VBETQ2=0.65V poinje da provodi tranzistor Q2. Ulazni napon je
tada vI=V2=VBETQ2+VBEQ3-VCESQ11,4V. Napon na kolektoru tranzistora Q3 je VC3VCC-
RE2RC3.9V. Napon izmeu kolektora tranzistora Q3 iznosi VCE3=VC3-VE3=VC2-VBET23.2V, gok
je napon na izlazu vO=VO2=VC3-VBEQ4-VD12.5V. Tranzistori Q2 i Q3 su u aktivnom reimu.
Nastavljanjem poveanja ulaznog napona rastu struje kroz tranzistore Q2 i Q3. Tranzistor Q2
ulazi u zasienje pri ulaznom naponu vI=VIHVBESQ2+VBEQ31.6V. Daljim poveanjem ulaznog
napona kolo poinje da radi kao kad je na ulazu visok naponski nivo, tj: Q4 i D1 ne provode, Q3 i
Q2 zasieni, a Q1 u inverznom aktivnom reimu.
Margine uma date su sljedeim jednainama:
NM L VIL VOL 0.5V

NM H VOH VIH 2V
Prenosna karakteristika kola prikazana je na Slici 21.
Slika 21. Prenosna karakteristika invertora 7404.
U cilju odreivanja Fanout-a kola posmatrajmo elektrinu emu sa Slike 22.
71
Slika 22. Invertor 7404 sa vie prikljuenih inertora 7404 na njegovom izlazu.
Na Slici 22 prikazan je invertor 7404 na ijem izlazu je prikljueno vie istih invertora. Broj
ulaznih prikluaka N, koji se mogu vezati na izlaz invertora 7404 je ogranien. Posmatrajmo
sluaj kada je na izlazu invertora nizak naponski nivo. Da bi tranazistor Q2 obezbjeivao nizak
naponski nivo na izlazu, potrebno je da bude u zasienju, odnosno treba biti zadovoljeno da je
I B3 NI R1 .
Pri emu je
IB2=IE3-I i I=VBES2/RE2.
S druge strane je
VCC VBC1 VBES 2 VBES 3 VCC VCES 3 VBES 2

I E 3 I B3 I C 3 i
RB RC
VCC VBES 1 VCES 2

IR
RB
,
Iz predhodnih izraza lako je izraunati maksimalan broj (N) kola koja se mogu prikljuuti na
izlaz NI kola (za sluaj logike nule na izlazu). U praktinim realizacijama N je oko 10.
72
TTL NI KOLO
Na Slici 23 prikazana je funkcionalna tabela za NI kolo.
Slika 23. Funkcionalna tabela standardnog NI kola sa dva ulaza
Na Slici 24 prikazana je elektrina ema standardnog NI kola sa dva ulaza izraenog u TTL
tehnologiji.
VCC =5V
R C4
RC2 300
1,4K
R B1 4K
T4
A D
T1 T2
B NI
T3
R E2 1K
Slika 24. Elektrina ema standardnog NI kola sa dva ulaza realizovanog u TTL tehnologiji.
73
Tranzistor T1, sa Slike 24, zapravo predstavlja 2 tranzistora kojima su kolektori i baze
kratko spojeni.
Ukoliko je VA ili VB=0, tranzistor T1 provodi u zasienju. Napon na bazi tranzistora T2
iznosi VBT20.2V. To je previe mali napon da bi tranzistori T2 i T3 provodili, te su oni zakoeni.
Tranzistor T4 provodi, i napon na izlazu je priblino jednak VIVCC-VBE-VD=3.6V. To je visoki
napon na izlazu za kola realizovana TTL tehnologijom.
Ukoliko je VA=VB=VCC=5V, tranzistor T1 je u inverznom aktivnom reimu. Zahvaljujui
odgovarajuem odabiru otpornika u kolu tranzistori T2 i T3 provode u zasienju. Tranzistor T4 je
zakoen, a napon na izlazu iznosi VI=VCES20.2V. Ovo je nizak naponski nivo za kola
realizovana TTL tehnologijom.
Provjerom u funkcionalnoj tabeli na Slici 23, lako se potvrdjuje da kolo sa Slike 24, obavlja
logiku NI funkciju.
TTL NILI KOLO
Na Slici 25 prikazana je funkcionalna tabela NILI kola.
Slika 25. Funkcionalna tabela standardnog NILI kola sa dva ulaza.
Na Slici 26 prikazana je elektrina ema standardnog NI kola sa dva ulaza izraenog u TTL
tehnologiji.
74
Slika 26. Elektrina ema standardnog NILI kola sa dva ulaza realizovanog u TTL tehnologiji.
Ukoliko je VA ili VB=5V, tranzistor T3 ili T4 provodi u zasienju. Stoga tranzistor T6 takoe
provodi u zasienju, pa je napon na izlazu nizkog nivoa, odnosno ima se logika nula na izlazu.
Ukoliko je VA=VB=0V, tranzistori T1 i T2 su u zasienju. Usljed toga tranzistori T3 i T4 su
zakoeni, pa je neprovodan i tranzistor T6. Tranzistor T5 provodi i na izlazu se ima visok
naponski nivo, priblino jednak VIVCC-VBE-VD=3.6V.
TTL I KOLO
Slika 27. Funkcionalna tabela standardnog I kola sa dva ulaza.
75
Na Slici 27 prikazana je elektrina ema standardnog I kola sa dva ulaza izraenog u TTL
tehnologiji.
Slika 27. Elektrina ema standardnog I kola sa dva ulaza realizovanog u TTL tehnologiji.
Ukoliko je VA ili VB=0V, tranzistor T1 ili T2 je u zasienju. Usljed toga tranzistori T3 i T4 su

zakoeni. Tranzistori T5 i T7 su u zasienju, dok je tranzistor T6 zakoen. Napon na izlazu niskog
nivoa, odnosno ima se logika nula na izlazu.
Ukoliko je VA=VB=5V, tranzistori T1 i T2 su u inverznom aktivnom reimu. Usljed toga
tranzistori T3 i T4 su u zasienju, pa su tranzistori T5 i T7 zakoeni. Tranzistor T6 provodi i na
izlazu se ima visok naponski nivo, priblino jednak VIVCC-VBE-VD=3.6V.
TTL ILI KOLO
76
Slika 28. Funkcionalna tabela standardnog ILI kola sa dva ulaza.
Na Slici 29 prikazana je elektrina ema standardnog I kola sa dva ulaza izraenog u TTL
tehnologiji.
Slika 29. Elektrina ema standardnog ILI kola sa dva ulaza realizovanog u TTL tehnologiji.
Ukoliko je VA ili VB=5V, tranzistor T3 ili T4 je u zasienju. Usljed toga tranzistor T7 je u

zasienju, dok su tranzistori T8 i T6 su zakoeni. Tranzistori T5 provodi i na izlazu se ima visok
naponski nivo, priblino jednak VIVCC-VBE-VD=3.6V.
Ukoliko je VA=VB=0V, tranzistori T1 i T2 su u zasienju. Usljed toga tranzistori T3 i T4 su
zakoeni, pa je i tranzistor T7 zakoeni. Tranzistori T8 i T6 provode u zasienju i na izlazu se ima
nizak naponski nivo, priblino jednak VIVCES6=0.2V.
77
TTL KOLO SA OTVORENIM KOLEKTOROM
Do sada pokazana TTL logika kola nijesnu pogodna za spajanje na magistrale.

Na primjer ukoliko bi vie invertora 7404 htjeli povezati na magistralu, kola bi medjusobno
interagovala svaki put kada na izlazima imaju razliita stanja. Takav spoj bi bio neupotrebljiv.
Kada je izlaze TTL logikih kola potrebno povezivati na magistralu, bolje je primijeniti TTL
kola sa otvorenim kolektorom.
Na Slici 30 pokazano je TTL NI kolo sa otvorenim kolektorom.
Slika 30. NI TTL kolo sa otvorenim kolektorom.
TTL KOLO SA SHOTTKY TRANZISTOROM
Shottky transistor je tranzistor kod koga je kolektorski spoj premoen Shottky diodom (Slika
31).
78
Slika 31. Shottky transistor.
Iz eme sa Slike 31 jasno je da Shottky tranzistori ne mogu ui u zasienje, te stoga

poveavaju brzinu rada kola u kojem su primijenjeni umjesto obinih bipolarnih tranzistora.
Na Slici 32 prikazano je NI TTL kolo sa Shottky tranzistorima.
Slika 32. TTL NI kolo sa Shottky tranzistorima.
Tranzistor T5 zamjenjuje diodu u NI kolu. Ujedno transistor T5 sprjeava ulazak prekidakog

tranzistora T4 u zasienje.
79
TROSTATIKA TTL KOLA
Trostatika kola su kola koja na svojem izlazu mogu da imaju tri stanja, i to:
- visok naponski nivo (logiko 1),
- nizak naponski nivo (logiko 0) i
- stanje visoke impedanse.
Na Slici 33 prikazan je trostatiki TTL invertor.
Slika 33. Trostatiki TTL invertor.
Kada je na ulazu E nizak naponski nivo dioda D1 provodi, i tranzistori T2, T3, T4 su
zakoeni. Na izlazu se ima stanje visoke impedanse.
Kada je na ulazu E visok naponski nivo dioda ne provodi i kolo radi kao obini TTL
invertor.
Na Slici 34 prikazan je simbol trostatikog invertora.
Slika 34. Simbol trostatikog invertora.
80
Trostatika kola su pogodna za povezivanje na magitralu. Ne Slici 35 pokazano je kako se
trostatikim invertorima moe kontrolisati pristup magistrali ureajima A i B.
Slika 35. Primjena trostatikih invertora za kontrolu pristupa magistrali ureaja A i B.
2.6.4. ECL Emiter Coupled Logic
ECL kola predstavljaju najbru familiju logikih kola. Velika brzina je postignuta radom
trantistora izvan zasienja i relativno malom razlikom u naponskim nivoima logike jedinice i
nule (0.8V).
ECL kola su bazirana na upotrebi stujno-upravljanog prekidaa, najee realizovanog
upotrebom diferencijalnog para (Slika 36).
Slika 36. Diferencijalni par osnovni dio ECL logikih kola
81
Jedan ulaz diferencijalnog para spojen je na referentni napon VR. Stuja I se usmjerava kroz
tranzistore Q1 i Q2 pod kontrolom napona vI. Kada je vI vee od VR za oko 4VT (100mV) skoro
sva struja I protie kroz Q1. Tada je:
vO1=VCC-RCiC1 i
vO2VCC
Kao logiki element diferencijalni par realizuje inverznu funkciju na vO1 i njoj
komplementarnu na vO2.
Izlazni logiki nivoi su:
VOH=VCC i
VOL=VCC-RCI.
Razlika naponskih nivoa je RCI.

Kao dobre osobine ECL logikih kola mogu se navesti velika brzina rada, kao i to to
potronja struje ostaje nepromijenjena tokom tranzicije. Nema impulsa u struji napajanja, to
predstavlja vaan izvor uma kod TTL i CMOS logikih kola.
U loe osobine moe se svrstati osjetljivost na promjene u naponu napajanja. Upotreba
negativnog napajanja ini ECL logika kola nekompatibilnim za kombinovanje sa logikim
kolima drugih tehnologija izrade. Signali se vode diferencijalno, dva signala za jedan bit
informacije. Kola su prilino skupa i ima se manji izbor logikih funkcija.
PRIMJER ECL KOLA
Na Slici 37 prikazano je ECL logiko koje koje obavlja logiku ILI i NILI funkciju. Simbol ECL
kola sa Slike 37 prikazan je na slici 38.
Slika 37. Elektrina ema ECL kola koje obavlja logiki ILI I NILI funkciju.
82
Slika 38. Simbol logikog kola sa Slike 37.
2.6.4. MOS Metal-Oxide Semiconductor Logic
U poreenju sa TTL i ECL logikim kolima MOS logika kola su sporija. Meutim
potronja MOS kola je znatno manje i mogue je ostvariti znatno vei stepen integracije.
MOS logika kola realizuju se upotrebom MOS tranzistora kao prekidaa. Ako se koristi n-
tip MOS tranzistora imaju se NMOS logika kola. U sluaju upotrebe tranzistora p-tipa logika
kola se nazivaju PMOS (Slika 39).
Slika 39. a) n-tip tranzistora (NMOS kola); b) p-tip trannzistora (PMOS kola)
Osnovne osobine MOS tranzistora n-tipa kao prekidaa su:

- kad je na gejtu pozitivan napon, ima se kratak spoj izmeu drejna (prikljuak #1 na Slici
40 ) i sorsa (prikljuak #2 na Slici 40), i tada je NMOS prekida zatvoren.
- kad je na gejtu nula volti napona, ima se prekid izmeu drejna i sorsa (Slika 40), I tada je
NMOS prekida zatvoren.
83
Slika 40. MOS transistor n-tipa, kao prekida.
Prikljuak #2 mora biti spojen na masu (0V).
MOS trantistor p-tipa je komplementaran MOS tranzistoru n-tipa. Osnovne osobine MOS
tranzistora p-tipa kao prekidaa su:
- kad je na gejtu pozitivan napon, ima se prekid izmeu drejna (prikljuak #1 na Slici 41 )
i sorsa (prikljuak #2 na Slici 41), i tada je PMOS prekida otvoren.
- kad je na gejtu nula volti napona, ima se kratak spoj izmeu drejna i sorsa (Slika 41), i
tada je PMOS prekida otvoren.
84
Slika 41. MOS transistor p-tipa, kao prekida.
Prikljuak #1 mora biti spojen na +VCC.
U ranoj fazi razvoja MOS logika kola su realizovana koritenjem NMOS ili PMOS
tranzistora (ne oba tipa u istom kolu).
U dananjim logikim kolima se koriste i NMOS i PMOS tranzistori u isto m kolu i ta
realizacije se naziva Complementary MOS (CMOS). O ovakvoj realizaciji bie vie rijei u
nastavku teksta.
TRI VARIJANTE REALIZACIJE NMOS INVERTORA
Na Slici 42 date su tri vrste realizacije NMOS invertorskog kola. Na Slici 42a) data je
tzv. Linear load realizacija. Ovo je skupa varijanta jer zahtijeva extra napajanje VGG. Na Slici
42b) je Saturated Enhancment Load realizacije. Osnovni nedostatak ove realizacije je to je
izlazni napon manji od napona napajanja VDD. Na Slici 42c) data je Depletion load realizacija. U
ovoj realizaciji je upotrijebljen MOSFET sa ugraenim kanalom. To je omoguilo da izlazni
napon moe biti jednak naponu napajanja.
85
Slika 42. a) Linear load NMOS realizacija invertora; b) Saturated Enhancment Load NMOS
realizacija invertora; c) Depletion load NMOS realizacija invertora.
Na Slici 43 prikazana je naponska prenosna karakteristika Saturated Enhancment Load

varijante NMOS invertora, dok je na Slici 44 prikazana prenosna karakteristika Depletion load
varijante NMOS invertora.
Slika 43. Naponska prenosna karakteristika Saturated Enhancment Load varijante NMOS
invertora.
86
Slika 43. Naponska prenosna karakteristika Depletion load varijante NMOS invertora.
Uporeivanjem dvije prenosne karakteristike uoava se da Deplation load varijanta ima

visok naponaki nivo jednak naponu napajanja VCC, dok je kod Saturated Enhancment Load
varijante ovaj naponski nivo nii. Osim toga Deplation load varijanta ima vee margine uma.
Usljed boljih osobina prenosne karakteristike NMOS logika kola se najee realizuju kao
Deplation load varijanta. Na Slici 44 prikazana je principska ema NMOS logikih kola.
Slika 44. Principska ema NMOS logikih kola.

87
U skladu sa pokazanom principskom emom slijede elektrine eme NMOS realizacije nekih
osnovnih logikih kola.
Na Slici 45 prikazana je NMOS realizacija NILI (NOR) logikog kola.
Slika 45. NMOS realizacija NILI logikog kola
Na Slici 46 prikazana je NMOS realizacija NI (NAND) logikog kola.
Slika 46. NMOS realizacija NI kola.
88
Bitan nedostatak NMOS logikih kola je taj to ova kola disipiraju snagu dok je na izlazu
logika nula (Slika 47).
Slika 47. Dispiacija snage NMOS invertora kada je na izlazu logika nula.
2.6.5. CMOS - Complementary MOS
Za razliku od MOD logike u CMOS (Complementarny MOS) logikim kolima upotrijebljeni

su n-tip i p-tip MOS tranzistora. P-tip MOS tranzistori povezani su sa + naponom napajanja.
Njihova uloga je da poduu izlazni napon kada je na izlazu visok naponski nivo. MOS tranzistori
n-tipa povezani su na masu. Njihova uloga je da obaraju izlazni napon, kada je na izlazu potreban
nizak naponski nivo. Za sve kombinacije ulaznih veliina treba obezbijediti da izlaz bude
povezan na masu ili + napon napajanja, ali ne istovremeno.
Na Slici 48 prikazana je principska ema CMOS logikih kola sa mreom za podizanje
napona (MPN) i mreom za sputanje napon (MON). Za svaku kombinaciju ulaznih signala,
MON obara VO prema masi ili MPN podie VO ka VDD.
89
Slika 48. Principska ema CMOS logikih kola
Na Slici 49 data je elektrina ema CMOS invertora i njegova funkcionalna tabela.
Slika 49. Elektrina ema CMOS invertora i njegova funkcionalna tabela

90
Kada je na ulazu nizak naponski nivo PMOS tranzistor provodi, dok je NMOS tranzistor
neprovodan. U takvoj situaciji visko naponski nivo (naponski nivo VDD) se prosljeuje na izlaz
(Slika 50).
Slika 50. Prosljeivanje visokog naponskog nivoa na izlaz CMOS invertora.
Kada je na ulazu visok naponski nivo NMOS tranzistor provodi, dok je PMOS tranzistor
neprovodan. U takvoj situaciji nizak naponski nivo (0V) se prosljeuje na izlaz (Slika 51).
Slika 51. Prosljeivanje niskog naponskog nivoa na izlaz CMOS invertora.
91
U cilju odreivanja prenosne naponske karakteristike CMOS invertora neka je na startu
vI=0V. Poveavanjem ulaznog napona ka VDD, tranzistori mijenjaju reim rada, na nain
ilustrovan Slikom 52.
Slika 52. Izmjene reima rada tranzistora CMOS invertora kada se vrijednost ulaznog napona
mijenja od 0V do VDD.
Kako su ulazne struje MOS tranzistora zanemarivo male kod CMOS logikih kola nema
problema Fanout-a.
Za sluaj kada je Vth=VDD/2 margine uma su izjednaene i maksimalne. Izraunavanjem se
dobija (Slika 53):
3 2
NM H NM L VDD Vt
8 3
Slika 53. Naponska prenosna karakteristika CMOS invertora.
92
Moe se smatrati da su: NMH=NML 0.4VDD. Ovo su veoma iroke margine uma, ire nego kod
do sada razmatranih tehnologija realizacije logikih kola. Uz to, margine uma su nezavisne od
Fanout-a. Statika disipacija kod CMOS invertora je zanemarljiva, jer je zanemarljiva i struja
koja tom prilikom protie kroz kolo.
Analiza dinamiih karakteristika se, obino, radi nad invertorom na iji izlaz je prikljuen
drugi invertor (Slika 54).
Slika 53. Ekvivalentna elektrina ema za odreivanje dinamikih karakteristika CMOS

invertora.
Ekvivalentiranjem svih kapacitivnosti u kolu, kapacitivnou vezanom za izlaz invertora

dobija se:
C 2Cgd1 2Cgd 2 Cdb1 Cdb2 Cg 3 Cg 4 Cw .
Tipino se uzima C 50pF.

Na Slici 54 prikazane su ekvivalentne eme za odreivanje vremena potrebnog za promjenu
napona na izlazu sa VDD na 0V i obratno.
93
Slika 54. Ekivivalente eme za procjenu dinamikih karakteristika CMOS invertora.
Izraunavanjem se dobija:
1.6C
t PHL
W i
k n' VDD
L n
1.6C
t PLH
W
k p' VDD
L p
Tipino se uzima da je tPHL tPLH 50ps, to je vee kanjenje nego kod TTL invertora.
Na ulazima CMOS kola postavljaju se zatitne diode (Slika 55).
Slika 55. Zatitne diode u CMOS kolima.
94
Zatitne diode ograniavaju ulazni napon I tite CMOS kola od statikog elektriciteta.
Na Slici 56 prikazane je elektrina ema CMOS NI kola i ogovarajua funkcionalna tabela.
Slika 56. Elektrina ema CMOS NI kola i odgovarajua funkcionalna tabela.
Na Slici 57 prikazane je elektrina ema CMOS NILI kola i ogovarajua funkcionalna

tabela.
Slika 57. Elektrina ema CMOS NILI kola i odgovarajua funkcionalna tabela.
95
Na Slici 58 prikazane je elektrina ema CMOS I kola.
Slika 58. Elektrina ema CMOS I kola.
Sa slike se vidi da se CMOS I kolo sastoji od CMOS NI kola i CMOS invertora spojenog na
izlaz CMOS NI kola. Usljed toga jasno je da je realizacija CMOS I kola sloenije od realizacija
CMOD NI kola, pa se NI kolo radije koristi u realizaciji sloenijih logikih funkcija.
Na Slici 59 prikazane je elektrina ema CMOS I kola.
Slika 59. Elektrina ema CMOS ILI kola.
Sa slike se vidi da se CMOS ILI kolo sastoji od CMOS NILI kola i CMOS invertora
spojenog na izlaz CMOS NILI kola. Usljed toga jasno je da je realizacija CMOS ILI kola
sloenije od realizacija CMOD NILI kola, pa se NILI kolo radije koristi u realizaciji sloenijih
logikih funkcija.
Na Slici 60 prikazana je simbol i elektrina ema CMOS neinvertujueg bafera.
96
Slika 60. Simbol i elektrina ema CMOS neinvertujueg bafera.
Kako se sa Slike 60 vidi CMOS neinvertujui bafer se realizuje vezivanjem na red dva
CMOS invertora.
Na Slici 61 prikazana je simbol i elektrina ema i funkcionalna tabela CMOS bilateralnog
prekidaa.
Slika 61. Simbol i elektrina ema I funkinalna tabela CMOS bilateralnog prekidaa.
Izlaz bilateralnog prekidaa moe biti u stanji visoke impedanske ili prosljeivati vrijednost
sa ulaza. PMOS tranzistor slui za pozdano prosljedivanje viskokog naponskog nivoa sa ulaza
na izlaz, dok NMOS tranzistor pouzdano prosljeuje nizak naponski nivo.
Na Slici 61 prikazan je simbol, funkcionalna tabela i elektrina ema CMOS trostatikog
bafera.
97
Slika 62. Simbol, funkcionalna tebela i elektrina ema CMOS trostatikog bafera.
Sa Slike 62 se vidi da se trostatii bafer sastoji od neinvertujueg bafera i bilateralnog prekidaa.

Kada je na ulazu e nizak naponski nivo izlaz trostatikog bafrea je u stanju visoke impedanse.
Kada je na ulazu e visok naponski nivo kolo radi kao ve pozati neinvertujui bafer.
Kao primjer realizacije sloenijeg CMOS logikog kola, pokazae se realizacija logike
funkcije:
Y AB CD .
Prvo e se projektovati dio kola sa NMOS tranzistorima. Jasno je da ulazni prikljuak A
treba vezati na red sa logikom funcijom B+CD. Ulazni prikljuak B treba vezati u paraleli sa
logikim proizvodom CD. Na posljetku ulaze C i D treba vezati u paraleli. Kao rezultat dobija se
elektina ema sa Slike 63.
Slika 63. Dio CMOS realizacije logike funkcija Y AB CD sa NMOS tranzistorima.
Prilikom projektovanja dijela kola sa PMOS tranzistorima, komplementarno u odnosu na

NMOS realizacij, jasno je da prikljuak A treba vezati u paralali sa B+CD. Prikljuak B treba
98
vezati na red sa proizvodom CD. Prikljuke C I D treba vezatzi u paraleli. Kao rezultat dobija se
elektina ema sa Slike 64.
Slika 64. Dio CMOS realizacije logike funkcija Y AB CD sa PMOS tranzistorima.
Kompletno CMOS kolo izgleda kao na Slici 65.
Slika 64. Kompletna CMOS realizacija logike funkcija Y AB CD .
99
Kao to je ve konstatovano, statika disipacija CMOS logikih kola je zanemarljiva. CMOS
kola dispiraju snagu tokom promjena stanja na izlazu, to predstavlja tzv. dinamiku didipaciju.
Disipacija CMOS invertora sa Slike 49 iznosi:
1 2
T
T T
PD VDDidt in vO dt i p (VDD vO )dt
1
T 0 T0
T
2
Pri emu je
dvO d (VCC vO )
in C i ip C .
dt dt
Svoenjem izraza za PD dobija se:
1
PD 2
CVDD fCVDD
2
.
T
2.6.6. BiCMOS Bipolar Complementary MOS
BiCMOS je tehnologija izrade logikih kola koja upotrebljava Bipolarna i CMOS kola u
istom ipu, u cilju u cilju udruivanja prednosti obije tehnologije.
Kao posljedice upotrebe CMOS kola BiCMOS digitalna logika kola karakterie:
- mala potronja,
- visoka ulazna impedansa i
- iroke margine uma
Kao posljedica upotrebe bipolarnih tranzistora BiCMOS kola karakterie
- velika izlazna stuja i
- velika brzina.
BiCMOS logika kola su posebno pogodna:
- u sluaju veeg kapacitivnog opterenja (veeg od 0.5 pF) ili
- kada logiko kolo mora upravljati sa veim brojem drugih logikih kola, kada je
potrebna vea izlazna struja.
Na Slici 65 prikazana je elektrina ema BiCMOS invertora.
100
Slika 65. Elektrina ema BiCMOS invertora.
Kada je na ulazu nizak naponski nivo (logika nula) provode tranzistori QP i Q1 i podiu
naponski nivo na izlazu. Visok naponski nivo (logika jedinica) na izlazu BiCMOS invertora sa
Slike 65 ima vrijednost VOH=VDDVBE. Visok naponaki nivo (logika jedinica) uzrokuje
provoenja tranzistora QN i Q2 koji sputaju napon na izlazu. Nizak napon na izlazu (logika
nula) BiCMOS invertora sa Slike 65 iznosi VOL=VBE.
U cilju smanjenja vremena iskljuenja bipolarnih trantistora u invertoru sa Slike 65 esto se
dodaju otpornici, kao na Slici 66 ili MOS tranzistori kao na Slici 67.
Slika 66. Elektrina ema BiCMOS invertora sa dodatim otpornicima R1 i R2 za skraivanje

vremena iskljuenja bipolarnih tranzistora.
101
Slika 67. Elektrina ema BiCMOS invertora sa dodatim otpornicima MOS tranzistorima QR1 i
QR2 za skraivanje vremena iskljuenja bipolarnih tranzistora.
Vrijednost visokog i niskog naponskog nivoa ostaju nepromijenjeni kao i kod invertora sa
Slike 65, odosno:
VOH=VDDVBE(ON) i VOL=VBE(ON).
Povezivanjem otpornika R1 i R2 kao na Slici 68, osim skraivanje vremena iskljuenja

bipolarnih tranzistora, visoki i niski naponski nivoi na izlazu kola postaju jednaki:
VOH=VDD i VOL=0.
102
Slika 68. Elektrina ema BiCMOS invertora sa dodatim otpornicima R1 i R2 za skraivanje
vremena iskljuenja bipolarnih tranzistora i dobijanje boljih naponskih nivoa na izlazu.
U BiCMOS kolima logika se realizuje u CMOS dijelu, dok bipolarni dio radi kao izlazni
stepen. Logika kola se konstruiu slijedei isti pristup kao u CMOS kolima.
Kao primjer BiCMOS kola na Slici 69 prikazana je elektrina ema BiCMOS NI kola, dok je
na Slici 70 prikazana elektrina ema BiCMOS NILI kola.
Slika 68. Elektrina ema BiCMOS NI kola.
103
Slika 68. Elektrina ema BiCMOS NILI kola.
104
GLAVA III
3. MULTIVIBRATORSKA KOLA
Zavisno od uslova za promjene stanja na izlazima, multivibratorska kola se dijele na:

- bistabilna,
- astabilna i
- monostabilna.
3.1 Bistabilna kola

Bistabilnim kolima nazivaju se kola koja mogu imati dva stabilna stanja na izlazu. Obino su
ova kola projektovana tako da imaju dva izlaza, od kojih jedan predstavlja komplement drugog.
Vrlo esto se u literaturi bistabilna kola dijele na tzv. le kola i flip flop kola. Flip flopovi, za
razliku od le kola, koriste i tzv. takt signale, kojima se moe definisati promjena stanja u tano
odreenom trenutku.
Na Slici 1 prikazane je realizacija i funkcionalna tabela S-R lea.
R Q S R Q Q
0 0 QS QS
1 0 1 0
Q 0 1 0 1
S 1 1 0 0
(a) (b)
Slika 1. S-R le: a) Realizacija pomou NILI kola; b) Funkcionalna tabela.
Na Slici 2 prikazana su dva ravnopravna simbola S-R le kola.
S Q S Q
R Q R Q
Slika 2. Dva ravnopravna simbola S-R le kola.
Na Slici 3 prikazano je S-R le kolo sa signalom dozvole.
105
S
Q
S Q
C C
Q
R Q
R
(a) (b)
Slika 3. S-R le kolo sa signalom dozvole: a) Realizacija pomou NI kola; b) Simbol.
Sa Slike 3 se vidi da kada je signal dozvole C na niskom naponskom nivou, S-R le je

blokiran i stanja na njegovom izlazima su Q=Q=0.
Na Slici 4 prikazana je ema i simbol S-R flip flopa.
S
S Q
S Q S Q
C
C
R Q
R R Q R Q
(a) (b)
Slika 4. S-R flip flop: a) ema; b) Simbol.
Kako se sa Slike 4a moe uoiti S-R flip flop sa sastoji od dva S-R lea i neto kontrolne
logike. Za razliku od S-R lea, kod S-R flip flopa promjena na izlazima se deava u trenutku
promjene naponskog nivoa na kontrolnom ulazu C, ne u trenutku promjene stanja ne S i R
ulazima. Za S-R le sa Slike 4 promjena na izlazima se deava na opadajuoj ivici kontrolnog
signala C (Slika 5).
C
1
0
Slika 5. Kontrolni signal C.
Na Slici 6 prikazane je ema, symbol i funcinalna tabela J-K flip flopa.
106
J S Q J Q C J K Q Q
C C 0 0 QS QS
K 1 0 1 0
R Q K Q 0 1 0 1
1 1 QS QS
(a) (b) (c)
Slika 6. J-K flip flop: a) Realizacija pomou S-R flip flopa;

b) Simbol; c) Funkciona tabela.
Na Slici 7 prikazane je ema, symbol i funcinalna tabela D flip flopa.
D
S Q D Q
C D Q Q
C
C Q 1 1 0
R Q 0 0 1
(a) (b) (c)
Slika 7. D flip flop: a) Realizacija pomou S-R flip flopa;

Na Slici 8 prikazane je ema, symbol i funcinalna tabela T flip flopa.
C T QS Q
S Q T Q
T 1 0 1
C 1 1 0
C Q
R Q 0 0 0
0 1 1
(a) (b) (c)
Slika 8. T flip flop: a) Realizacija pomou S-R flip flopa;

Sa slika 6, 7 i 8 se vidi da se svi drugi tiplovi flip flopa mogu dobiti iz osnovnog S-R tipa
flip flopa i neto kontrolne logike.
3.2 Astabilni multivibratori

Astabilni multivibratori imaju dva kvazistabilna stanja na izlazu, koja se na izlazu
naizmjenino mijenjaju.
107
Ukoliko je rije o astabilnom kolu prvog reda, to e biti sluaj u svim primjerima koje e se
obraivati u okviru ovog udbenika, nakon svake promjene stanja u kolu, napon na kondezatoru
se mijenja u skladu sa sljedeom formulom:
t

vC (t ) vC () (vC (0) vC ())e
Pri emi je:

- vC() asimptotska vrijednost napona na kondezatoru. Odreuje se kao napon koji bi se
uspostavio na kondezatoru ukoliko nebi bilo daljih promjena u kolu;
- vC(0) je napon koji postoji na konezatoru u trenutku deavanja promjene u kolu;
- vremenska konstanta promjene napona na kondezatoru.
Slino predhodnom, struja kroz kalem, nakon svake promjene u kolu, mijenja u skladu sa
sljedeom formulom:
t

iL (t ) iL () (iL (0) iL ())e
Pri emi je:

- iL() asimptotska vrijednost struje kroz kalem. Odreuje se kao struja koji bi proticala
kroz kalem ukoliko nebi bilo daljih promjena u kolu;
- iL(0) je struja kroz kalem u trenutku deavanja promjene u kolu;
- vremenska konstanta promjene struje kroz kalem.
Analizu astabilnog multivibratora, na opisani nain, preporuljivo je zapoeti u trenutku
promjene napona na njegovom izazu (izlazima).
Na Slici 9 data je elektrina ema jednog astavilnog multivibratora.
A B
C C
Slika 9. Primjer astabilnog multivibratora
Za vjebu izvriti analizu kola sa slike, na opisani nain, I nacrtati vremenaske oblike
promjene napona u takama A, B i C. Smatrati das u logika NI kola u emi sa Slike 9
realizovana u CMOS tehnologiji.
108
3.3 Monostabilni multivibratori
Monostabilni multivibratori imaju jedno stabilno i jedno stabilno stanje na izlazu. Kolo se iz
stabilnog u astabilno stanje prevodi djejestvom impusom na ulazu.
Za monostabina kola prvog reda, to e biti sluaj u svim primjerima koje e se obraivati u
okviru ovog udbenika, nakon svake promjene stanja u kolu, napon na kondezatoru i struja kroz
se mijenja na nain opisan u sluaju astabilnog multivibratora.
Analiza rada monostabilnog multivibratora zapoinje u trenutku nailaska impulsa na
njegovom ulazu.
Na Slici 10 data je elektrina ema jednog monostabilnog multivibratora.
VDD
1 R
0 A B C
Slika 10. Primjer monostabilnog multivibratora
Za vjebu izvriti analizu kola sa slike, na opisani nain, i nacrtati vremenaske oblike
promjene napona u takama A, B i C. Smatrati das u logika NILI kola u emi sa Slike 9
realizovana u CMOS tehnologiji.
109
GLAVA IV
4. TAJMER 555
Tajmner 555 integrisano kolo primjenjuje se u mnogim tajmerskim i multivibratorskim
aplikacijama. Dizajnirao ga je Hans R. Camenzind 1970. godine. Signetic Corporation 1971.
godine poinje proizvodnju.
Originalno SE555/NE555 kolo bilo je poznato pod nazivom The IC Time Machine.
Jednostavano je za upotrebu. Niske je cijene i pouzdano radi. I pored proteklog vremena od
njegovog uveenja, i mnogih novih rjeenja, Tajamer 555 kolo i dalje se koristi. Dosta esto se
moe iti tvrdnja da je Tajmer 555 je jedno od najpopularnijih integrisanih kola ikad
napravljenih.
Na Slici 1 prikazana je jedna realizacija Timer 555 integrisanog kola.
Slika 5. Jedna realizacija Tajmer 555 integrisanog kola.
Tajmer 555 kolo ima brojne primjene. Koristi se za:

Precizno generisanje vremena (impulsa),
Regenerisanje impulsa,
Pravljenje kanjenja,
irinsko impulsnu modulaciju,
Frekvencijsku modulaciju,
Modulator poloaja impulsa,
Pravljenje linearne rampe,
itd.
Tajmer 555 se proizvodi u TTL (biplarnoj) i CMOS tehnologiji. Neke realizacije Tajmera
555 u bipolarnoj tehnologiji su LM555, NE555 i druge, dok realizacije u CMOS tehnologiji su
LM555C, ICM7555 i druge.
CMOS realizacije su danas boljih karakteristike jer imaju manju potronju, oko 0.1mA u
odnosu na neke TTL realizacije gdje je potronja ipa ila i do 10mA. Osim toga CMOS
110
realizacije imaju bolje frekvencijske karakteristike. CMOS tajmeri rade do uestanosti 3MHz-a,
nasuproil TTL tajmerima ija je frekvencija ograniena na 100KHz-a.
Funkcionalna ema TTL kola LM555 prikazana je na Slici 2.
Slika 2. Funkcionalna ema LM555 kola
Iz eme sa Slike 2 se vidi da se Tajmer 555 sastoji iz:

- 2 komparatora,
- bistabilnog flip-flopa,
- tranzistora za pranjenje,
- otpornike mree i
- izlaznog stepena.
Komparator iji je izlaz povezan sa R ulazom S-R lea (Threshold komparator), za sluaj
kada pim 5 (Control voltage) nije povezan, ima prag komparacije 2/3 napona napajanja.
Komparator iji je izlaz povezan sa S ulazom S-R lea (Trigger komparator), za sluaj kada pin 5
(Control voltage) nije povezan, ima prag komparacije 1/3 napona napajanja. U ovoj situaciji,
kada je napon na Trigger ulazu Tejmera manji od 1/3*VCC, i napon na Thredhold ulazu manji od
2/3*VCC, Trigger komparator setuje S-R le, pa napon na izlazu tajmera Voutput postaje visok.
Kada je napon na Threshold ulazu Tajmera vei od 2/3*VCC i napon na Trigger ulazu vei od
1/3*VCC, Threshold komparator resetuje flip-flop i napon na izlazu Tajmera Voutput postaje nizak
a Discharging transistor postaje provodan.
Detaljnija elektrina ema kola LM555 prikazana je na Slici 3.
111
Slika 3. Detaljnija elektrina ema LM555 kola.
Funkcionalna ema CMOS kola LM555C prikazana je na Slici 4.
Slika 4. Funkcionalna ema CMOS kola LM555C
112
Funkcionisanje kola CMOS LM555C kola sa Slike 4 principski je identino funkcionisanju
kola LM555, i opisano je tabelom na Slici 5.
Slika 5. Tabelarni opis ponaanja CMOS LM555C kola za razliite vrijednosti ulaznih Threshold
i Trigger napona.
Funkcionalna ema CMOS kola ICM7555 prikazana je na Slici 6.
Slika 6. Funkcionalna ema CMOS kola ICM7555
Funkcionisanje kola CMOS ICM7555 primcipski se ne razlikuje od funkcionisanja ve

opisanih kola LM555 i LM555C.
Detaljnija elektrina ema kola ICM7555 prikazana je na Slici 7.
113
Slika 7. Detaljnija elektrina ema ICM7555 kola.
Upotrebom tajmera 555 mogue je realizovati:

Monostabilno kolo. U ovom kolu tajmer 555 radi kao "one-shot". Neke od primjena
tajmera 555 u monostabilnom kolu su: detekcija izostanka impulsa, bouncefree switches,
senzor dodira, dijeljitelj frekvencije, mjera frekvencije, PWM, tajmeri itd.
Astabilno kolo. U ovom kolu tajmer 555 radi kao oscilator. Neke od primjena tajmera
555 u astabilnom kolu su: treptavo svjetlo, impulsni generator, logiki takt, ton generator,
sigurnosni alarm, frekvencijski modulator, itd.
Bistabilno kolo. U ovom kolu tajmer 555 radi kao flip flop (ako Discharge pin nije
povezan i neme kapacitivnosti). Bistabilno kola sa tajmerom 555 esto se koristi kao
bouncefree latched switches.
4.1 . Monostabilno kolo sa tajmerom 555

Na Slici 8 prikazano je monostabilno kolo sa Tajmerom 555.
114
Slika 8. Monostabilno kolo sa Tajmerom 555.
Na Slici 9 prikazana je funkcionalna ema monostabilnog kola sa Tajmerom 555.
Slika 9. Funkcionalna ema monostabilnog kola sa Tajmerom 555.
U ovom kolu tajmer generie identian impuls svaki put kada na Trigger ulazu napon padne
ispod VCC/3, odnosno dovedemo impuls kao na Slici 9. Analizim kola, lako se izraunava da je
vrijeme trajanja impulsa na izlazu, odnosno vrijeme trajanja astabilnog stanja monostabilnog
kola:
TOUT=1.1RAC1.
115
Ukoliko na Trigger ulazu dovedemo povorku impulsa ija je perioda vea od trajanja
astabilnog stanja kola sa Slike 9, vremenski dijagrami signala na izlazu i napona na kondezatoru
C1, odnosno Threshold ulazu, izgledaju kao na Slici 10.
Slika 10. Vremenski dijagrami na izlazu i Threshold ulazu, kada se na Trigger ulazu dovede
povorka pravougaonih impulsa.
Dijagrami na Slici 10 dobijeni su kada se uzme da je RA=9.1K, C1=0.01F i VCC=5V.
4.2. Monostabilno kolo sa tajmerom 555

Na Slici 11 prikazano je monostabilno kolo sa Tajmerom 555.
U astabilnom kolu Trigger i Threshold prikljuak su kratko spojeni ime je omogueno auto
trigerovanje kola. Kolo funkionie kao relaksacioni oscilator. Kada je na izlazu visok naponski
nivo Discharging tranzistor je neprovodan pa napon na kondezatoru C1 raste, vremenskom
konstantom = (RA+RB)C1. Nakon to napon na kondezatoru C1 dostigne vrijednost 2VCC/3
kolo se resetuje i napon na izlazu postaje nizak. Za vrijeme nizakog naponskog nivoa na izlazu
Discharging tranziastor provodi u zasienju i napon na kondezatoru VC1 opada, vremenskom
konstantom = RBC1. Kada na pon na kondezatoru opadne do VCC/3 kolo se setuje i napon na
izlazu postaje visok. Proces se neprekidno ponavlja.
116
Slika 11. Astabilno kolo sa Tajmerom 555.
Na Slici 12 prikazana je funkcionalna ema monostabilnog kola sa Tajmerom 555.
Slika 12. Funkcionalna ema monostabilnog kola sa Tajmerom 555.
117
Dokaite tvrdnje:
- Vrijeme punjenja kondezatora C1, odnosno vrijeme trajanja visokog naponskog nivoa na
izlazu je Tpu=0.693 (RA +RB )C1.
- Vrijeme pranjenja kondezatora C1, odnosno vrijema trajanja niskog naponskog nivoa na
izlazu je Tpr=0.693 RBC1.
- Perioda oscilovanja je T = t1 +t2 = 0.693 (RA +2RB )C1.
- Frekvencija oscilovanja je:
Vremenski dijagrami signala na izlazu i kondezatoru C1, odnosno Threshold ulazu, izgledaju
kao na Slici 13.
Slika 10. Vremenski dijagrami signala na izlazu i Threshold ulazu.
Dijagrami na Slici 13 dobijeni su kada se uzme da je RA=9.1K, C1=0.01F i VCC=5V.

Na Slici 14 prikazan je jo jedan nain realizacije astabilnog kola sa Tajmerom 555. U ovoj
realizaciji upotrijebljeno je kolo ICM7555.
118
Slika 14. Jo jedan nain realizacije astabilnog kola sa Tajmerom 555.
Za razliku od realizacije sa Slike 11, ovdje je izlaz kola upotrijebljen za punjenje i pranjenje
kondezatora na Threshold ulazu, dok je pin 7, odnosno Discharging tranzisor, upotijebljen kao
alternativni open-collector izlaz.
Za vjebu, odrediti odnos vremena trajanja viokog i niskog naponskog nivoa na izlazu, za
kolo sa Slike 14.
Zadatak za vjebu.
Naite potreban odnos RA/RB za dobijanje faktora ispune 50%, za kolo sa Slike 15.
Slika 15. Zadatak za vjebu: Astabilno kolo sa tajmerom 555.
119
4.3. Bistabilno kolo sa tajmerom 555
Najjednostavnije bistabilno kolo koje se moe konstruisati primjenom Tajmera 555, dobija se
kada Discharge pin nije povezan, neme kondezatora na Threshold i Trigger ulazu (Slika 16).
Slika 16. Bistabilno kolo sa Tajmerom 555.
Vrijeme ne utie na rad bistabilnog kola sa slike 16. Nema jednaina za opisivanje rada kola. Na
Slici 17 dati su vremenski dijagrami koji opisuju rad kola.
Slika 17. Vremenski dijagrami koji opisuju rad bistabinog kola sa Tajmerom 555.
Neka je na startu na izlazu bistabilnog kola nizak naponski nivo (kao na Slici 17). Nakon
pritiska taster na Trigger ulazu kolo se setuje i napon na izlazu postaje visok. Visok naponski
nivo na ulazu e ostati sve dok se ne pritisne taster na Reset ulazu.
120
4.4. Primjene kola sa Tajmerom 555
4.4.1. Analogni djeljitelj uestanosti
Monostabilno kolo sa Tajmerom 555 moe da poslui kao djelitelj uestanosti (Slika 18).
Slika 18. Monostabilno kolo sa tajmerom 555 - anlogni djeljitelj uestanosti
Odgovarajuim odabirom vrijednosti otpornika RA i kondezatora C1, moe da se podesi

trajanje astabilnog stanja tako svaki da N-ti impuls na Trigger ulazu startuje novi monostabilni
interval. Na Slici 19 prikazani su vremenski dijagrami signala na Trigger ulazu, izlazu I
Threshold ulazu analognog djeljitelja uestanosti sa 3.
Slika 19. Vremenski dijagrami u karakteristinim takama analognog djeljitelja uestanosti sa 3.
121
4.4.2. Impulsno irinski modulator (Pulse Width Modulator - PWM)
Na Slici 20 prikazan je impulsno irinski modulator realizovan upotrebom Tajmera 555.
Slika 20. Impulsno irinski modulatora zasnovan na upotrebi Tajmera 555.
U kolu sa Slike 20 talasni oblik napon na izlazu moe se mijenjati moduiuim signalom na
kontrolnom pin u 5.
Kada se na Trigger ulazu dovodi kontinualna povorka impulsa, irina izlaznih impulsa je
modulisana u skladu sa naponom dovedenim na pinu 5 (Slika 21).
Slika 21. Vremenski dijagrami napona u karakteristinim takama impulsno irinskog

modulatora sa Slike 20, za odabrane vrijednosti otpornika RA i kondezatora C.
122
4.4.3. Frekvencijski modulator (Pulse Position Modulator - PPM)
Na Slici 22 prikazan je frekvencijski modulator realizovan upotrebom Tajmera 555.
Slika 22. Frekvencijski modulator zasnovan na upotrebi Tajmera 555.
U frekvencijskom modulatoru sa Slike 22 moduliui signal je doveden na kontrolnom pinu

5 Tajmera 555. Uz to, Tajmer 555 je povezan u astabilno kolo. Izalazni signal je modulisan u
skladu sa moduliuim signalom sa kontrolnog pina 5.
Slika 23. Vremenski dijagrami napona u karakteristinim takama frekvencijskog modulatora sa

Slike 22, za odabrane vrijednosti otpornika RA i kondezatora C.
123
4.4.4. Linearna rampa
Na Slici 24 prikazan je kolo lineatne rampe realizovane upotrebom Tajmera 555.
Slika 24. Kolo linearne rampe realizovane upotrebom Tajmera 555..
U astabilnom kolu sa Slike 24 otpornik RA zamijenjen je izvorom konstantne struje. Usljed

toga napon na kondezatoru C1 linearno raste i generie linaerni talesni oblik (Slika 25).
Slika 25. Talasni oblik linearne rampe.
Na Slici 26 prikazana je ekvivalentna funkcionalna ema kola sa Slike 24.

124
+VCC
R
V2 - KP1
+ R Q
I0 Q
R
VC - KP2 Q
V1 + S
C R
Slika 26. Ekvivalentna funkcionalna ema kola linearne rampe sa Slike 24.
Pokaite da za generator linearne rampe vai trajanje vremenskog intervala rampe prema
jednaini:
4.4.5. Mjerenje i prikaz unutranje i spoljanje temperature.
Na Slici 27 prikazano je kolo za mjerenje spoljanje i unutranje temperature.
Slika 27. Kolo za mjerenje spoljanje i unutranje temperature.
125
Jedan senzor LM34 mjeri spoljanju, dok drugi mjeri unutranju temperaturu. Naponski
signali, proporcionalani trenutnim temperaturama, se vode preme ulazu u A/D konvertor ureeja
za prikaz vrijednosti temperature. Uloga Tajmera 555 u ovom rjeenju je da naizmjenino
ukljuuje i iskljuuje analogne prekidae sa slike. Time Tejmer omoguuje se naponski signali sa
LM34 senzora naizmjernino smjenjuju na ulazu kola za prikaz.
4.4.6. Napajanje +5V sa serijskog porta raunara.
Na Slici 28 prikazano je kolo koje na svojem izalzu obezbjeuje +5V napajanja sa

serijskog porta raunara.
Slika 28. Kolo za dobijanje napajanja +%V sa serijskog porta raunara.
Sa serijskog porta se koriste RTS i DTR linije. Kada je na bar jednoj liniji pozitivan napon,
kolo ga samo ga ograniavamo na +5V. Meutim, kada je na linijiasma negativan napon, pomou
tajmerskog kola LM555 i kola diodne pumpe, konvertuje sa u pozitivan napon.
126
GLAVA V
5. INDIKATORI
U digitalnim sistemima, esto je binarne zapise potrebno pretvoriti u oblike pogodne za

oitavanje od strane korisnika sistema. U tu svrhu koriste se ureaji koji se nazivaju indikatori. U
ovom poglavlju e biti rijei o dvije vrste indikatora, i to:
- segmentnim idikatorima i
- LCD (Liquid cristal display) ima.
5.1. Segmentni indikatori

Segmentni indikatori su jednostavni indikatori sastavljeni od svjetleih segmenata. Ovi
idikatori binarne brojeve i slova predstavljaju kao dekadne cifre i slova alfabeta.
Segmentni idikatori se mogu realizovati upotrebom:
- Svjetleih dioda LED (Slika 1),
- Kao Cold Cathode Gas Discharge (Slika 2),
- Fluoroscentnog displeja,
- Mehanikih krilaca (Slika 3),
- LCD-a (Slika 4),
- itd..
Slika 1. Segmentni indicator sa svjetleim segmentima.
127
Slika 2. Cold Cathode Gas Discharge segmentni indikator.
Slika 3. Segmentni indikator sa mehanikim krilcima.
Slika 4. LCD segmentni indikator.
128
Postoje sedmo-segmentni, etrnaesto segmentni, esnaeto-segmentni indikatori, kao i
matrini displeji. Od svih nabrojanih sedmo segmentni indikatori se najee srijeu, pa e u
nastavku biti vie rijei njima.
5.1.1. Sedmo-segmentni indikatori.
Sedmo-segmentni indikatori se u elektronskim ureajima koriste za prikazivanje decimalnih

brojeva, kojima se daju informacije o radu ureaja.
Na Slici 5 prikazan je sedmo-segmentni indikator za prikazivanje jedne cifre.
Slika 5. Sedmo-segmentni indikator za prikazivanje jedne cifre.
Na Slici 6 prikazan je sedmo-segmentni kojim se mogu prikazati etiri cifre, sa dvotakom

izmeu dvije lijeve i dvije desne cifre. Ovakav displej je pogodan za prikazivanje vremena, kao i
rezultata na nekim sportskim dogaajima.
Slika 5. Sedmo-segmentni indikator za prikazivanje etiri cifre, sa dvotakom izmeu dvije lijeve
i dvije desne cifre.
129
Sedmo-segmentni indikatori se najee realizuju sa 7 LED, za svaki segment po jedna LED.
Diode se obino oznaavaju alovima abecede od a do g (Slici 6).
Slika 6. Oznaavanje segmenata sedmo-segmentnog indikatora.
Ukljuivanjem odredjene kombinacije dioda formiramo eljenu cifru.

Postoje dva tipa 7-Seg LED displeja. Prvi tip je sedmo-segmentni displej sa zajednikom
anodom (Common Anode). Kod ovog tipa svi segmenti, odnosno sve anode LED dijele isti
anodni prikljuak. Drugi tip je sedmo-segmentni displej sa zajednikom katodom (Common
Cathode). U ovom tipu dipleja svi segmenti displeja dijele istu katodu (Slika 7).
Slika 7. dva tipa sedmosegmentnog LED displeja.
130
Da bi ukljuili segment, kod Common Anode sedmo-segmentnog displeja, na odgovarajui
pin treba postaviti 0 (0V). Da bi iskljuili segment na odgovarajui pin treba postaviti 1 (5V).
Kod Common Cathode sedmo-segmentnog displeja situacija je obrnuta.
Jedno od poznatijih integrisanih kola koja su namijenjena za upravljanje sedmo-segmentnim
indikatorom je kolo 7447 (BCD to seven segment indikator) [lit]. Na Slici 8 prikazan je raspored
pinova za DIP kuite, kao i logiki simbol dekodera 7447.
Slika 7. Raspored pinova za DIP kuite, kao i logiki simbol dekodera 7447.
Pinovi A,B,C, D su BCD ulazi kola, dok su pinovi od a, b,c, d, e, f, g izlazi koji se povezuju
sa segmentima indikatora. Obzirom da je aktivni nivo izlaza logika nula decoder 7447 je
namijenjen za upravljanje sedmo-segmentnim indikatorom sa zajednikom anodom. Na Slici 8
prikazan je logiki dijagram kola, kao i cifre i znaci koje se njime modu prikazati na sedmo-
segmentno displeju.
Slika 8. Logiki dijagram dekodera 7447
131
Na Slici 9 prikazana je realizacaija 8 cifarskog displeja upotrebom sedmo-segmentnih
indikatora i dekodera 7447.
COUNTER/DECODER STAB
DECODER CLK 14 3 2 3
13 CLK Q0 2 VOUT VIN +5V
ADJ
CKE Q1 4
D R1 15 Q2 7
RB1 330 R2
RST Q3 10
Q1
Disch. 1K8 LM317
1
Q4 1
Q5 5
RB8 330
Q6 6
Q2
Q7 9
Q8 11
R3 22K
C2 Q9
12
CO
74HC4017 Da Db Dc Dd De Df Dg Da Db Dc Dd De Df Dg
U5A
2 1
4069
U5B
4 3 CIFRA 1 CIFRA 8
4069
SEG REG CIF 1

BO ... B3 14 3
13 1D 1Q 4
12 2D 2Q 5
11 3D 3Q 6
+5V
4D 4Q
13
12
11
10
15
14
CLK 7
4
CLK
15 BCD-TO-SEVEN-SEGMENT DECODER
A
B
G
C
D
BI/RBO
9 CLR
10 G1 7447
1 G2
/W1 2 OE1
OE2
RBI
D0
D1
D2
D3
LT
74HC173
7
1
2
6
3
5
+5V
SEG REG CIF8
14 3
13 1D 1Q 4
12 2D 2Q 5
11 3D 3Q 6
4D 4Q
7
CLK
15
9 CLR
/W8 10 G1
1 G2
2 OE1
OE2
74HC173
Slika 9. Realizacaija osmo-cifarskog displeja upotrebom sedmo-segmentnih indikatora i

dekodera 7447.
Segmentni registri 74HC173 uvaju BCD kod svake cifre u osmo-cifarskom displeju [lit za
seg reg]. Taktovanjem brojaa 74HC4017 memorisani BDC kodovi iz segnemtnih registara
redom se dovode na ulaz dekodera 7447, a na zajedniku anodu odgovarajueg sedmo-
segmentnog indikatora dovodi se potitivan napon sa izlaza stabilizatora LM317 [lit za broja][lit
za stab]. Na tom indikatoru ispisae se cifra iji je BCD kod, u tom trenutku, na ulazu dekodera
7447. Ostale cifre displeja e biti iskljuene. Ukoliko se taktovanje brojaa 74HC4017 izvodi
dovoljno brzo, moe se obezbijediti da je pojedina cifra ukljuuje vie od 25 puta u sekundi, to
e usljed perzistencije ljudskog oka, biti vieno kao kontinuirani ispis svake cifre osmo-cifarskog
displeja.
U cilju jednostavnijeg upravljanja radom displeja od strane vie instance, esto se
upotrebljava i realizacija viecifarskog sedmo-segmentnog displeja kao sa slike 10.
132
Slika 10. Realizacija displeja upotrebom sedmo-segmentnih indikatora i pomjerakih registara.
Za razliku od realizacije sa Slike 9, gdje je za upravljanje radom dipleja via instance

koristila 14 linija (DECODER CLK, BO, , B3, CLK, /W0, , /W8), radom displeja sa Slike
10 vie instance upravlja preko samo dvije linije DATA i CLK. Preko DATA linije via instance
upisuje podatke u pomjerake register, dok se CLK linija koristi za taktovanje istih.
Kao nedostatak realizacije sa Slike 10, moe se smatrati pojava treptaja prilikom svakog
novog upisa u pomjerake registre. Ukoliko se upisivanje vri bre treptaj je kraeg trajanja. Ipak
pomenuti nedostak se u potpunosti moe eliminisati upotrebom pomjerakih registara sa
STROBE funkcijom [lit].
5.2. LCD (Liquid Crystal Display)

Liquid Crystal Display (LCD) je tanki, ravni indikator, napravljen iz kolor ili
monohromatskih piksela postavljenih ispred izvora svjetlosti ili reflektora. Veoma su male
potronje, pa se esto se koristi u ureajima napajanim iz baterije. Na Slici 11 prikazan je jedan
primjer LCD displeja.
Slika 11. Primjer LCD didpleja.
133
Komponente LCD-a su (Slika 12):
1. Vertikalni polarizujui filtar;
2. Stakleni supstrat sa transparentnim elektrodama (Indium Tin Oxide (ITO) elektrode);
3. Molekuli tenog kristala;
4. Stakleni supstrat koji ujedno predstavlja zajedniku elektrodu (ITO elektrode);
5. Horizontalni polarizujui filter;
6. Refleksivna podloga slui da odbija svijetlo nazad posmatrau;
Slika 12. Komponente LCD displeja
Teni kristali koji se koriste unutar LCD-a je materija koja ima osobine i vrstog tijela i
tenosti (Slika 13). Teni kristali posjeduju sposobnost da mijenjaju osu polarizacije svjetlosti
zavisno od elektrinog napona na koji se prikljue.
Slika 13. Teni kristali LCD-a.

134
U odsustvu polja molekuli tenog kristala obrazuju spiralnu strukturu (Slika 14).
Polarizovana svjetlost koja prolazi kroz teni kristal mijenja osu polarizacije. Debljina sloja
tenog kristala odreuje ugao pod kojim e svjetlo padati na drugi polarizacioni filter.
Slika 14. Ilustracija spiralne strukture koju obrazuju molekuli tenog kristala.
Da nema molekula tenog kristala svjetlost koja prolazi kroz jedan filter ne bi mogla da
proe kroz drugi. Na Slici 14 ilustrovano je zakretanja ose polarizacije svjetlosti u molekulima
tenog krisatala.
Slika 14. Zakretanje ose polarizacije svjetlosti u molekulima tenog kristala.
135
Twisted Nematic effect (TN-effect) je glavni tehnoloki proboj koje je uinio LCD pratino
primjenjivom. Za razliku od ranijih displeja, TN-elije ne zahtijevaju proticanje struja kroz
molekule tenog kristala i koriste nizak napon koji se moe obezbijediti iz baterije. Napon
vrijednosti od 1-3V dovoljan da orijentie kristal TN elije u smjeru linija polja. Kako kroz
molekule tenog kristala ne protie struje, elektrina snaga koja se troi za ovu aktivnost je
veoma niska.
Uvoenje TN-effect displeja dovela je do njihovog rapidnog irenja. Brzo su potisnute druge
tehnologije kao to su monolitne LED i CRT. Od 1990-ih, TN-effect LCD-i su dominantni u
portabilnoj elektronici.
Uz pomo elektrine eme sa Slike 15 bie objanjen osnovni princip upravljanja aktivnim
segmentima LCD-a.
VDD
Tecni kristal
a
Va /Va
Zadnja ploca
VDD
VDD
/Vp Vp
b
/Vb
Vb
Segmenti
Slika 15. Principska elektrina ema za pojanjenje osnovnog principa upravljanja aktivnim
segmentima LCD-a
Usmjeravanje ose polarizacije svjetlosti u pravcu linija elektrinog polja e se deavati

ukoliko postoji razlika napona izmeu aktivnog segmenta i zadnje ploe. Kako jednosmjerna
komponenta razlike napona izmeu aktivnog segmenta i zadnje ploe mora biti 0, to se za
aktiviranje displeja koristi povorka pravorka kvadratnih impulsa (obino 100Hz), kao na Slici 16.
136
Slika 16. Povorke pravougaonih impulsa za pokretanje aktivnih segmenata displeja.
Aktivni segmenti, kod kojih se osa polarizacije svjetlosti eli usmjeriti u pravcu linija
elektrinog polja pobuuju se fazno pomjerenim povorkama kvadratnih impulsa. Ako se na
aktivni segment a, sa Slike 15, dovede naponski signal Va, na aktivni segment b, naponski signal
Vb, a na zadnju plou signal Vp, dobie se sljedea situacija.
Izmeu aktivnog segmenta a i podloge ne postoji razlika napona po e osa polarizacije
svjetlosti biti u smjeru linija tenog kristala. Usljed toga kroz segment a e prolaziti svjetlost I on
e biti u tzv. OFF stanju (Slika 17).
Slika 17. Segment a u OFF stanju, kada kroz njega prolazi svjetlost.
137
Izmeu aktivnog segmenta b i zadnje ploe postoji razlika napona, pa e se osa polarizacije
svetlosti usmjeriti u pravcu prostiranja linija elektrinog polja. Usljed toga kroz segment b nee
prolaziti svjetlost i on e biti u tzv. ON stanju (Slika 17).
Slika 18. Segment b u ONN stanju, kada kroz njega ne prolazi svjetlost.
Na Slici 19 prikazana je elektro-distorziona kriva ose ploarizacije svjetlosti molekula tenog

kristala u zavisnosti od primijenjenog napona na pripadajue elektrode.
Slika 19. Zavisnost ose ploarizacije svjetlosti molekula tenog kristala u od primijenjenog
napona na elektrode.
138
Sa promjenom ose polarizacije tenih kristala, mijenja se i osa polarizacije svjetlosti koja
prolazi kroz njih, odnosno koliina svjetlosti koja se proputa kroz odreeni pixel (Slika 20).
Slika 20. Koliina svjetlosti koju proputa jedan pixel LCD-a u zavisnosti od napona na koji je
priljuen.
to vie mijenjamo osu polarizacije svjetlosti to sve manja koliina prolazi kroz drugi
polarizacioni filtar. Ovako se utie na koliinu svjetlosti koju posmatra vidi i mogue je
reprodukovati veliki broj nijansi.
5.1.1. Vrste LCD displeja.
Jedna od osnovnih podjela LCD-a je na:

- transmisione i
- refleksione.
Kod Transmisionih LCD-a izvor svjetlosti se nalazi iza displeja. Koristi se u ureajima kod
kojih je potreban visok stepen osvijetljenosti, mob. telefoni, televizori, PDA ureaji itd (Slika
21). Izvor svjetlosti troi vie energije nego displej.
Refleksioni displeji su osvijetljeni samo spoljnim svijetlom. Spoljnje svjetlo se odbija od
refleksione ploe koja se nalazi na pozadini displeja. esto koriteni u satovima, kalkulatorima
itd. Nepostojanje izvora svjetlosti drastino smanjuje potronju energije. Ovakve displeje esto
napajaju solarne elije (depni kalkulatori).
139
Slika 21. Transmisioni displeji
Slika 22. Refleksioni displeji.
Vana podjela LCD-a je i na:

- monohromatske i
- kolor displeje.
Monohromatski LCD karakterie prilino jednostavna struktura. Svaki pixel se kontrolie
ponaosob. U zavisnosti od jaine elektrinog polja proputa se vie ili manje svjetlosti. Stariji
140
monohromatski LCD displeji su imali samo mogunost da potpuno blokiraju ili potpuno
proputaju svjetlost. Dananji monohromatski displeji mogu kontrolisati koliinu proputene
svjetlosti i na taj nain stvarati nijanse.
Postoje monohromatski LCD-i sa malim brojem segmenata. Obino imaju poseban elektriki
kontakt za svaki segment displeja. Najee se nalaze u asovnicima ili kalkulatorima (Slika 23).
Slika 23. Monohromatski LCD sa malim brojem kontakata
Stariji manji monohromatski displeji, kao to su neki lini organajzeri, stariji laptopovi i
drugi, koristili su pasivnu matricu adresiranja piksela. Kod ove vrste displeja svaki red i svaka
vrsta piksela imaju po jedno elektino kolo. Pixeli se adresiraju jedan po jedan putem adrese reda
i kolone. Pixeli su bez stalnog el. napona. Kako broj pixela raste smanjuje se fleksibilnost
ovakvih displeja. Njihovi osnovni nedostaci su slab kontrast i spor odziv.
Postoje alfanumeriki i frafiki monohromatski LCD-i. Kod alfanumerikih LCD-a broj
karaktera po liniji kree se od 8 do 80. Displej moe imati od jedne do 4 linije (Slika 24).
Veliina slova varira od 3.31mm do 12.71mm. Iskustvo je pokazalo da su upotebljiviji displeji sa
vie linija, i to oni koji imaju pozadinsko osvjetljenje te je prikaz vidljiv i nou.
Slika 24. Alfanumeriki monohromatski LCD-i.
Za vie od 4 linije ili vie od 40 karaktera po dijagonali koristi se LCD grafikog tipa.
Grafiki dipleji se koriste i kada je potreban prikaz slova razliitih veliina, specijalnih znakova,
kao i fontova kineskog ili arapskog pisma (Slika 25).
141
Slika 25. Grafiki monohromatski LCD.
Svaki pixel kolor LCD-a sastoji se od tri subpixela (Slika 26). Svaki subpixel predstavlja
jednu od boja crvena, zelena i plava (RGB). To se postiglo dodavanjem odgovarajuih kolor
filtera.
Slika 26. Subpixel-i kolor LCD-a
Kombinacijom subpixela moemo prikazati milione moguih nijansi.

Na Slici 27, uveliavanjem, prikazana je struktura kolor piksela.
142
Slika 27. Uveliani kolor piksel.
Dananji LCD displeji na kompjuterima, televizorima, projektorima itd, za kontrolu rada

piksela, koriste strukturu sa aktivnom matricom, odnosno matricu tankoslojnih tranzistora (thin
film transistor TFT) (Slika 28). Na ovaj nain svaki pixel ima svoj tranzistor ime se dobija
otra slika i brzo vrijeme odziva.
Slika 28. LCD sa TFT aktivnom matricom.
U pogledu pozadinskog osvjetljenja kod LCD-a danas se najee srijeu modeli sa CCFL
(Cold Cathode Fluoroscent Lamp) [lit] i Edge LED pozadinskim osvjetljenjem [lit] (Slika 29).
143
Slika 29. CCFL (Cold Cathode Fluoroscent Lamp) i Edge LED pozadinsko osvjetljenje LED
Edge LED modeli su u predlosti u odnosu na CCFL modele u pogledu manje potronje i
manje debljine modela, kao i jasnije slike.
Nove generacija LED pozadinskog osvjetljenja je tzv. Full LED. Za razliku od Edge LED
modela Full LED modeli imaju LED izvor pozadinskoig osvjetljenje iz cijele povrine LCD-a, ne
samo po ivicama (Slika 30). Naravno, Full LED modeli imaju jasniju sliku, mada i neto veu
cijenu.
144
Slika 30. Edge LED i Full LED pozadinsko osvjetljenje.
145
GLAVA VI
6. DIGITALNE LOGIKE MREE
Digitalne logike mree se mogu klasifikovati u dvije grupe:

- kombinacione i
- sekvencijane
Kombinacione mree karakterie to to izlazni signal zavisi samo od tekuih vrijednosti
ulaznih signala. Tipian primjer je daljinsko otkljuavanje zajednikih ulaznih vrata.
U sekvencijalnim mreama izlazi zavise ne samo od tekuih vrijednosti ulaznih signala i ve
i od njihove prethodne sekvence. Tipian primjer je automatska brava koja se otvara ifrom
otkucanom na tastaturi.
6.1. Kombinacione mree
Kombinacione mree mogu da sadre proizvoljan broj logikih kola, ali ne sadre povratnu
spregu. Izlazni signal sa bilo kog kola ne dovodi se na ulaz mree.
U praktinoj primjeni, najee se srijeu kombinacione mree:
- logike kapije,
- generatori/kontroleri parnosti,
- enkoderi i dekoderi,
- konvertori koda,
- multiplekseri i demultiplekseri,
- digitalni komparator,
- i drugi.
6.1.1. Logike kapije
Kombinacione mree koriste se u realizaciji logikih kapija. Tako na primjer kombinaciona

mrea sa Slike 1 predstavlja realizaciju EX-ILI logike kapije.
146
Slika 1. EX ILI logika kapija: a) realizacija; b) symbol.
Kombinacione mree se esto koriste za realizaciju kola koja se mogu koristiti kao logike
kapije razliitih funkcija. Takva kola se nazivaju konfigurabilne multifunkcijske logike kapije.
Na Slici 1 je prikazano takvo kolo 74AUP1G57.
Slika 2. Konfigurabilna multifunkcijska logika kapija 74AUP1G57.
Funkcijska tabela kola sa 74AUP1G57 data je u tabeli na Slici 3.
Slika 3. Funkcijska tabela multifunkcijska logika kapija 74AUP1G57.
147
Na Slici 4 prikazane su realizacije nekih logikih kapija, pomou kola 74AUP1G57.
Slika 4. Realizacije nekih logikih kapija, pomou kola 74AUP1G57.
6.1.2. Generetori/kontroleri parnosti
Generatori/kontroleri parnosti su kombinacione mree koje na svojim izazima daju visok

naponski nivo ukoliko je broj logikih 1-ca na njihovim ulazima paran/neparan.
Kao primjer ovakve kombinacione mree moe da poslui kolo 74HCT280. To je 9-to bitni
generator/kontroler parnosti/neparnosti. Logiki simbol i konfiguracija pinova ovog kola
prikazani su na Slici 5.
148
Slika 5. Logiki simbol i konfiguracija pinova ovog kola 74HCT280.
Kombinaciona mrea kola 74HCT280 prikazana je na Slici 6.
Slika 6. Kombinaciona mrea kola 74HCT280.
149
Povezivanjem dva 74HCT280 kola dobija se 17 bitni generator/kontroler parnosti/neparnosti
(Slika 7).
Slika 7. 17 bitni generator/kontroler parnosti/neparnosti
6.1.3. Generetori/kontroleri parnosti
Enkoder je ureaj koji se koristi za preslikavanje ulaznih podataka u izlazni kod. Kodiranje
se vri iz razliitih potreba. Neke od njih su:
- kompresija podataka za slanje ili snimanje,
- kriptovanje podataka,
- dodavanja redudansi na ulazni signal,
- konvertovanja jednog koda u drugi.
U digitalnoj elektronici enkoderi se obino realizuju kao programski algoritmi ili hardverski kao
kombinaciona mrea.
Na Slici 8 prikazana je opta struktura tzv. binarnog enkodera.
150
ENKODER
A0 D0
A1 D1
2 n ulaza . A2 D2
. n izlaza
. .
. A 2 n-1 Dn-1
.
Slika 8. Opta struktura binarnog enkodera.
Enkoder obino ima vie ulaza nego izlaza. Tako na primjer, binarni enkoder sa Slike 8 ima
n izlaza i 2n ulaza. Binarnoj kombinaciji ba ulazu enkodera, u kojij je samo jedan ulaz na
visokom naponskom nivou, odgovara na izlazu binarna kombinacija iji dekadni ekvivalent
odgovara rednom broju pomenutog ulaza.
ENKODER 4 NA 2
Enkoder, za sluaj 4 ulaza i 2 izlaza, definisan tabelom i emom na Slici 9.
P
D D D D A1 A 0
0 1 2 3 D
0
1 0 0 0 0 0 D A0
1
0 1 0 0 0 1 D
2
0 0 1 0 1 0 D
3 A1
(a) 0 0 0 1 1 1 (b)
Slika 9. Binarni enkoder, sa 4 ulaza i 2 izlaza: a) funkcionalna tabela; b) logika ema.
ENKODER PRIPRITETA
Enkoder prioriteta daje prioritet bitu najvee teine u nizu podataka. Bit najvee teine
odreuje vrijednost na izlazu. Ostali bitovi bivaju zanemareni.
Na Slici 10 data je funkcionalna tabela 4 na 2 enkodera prioriteta.
151
Slika 10. Funkcionalna tabela enkodera prioriteta 4 na 2.
Integrisano kolo 74HCT147 predstavlja enkoder prioriteta 10 na 4 (Slika 11). To je u stvari

devetocifarski enkoder prioriteta. Prihvata podatke sa 9 ulaza (/A0 do /A8) i obezbjeuje
odgovarajui izlazni signal na 4 izlaza (/Y0 do /Y3). Nizak naponski nivo je aktivni nivo i za sve
ulaze i za izlaze kola.
Slika 11. Konfiguracija pinova 74HC/HCT147 kola
Na Slici 12 prikazan je funcionalni dijagram kola 74HC/HCT147, dok je na Slici 13 data

njegova funkcionalna tabela.
Slika 12. Funkcionalni dijagram 74HC/HCT147 kola
152
Slika 13. Funkcionalna tabela 74HC/HCT147 kola.
Na Slici 14 data je kombinaciona mrea kola 74HC/HCT147.
Slika 13. KOmbinaciona mrea kola 74HC/HCT14.
153
6.1.4. Dekoderi
Dekoderi su ureaji koji vre inverznu funkciju u odnosu na enkodere. Omoguavaju

rekonstrukciju izvorih podataka. Dekoder je kombinaciona mrea koja ima vie izlaza nego
ulaza.
Dekodiranje je neophodno u aplikacijama kao to su multipleksiranje podataka, 7 segmentni
displeji, kao i dekodiranje memorijskih adresa.
Opta struktura dekodera data je na Slici 14.
DEKODER
..
ULAZI
. .
.. IZLAZI
ulazi
..
dozvole .
Slika 14. Opta struktura dekodera.
Ulazi dozvole, ako postoje, slue za odobravanje vrenja normalne funkcije dekodera.
Binarni dekoder je kombinaciona mrea koja kodira n ulaza u maksimalno 2n izlaza. Od svih
n
2 izlaza samo po jedan odreeni izlaz ima VISOK/NIZAK logiki nivo za svaku kombinaciju
ulaznih signala. Postoje 2 na 4, 3 na 8, 4 na 16, ... binarni dekoderi. Na Slici 15 prikazana je
kombinaciona mrea, funkcionalna tabela i prenosne funkcija binarnog dekodera 2 na 4.
Slika 15. Binarni decoder 2 na 4.
154
Integrisano kolo 74HCT42 predstavlja dekoder koji konvertuje 4 ulazna signala, sa visokim
logikim nivoom kao aktivnim, u 10 meusobno ekskluzivnih izlaza sa aktivnim niskim logikim
nivoom (Slika 16). Kolo je tako dizajnirano da obezbjeuje da su svi izlazi na visokom logikom
nivou kada je ulazni binarni kod vei od 9.
Slika 16. Konfiguracija pinova 74HC/HCT42 kola.
Na Slici 17 prikazani su funkcionalni dijagram i funkcionalna tabela 74HC/HCT42 kola.
Slika 17. Funkcionalni dijagram i funkcionalna tabela 74HC/HCT42 kola.
155
Na Slici 18 prikazana je kominaciona mrea kola 74HC/HCT42.
Slika 18. Kominaciona mrea 74HC/HCT42 kola.
6.1.5. Konvertori koda
Za razlilite namjene koristi se razliito kodiranje (predstavljanje) digitalnih podataka.

Konvertori koda su kombinacione mree kojima se vri konverzija iz jednog koda u drugi.
Princip projektovanja mrea za konverziju ilustovae se na primjeru konvertora Gray-ovog
koda u prirodni binarni kod. Gray-ov kod je binarni numeriki kod u kome se dvije susjedne
vrijednosti razlikuju samo u jednoj cifri. Na Slici 19 prikazane su kombinacije trocifarskog Gray-
ovog i prirodnog binarnog koda.
G2 G1 G0 B2 B1 B0
0 0 0 0 0 0
0 0 1 0 0 1
0 1 1 0 1 0
0 1 0 0 1 1
1 1 0 1 0 0
1 1 1 1 0 1
1 0 1 1 1 0
1 0 0 1 1 1
a) b)
Slika 19. Kombinacije trocifarskog: a) Grey-ovog; b) prirodnog binarnog koda.
156
Na osnovu tabela sa Slike 19 mogu se direktno pisati prenosne funkcije za svaku izlaznu
promjenljivu:
B2 G2G1G0 G2G1G0 G2G1G0 G2G1G0 G2G1 G2G1 G2
B1 G2G1G0 G2G1G0 G2 G1G0 G2 G1G0 G2G1 G2 G1 G2 G1
B0 G2G1G0 G2G1G0 G2G1G0 G2G1G0 G2 (G1 G0 ) G2 (G1G0 G1G0 )
Imajui u vidu da je
G1G0 G1G0 G1 G0
to je
B0 G2 (G1 G0 ) G2 (G1 G0 ) G2 G1 G0
Odgovarajua prenosna mrea prikazana je na Slici 10.
G2 B2
G1 B1
B0
G0
Slika 20. Kombinaciona mrea za konverziju trobiznog Grey-ovog koda u trobitni prirodni
binarni kod.
Slinim postupkom mogu se projektovati i drugi konvertori.
6.1.6. Multiplekseri i demultiplekseri
U elektronici, multiplekser je ureaj koji odabira jedan od vie analognih ili digitalnih
ulaznih signala i prosleuje ih na jedan izlaz (Slika 21). Multiplekser omoguuje diobu skupih
ureaja ili drugih resursa, kao na primjer A/D konvertora, komunikacionih linija, itd..
Slika 21. Multiplekser 2 u 1 moe se ekvivalentirati kontrolisanim prekidaem.
157
Demultiplekser je ureaj koji signal sa jednog ulaza prosleuje na jedan od vie izlaza (Slika
22).
Slika 22. Demultiplekser 2 u 1 moe se ekvivalentirati kontrolisanim prekidaem.
Multiplekser i demultiplekser se esto koriste u istom sistemu. Tipian digitalni sistem ima
vie izvora informacija i vie odredita na koje treba proslijediti informacije izvora (Slika 23).
izlazna
adrese
izvori linija trasa
podataka ulazna odredi{te
adrese
linija
MULTIPLEKSER DEMULTIPLEKSER
Slika 23. Tipian digitalni sistem sa vie izvora informacija i vie odredita.
Kao primjer multipleksorskog kola na Slici 24 prikazan je opis funkcije pinova,

konfiguracija pinova u DIP kuitu i logiki simbol integrisanog kola 74HCT151.
Slika 24. Integrisano multipleksorsko kolo 74HCT151.
158
Na Slici 25 data je funkcionalna tabela kola.
Slika 25. Funkcionalna tabela kola 74HCT151.
Na Slici 26 dat je funkcionalni dijagram i logika ema kola.
Slika 26. Funkcionalni dijagram i logiki dijagram kola 74HCT151.
159
Kao primjer demultipleksorskog kola na Slici 27 prikazan je opis funkcije pinova,
konfiguracija pinova u DIP kuitu i logiki simbol integrisanog kola 74F138.
Slika 27. Integrisano demultipleksorsko kolo 74F138.
Na Slici 28 data je funkcionalna tabela kola.
Slika 28. Funkcionalna tabela kola 74F138.
160
Na Slici 29 data je logika ema kola.
Slika 29. Funkcionalni dijagram i logiki dijagram kola 74F138.
6.1.7. Anlogni multiplekseri i demultiplekseri
Analogni multiplekseri i demultiplekseri selektuju analogne signale (Slika 30).
IO 0
OI IO 1
IO 2
IO 3
bilateralni
prekida~
D0 D1 D2 D3
A1 A0
Slika 30. Principska ema analognog multipleksera/demultipleksera.
Kao to se sa Slike 20 vidi analogni multiplekser/demulriplekser sastoji se od digitalnog

demultiplekserskog kola na ijem izlazima su prikljueni bilateralni prekidai.
161
6.1.8. Digitalni kompratori
Digitalni komparator je elektronski sklop koji poredi dva ulazna broja, u binarnom obliku, i,
u zavisnosti od odnosa njihovih vrijednosti, generie odgovarajua stanja na izlazima. Danas se
digitalni komparator najee softverski realizuje. Analogni ekvivalent digitalnog komparatora je
analogni komparator.
Jednobitni digitalni komparator opisan je tabelom na Slici 31.
Slika 31. Funkcionalna tabela jednobitnog digitalnog komparatora.
Integrisano kolo 74HCT85 je etvorobitni digitalni komparator, koji poredi po veliini dva
etvorobitna koda i prikazuje tri mogua rezultata na izlazima (QA>B, QA=B i QA<B) (Slika 32).
Slika 32. Integrisano kolo 74HCT85 etvorobitni digitalni komparator.
162
Na Slici 33 prikazana je funkcionalne tabela kola sa Slike 32.
Slika 32. Funkcionalna tabela integrisanog kola 74HCT85.
Na Slici 33 prikazana je kombinaciona mrea kola 74HCT85.
Slika 33. Kombinaciona mrea kola 74HCT85.
163
Na Slici 34 prikazana je kaskada za poreenje 12-bitne rijei, formirana upotrebom tri
komparatora 74HCT85.
Slika 34. Kaskada za poreenje 12-bitne rijei.
6.2. Sekvencijalne mree

U sekvencijalnim digitalnim logikim mreama izlazni signali zavise, ne samo od vrijednosti
ulaznih signala, ve i od redosljeda (sekvence) generisanja ulaznih signala. U sekvencijlnim
mreama koriste se memorijski elementi. Ukoliko sekvencijalna mrea sadri N memorijskih
elemenata, moe se nei u 2N razliitih stanja. Usljed toga sekvencijalne mree se esto nazivaju i
konani automati (automati konanih stanja).
Osnovni predstavnici sekvencijalnih mrea su:
- registri i
- brojai.
164
6.2.1 Registi
Registri su brze memorijske jedinice malog kapaciteta. Poznato je da se u jednom flip-flopu
moe smjestiti jedan bit informacije. Za smjetanje viebitnih informacija formiraju se registri.
Registri se sastoje iz vie flip-flopova povezanih na odgovarajui nain. Slue za privremeno
smjetanje ulaznih i izlaznih podataka i pojedinih meurezultata.
U zavisnocti od naina upisivanja podataka postoje:
- Registri sa paralelnim upisom podataka (stacionarni registri). Upis se vri u toku jednog
taktnog impulsa.
- Registri sa serijskim upisom podataka (pomjeraki ili ift registri). Za upis podataka
potrebno je ono takt impulsa koliko bitova ima registar.
STACIONARNI REGISTRI
Na Slici 35 prikazan je etvorobitni stacionarni registar sa D flip-flopovima.
O3 O2 O1 O0
Q Q Q Q Q Q Q Q
D D D D
takt
I3 I2 I1 I0
Slika 35. etvorobitni stacionarni registar sa D flip-flopovima
Registar prikazan na Slici 35 nama logiku za kontrolu upisa i kontrolu itanja podataka. Na Slici
36 prikazan je etvorobitni stacionarni registar sa dodatom kontrolom upisa i itanja podataka.
Kontrola upisa se ostvaruje signalom W. Kada je signal W na visokom naponskom nivou, u
trenutku rastue ivice impulsa takt signala, vri se upis podataka sa ulaznih linija I0, I1, I2 i I3 u
odgovarajue flip-flopove stacionarnog registra. Kada je W signal na niskom naponskom nivou,
u trenutku rastue ivice impulsa takt signala, u flip-flopove stacionarnog registra se upisuje
vrijednost sa njihovog izlaza. Kontrola itanja ostvaruje se signalom R. Poeljno je da se na
izlazu koriste trostatike logike kapije. To su logike kapije koje na izlazu osim visokog i niskog
naponskog nivoa mogu da poprime i stanje visoke impedanse. U tom smislu, moe se smatrati da
su na izlazima registra sa Slike 36 upotrijebljene trostatike kapije. U sluaju kada je R signal na
visokom naponskom nivou na izlazima kapija je stanje kopje je na njihovim ulazima. Kada je R
signal na niskom naponskom nivou izlazi su u stanju visoke impedanse. Zahvaljujui postojanju
stanja visoke impedanse, ovakav registar moe se prikljuiti na magistrale.
165
O3 O2 O1 O0
Q Q Q Q Q Q Q Q
D D D D
takt
C
L D L D L D L D
I3 I2 I1 I0
Slika 36. etvorobitni stacionarni registar sa D flip-flopovima sa kontrolom upisa i itanja

podataka.
Kao primjer stacionarnog registra bie navedene osnovne karakteristike integrisanog kola
74HCT374. To je osmobitni stacionarni registar, realizovan upotrebom D filp-flopova i s
trostatikim kolima na izlazima (Slika 37).
Slika 37. Logiki dijagram kola 74HCT374 i raspored pinova u DIP kuitu.
166
Na Slici 38 prikazane je sekvencijalna mree kola. Sa slike se vidi da OUTPUT ENABLE
signel slui za kontrolu rada trostatikih kola na izlazima D flip-flopova. Kada je OUTPUT
ENABLE signal na niskom naponskom nivou izlazi D flip-flopova su spojeni sa izlazima
trostatikih kola. Kada je OUTPUT ENABLE signal na niskom naponkom nivou izlazi
trostatikih kola su u stanju viskoe impedanse. U stacionarnom registru 74HCT374 ne postoji
logika za kontrolu upisa.
Slika 38. Sekvencijalna mrea integrisanog kola 74HCT374
Na Slici 39 prikazana je funkcionalna tabela registra 74HCT374.
Slika 39. Funkcionalna tabela registra 74HCT374.
Iz tabele se vidi da kada je OUTPUT ENABLE signal na niskom naponskom nivou kolo radi
kao stacionarni registar u suprotnom izlazi su u stanju visoke impedanse.
Na Slici 40 prikazana je sekvencijalna mrea stacionarnog registra integrisanog ipa
74HCT173.
167
Slika 40. Sekvencijalna mrea stacionarnog registra 74HCT173.
Kako se sa Slike 40 vidi rije je o etvorobitnom stacionarnom registru u kojem postoji kontrola
upisa i oitavananja vrijednosti na izlazu. Upis u stacionarni registar ostvaruje se kada je na
kontrolnim ulazima E1 i E2 nizak naponski nivo, odnosno logika nula. Oitavanje vrijednosti iz
stacionarnog reistra mogiue je kada su OE1 i OE2 ulazi na niskom naponskom nivou.
POMJERAKI REGISTRI
Na Slici 41 prikazan je etvorobitni pomjeraki registar realizovan upotrebom D flip-

flopova.
ulaz izlaz
D Q D Q D Q D Q
C Q C Q C Q C Q
takt
Slika 41. etvorobitni pomjeraki registar realizovan upotrebom D flip-flopova
168
Na Slici 42 dat je ematski prikaz pomjerakog registra.
Slika 42. ematski prikaz pomjerakog registra.
Kao to se sa Slike 41 moe zakljuiti, upisivanje podataka u pomjeraki registar vri se

serijski. Nailaskom prvog takt impusa podatak sa ulaza upisuje sa na izlaz prvog flip-flopa (prvog
s lijeva). Kod drugog takt impulsa podatak sa izlaz prvog flip-flopa prelazi na izlaz drugog, a
novi podataka sa ulaza se upisuje na izlaz prvog flip flopa, itd.. Da bi se upisao komplatan
podatak u pomjeraki registar potrebno je onoloko takt impulsa koliko je flip flopova u
pomjerakom registru. ematski prikaz smjetanja etvorobitne informacije u pomjeraki registar
data je tabelom na Slici 43.
Slika 43. ematski prikaz smjetanja etvorobitne informacije u pomjeraki registar
Oitavanje podataka iz pomjerakih registara moe biti paralelno (Slika 44).
Slika 44. Paralelno oitavanje podataka iz pomjerakog registra.
Na Slici 45 prikazan je primjer povezivanja pomjerakih registara A, B i C.
169
Reg. A
Reg. C
Reg. B
Slika 45. Povezivanje pomjerakih registara
Prenos podataka iz registra u registar vri se jednostavno direktnim povezivanjem pojedinih flip-
flopova (Slika 46).
Slika 46. ematski prikaz prenosa podataka iz registra u registar.
Osim EX-ILI kolom, kako je to pokazano na Slici 45, povezivanje flip-flopova se moe vriti
blilo kojom kombinacionom mreom, po potrebi.
Na Slici 47 prikazana je sekvencijalna mrea obostranog pomjerakog registra.
Slika 47. Sekvencijalna mrea obostranog pomjerakog registra.
170
U sekvencijalnoj mrei sa Slike 47 kontrola smjera upisivanja podataka ostvarena je pomou
jednog kontrolnog signala, L/D.
Kao primjer pomjerakog registra koji se na tritu moe nabaviti u obliku integrisanog kola,
na Slici 48 prikazan je raspored pinova u DIP kuitu i logiki simbol pomjerakog registra
74HCT174.
Slika 48. Raspored pinova i logiki simbola pomjerakog registra 74HCT174.
Sekvencijalna mrea kola registra 74HCT174 prikazana je na Slici 49, dok je funkcionalna
tabela data na Slici 50.
Slika 49. Sekvencijalna mrea pomjerakog registra 74HCT174.
Signal MR je aktivan na niskom naponskom nivou i slui za resetovanje flip-flopova registra.

Tipina vremenska sekvenca brisanja, upisivanja i brisanja pomjerakog registra 74HCT174
prikazana je na Slici 51.
171
Slika 50. Funkcionalna tabela pomjerakog registra 74HCT174.
Slika 51. Tipina vremenska sekvenca brisanja, upisivanja i brisanja pomjerakog registra
74HCT174.
172
6.2.2 Brojai
Brojai predstavljaju digitalna kola kod kojih se, pod uticajem takt impulsa, stanja na izlazu
mijenjaju po tano utvrenom pravilu. Brojai se realizuju kao sekvencijalne mree, upotrebom
flip-flopova.
Brojai se mogu podijeliti u dvije grupa i to:
- redni brojai, kod kojih se takt umpulsi dovode samo na prvi flip-flop. i
- paralelni brojai, kod kojih se takt impusi se dovode paralelno na sve flip-flopove.
REDNI BROJAI
Kod rednih brojaa stanje na izlazu prvog flip flopa mijenja se pod uticajem takt impulsa.
Izlaz prvog flip flopa se koristi za okidanje drugog, i tako redom
Na Slici 52 prikazana je sekvencijalna mrea trobitnog rednog brojaa, ija stanja na izlazu
se smjenjuju kao u prirodnom binarnom kodu.
A B C
Q Q Q
takt
TA TB TC
Q Q Q
R
Slika 52. Sekvencijalna mrea trobitnog rednog brojaa, ija stanja na izlazu se smjenjuju kao u
prirodnom binarnom kodu.
R signal sa Slike 52 koristi se za resetovanje svih flip-flopova registra i aktivan je na niskom

naponskom nivou.
Na Slici 53 prikazan je vremenski dijagram promjene stanja na izlazima brojaa sa Slike 52,
kada je na startu broja resetovan.
1 2 3 4 5 6 7
(a)
A
0 1 0 1 0 1 0 1 (b)
B
0 0 1 1 0 0 1 1 (c)
C
0 0 0 0 1 1 1 1 (d)
Slika 53. Vremenski dijagram promjene stanja na izlazima brojaa.
173
Kako se iz vremenskog dijagrama na Slici 53 moe vidijeti, broja sa Slike 52 broji unaprijed.
Trobitni redni broja koji broji unazad preikazan je na Slici 54.
A B C
takt Q Q Q
TA TB TC
Q Q Q
R
Slika 54. Sekvencijalna mrea trobitnog rednog brojaa, koji broji unazad.
Na Slici 55 prikazan je vremenski dijagram promjene stanja na izlazima brojaa sa Slike 54, kada
je na startu broja resetovan.
7 6 5 4 3 2 1
(a)
QA
1 0 1 0 1 0 1 0 (b)
QA
(c)
QB
1 1 0 0 1 1 0 0 (d)
QB
(e)
QC
1 1 1 1 0 0 0 0 (f)
Slika 55. Vremenski dijagram promjene stanja na izlazima trobitnog rednog brojaa, koji broji
unazad.
Redni broja se moe konstruisati tako da moe da broji i unaprijed i unazad. Na Slici 56
prikazana je sekvencijalna mrea jednog takvog brojaa.
174
K
Q Q Q
takt
TA TB TC
Q Q Q
R
Slika 56. Sekvencijalna mrea trobitnog rednog brojaa, koji broji i unaprijed i unazad.
Pomou signala K ostvaruje se kontrola smjera brojanja. Kada je signal K na visokom

naponskom nivou broja broji unaprijed, akada je na niskom broji unazad.
Kao osnovna mana rednih brojaa moe se smatrati vremensko kanjenje u tako formiranoj
sekvencijalnoj mrei.
PARALELNI BROJAI
Za razliku od rednih brojaa, kod paralelnih brojaa takt impulsi se dovode na sve flip
flopove. Ulazi su, logikim funkcijama, podeeni da daju eljene izlaze.
Kod projektovanja brojaa, postupak je sljedei: Prvo se ispisuju logike kombinacije izlaza,
redom kojim elimo da se smjenjuju, a zatim se odreuju logike veze ulaza u pojedine flip
flopove i izlaza flip-flopova.
Prilikom projektovanja paralelnih brojaa mogu se koristiti svi tipovi flip flopova. U daljem
razmatranju bie koriteni J-K flip flopovi. Tabela J-K flip flopa je prikazana na Slici 57.
Slika 57. Tabela J-K flip flopa.
PRIMJER:
Projektovati broja koji broji od 0 do 6, pa se opet vraa na nulu.
Rjeenje:
Kako je ve reeno, najprije se ispisuju logike kombinacije izlaza, redom koim se eli da se
smjenjuju i stanja na ulazima koja moraju postojati da bi se smjene na izlazima mogle realizovati
na eljeni nain. Formira se tabela prikazana na Slici 58.
175
Slika 58. Tabela promjene stanja na ulazima i izlazima.
Za svaki ulaz svakog flip-flopa brojaa, pomou Karnaugh-ovih tablica, izvri se minimizacija
logike funkcija ulaza. Kao primjer, na Slici 59, prikazana je Karnaugh-ova tablica za
minimizaciju logike funkcije ulaza JA.
Slika 59. Karnaugh-ova tablica za minimizaciju logike funkcije ulaza JA.
Slinim postupkom dobijaju se logike funkcije svih ulaza flip flopova:
Kao rezulatat, dobije se sekvencijalna mree traenog brojaa prikazana na Slici 60.
A B C
JA Q JB Q JC Q
1 KA Q KB Q KC Q
R
takt
Slika 60. Sekvencijalna mrea paralelnog brojaa koji broji od 0 do 6, pa se opet vraa na nulu.
176
ZADATAK ZA VJEBU:
Upotrebom J-K Flip-Flopova projektovati paralelni trobitni broja kod koga se stanja na
izlazima smjenjuju na sljedei nain
0-1-3-5-7-0.
REZULTAT:
A B C
JA Q JB Q JC Q
1 KA Q KB Q KC Q
R
takt
Slika 61. Sekvencijalna mrea paralelnog brojaa koji broji na sljedei nain: 0-1-3-5-7-0.
Kao primjer brojakog kola koje se na tritu moe nabaviti u integrisanom obliku, na Slici
62 prikazana je funkcija pinova, raspored pinova u DIP kuitu i logiki simbol brojaa
74HCT4017.
Slika 62. Funkcija pinova, raspored pinova i logiki simbol brojaa 74HCT4017.
177
Broja 74HCT4017 funkcionie tako to je u svakom trenutku samo jedan izlaz brojaa visokog
naponskog nivoa, dok su ostali izlazi na niskom naponskom nivou. Na Slici 63 prikazan je
funkcionalni dijagram i funkcionalna tabela, dok je na Slici 64 prikazana sekvencijalna mrea
brojaa 74HCT4017.
Slika 63. Funkcionalni dijagram i funkcinalna tabela brojaa 74HCT4017.
Slika 64. Sekvencijalna mrea brojaa 74HCT4017.
178
MR ulaz brojaa slui za resetovanje svih 5 flip-flopova Johnson-ovog brojaa [lit]. Nakon reseta
kolo za dekodiranje postavlja na Q0 izlaz visoki naponski nivo, dok su na ostalim izlazima niski
naponski nivoi. Dovodjenjem takt impulsa na ulaz Johnson-ovog brojaa broja pomjera visok
naponski nivo sa izlaza Q0 na Q1, pa zatim sa Q1 na Q2 itd. Vremenski dijagram promjene stanja
na izlazima pod uticajem takt impulsa prikazan je na Slici 65.
Slika 65. Vremenski dijagram promjene stanja na izlazima brojaa 74HCT4017 pod uticajem takt
impulsa
179
GLAVA VII
7. PROGRAMABILNA LOGIKA KOLA

Programabilna logika kola (programmable logic device - PLD) su integrisana kola koja
sadre skup digitalnih kola, najee meusobno jednakih, koja se specifinim postupcima mogu
formirati (programirati) da obavljaju odreenu funkciju.
Prilikom projektovanja sloenih kombinacionih i sekvencijalnih mrea integrisana kola male
i srednje skale integracije se sve ee zamjenjuju programabilnim logikim kolima.
Kombinacione i sekvencijalne mree realizovane na ovaj nain su bre, zauzimaju manje mjesta,
i najee jeftinije od ekvivalentne mree izraene od vie ipova.
U programabilna logika kola spadaju momorijska kola i programabilne logike
komponenete.
7.1 Memorijska kola

Prema nainu realizacije memorisjka kola se mogu podijeliti na:
- ROM,
- PROM,
- EPROM,
- EEPROM i
- FLASH
7.1.1. ROM
ROM (Read Only Memory) memorija je, u sutini, pretvara kda sa n ulaza i m izlaza. Na
Slici 1 prikazana je logika ema i simbol ROM memorije.
Slika 1. ROM memorija: a) Logika ema; b) Simbol.
180
Kapacitet ROM memorije sa Slike 1 je 2n rijei od m bita. A0, A1, A2, ..., AN-1 du adresni ulazi
memorija, W0, W1, ..., W2N-1 se nazivaju adrese, dok su D0, D1, D2, ..., DM-1 izlazi podataka.
Programiranje ROM memorije je, u stvari, prikljuivanje izlaznih signala dekodera na ILI
kola kodera. Za kombinaciju adresnih promjenjivih i, izlaz dekodera wi postaje wi=1. U takvoj
situaciji izlazni signali mogu imati eljenu vrijednost, zavisno od toga postojili veza izmeu
adrese wi i pojedine izlazne linije. Na svakoj adresnoj linije smjetena je po jedna memorijska
rije. Drugim rijeima, memorijska rije je programirana informacija na jednoj memorijskoj
adesi.
Na Slici 2 prikazana je ROM memorija od 8 trobitnih rijei. Memorija je realizovana
upotrebom diodnih ILI kola. Prikljuivanje diode izmeu adresne linije i linije podataka
ekvivalentno je spajanju adresne linije na ulaz ILI kola. ROM memorija sa Slike 2 predstavlja
konvertor trobitnog binarnog u trobitni Grey-ov kod.
Slika 2. ROM memorija od 8 trobitnih rijei, realizovana upotrebom diodnih ILI kola
Osim dioda za definisanje sadraja ROM-a mogu se koristiti bipolarni ili MOSFET
tranzistori. Na Slici 3 prikazana je logika ema ROM-a sa n ulaza i m izlaza, realizovanog
upotrebom MOSFET tranzistora N tipa. Drejn prikljuci NMOS tranzistora spojeni su istu liniju
podataka formiraju NILI kolo.
181
Slika 3. Logika ema ROM-a sa n ulaza i m izlaza, realizovanog upotrebom MOSFET
tranzistora N tipa.
7.1.2. PROM
PROM (Programmable Read Only Memory) ili programabilni ROM predstavlja tip
memorije koji se moe jednom programirati (Slika 4).
Slika 4. ip PROM-a
Na Slici 5 prikazana je logika ema PROM-a sa n ulaza i m izlaza, realizovanog upotrebom

diodnih ILI kola. Za razliku od ROM-a u kojem dioda izmedju pojedine memorijske adrese i
linije podataka postoji samo ako je to potrebno za realizaciju funkcije ipa, PROM se proizvodi
sa diodama izmeu svake adresne linije i linije podataka. Osim toga, sa svakom diodom ugraen
je topljivi osigura.
182
Slika 5. Logika ema PROM-a sa n ulaza i m izlaza, realizovanog upotrebom diodnih ILI kola.
Prilikom programiranja PROM-a uzrokuje se pregorijevanje osiguraa. Adresira se rije po

rije, i na liniju podataka gdje treba odstraniti diodu, dovodi se negativan impuls. Negativan
impuls uzrokuje proticanje vee struje kroz diodu i pregorijevanje osiguraa. Na ovaj nein
PROM se moe isprogramirati samo jedanput, jer, tamo gdje je pregorio osigura, ponovno
uspostavljanje veze izmeu adresne linije i linije podataka nije mogue.
Kao i u sluaju ROM-a i u realizaciji PROM mogu se koristiti bipolarni ili MOSFET
tranzistori. Na Slici 6 prikazana je logika ema PROM-a sa n ulaza i m izlaza, realizovanog
upotrebom MOSFET tranzistora N tipa.
Pregorijevanje osiguraa kod NMOS PROM-a ostvaruje se adresiranjem rije po rije i
dovoenjem na liniju podataka, gdje treba odstraniti tranzistor, impulsa amplitude vee od VDD.
183
Slika 6. Logika ema PROM-a sa n ulaza i m izlaza, realizovanog upotrebom MOSFET
tranzistora N tipa
7.1.3. EPROM
EPROM (Etasable Programmable Read Onlz Memory) je tip memorije koji se moe
programirati i brisati (Slika 7).
Slika 7. EEPROM
Na Slici 8 prikazana je logika ema EPROM-a sa n ulaza i m izlaza.
184
Slika 8. Logika ema EPROM-a sa n ulaza i m izlaza.
EEPROM se realizuje upotrebom MOSFET-ova sa 2 gejta. Jedan gejt je uobiajeni gejt kod
MOSFET tranzistora, dok je drugi gejt tzv. izolovani gejt, okruen slojem SiO2.
Kada EEPROM nije programiran napon logike jedinice na adresnoj liniji dovoljan je da
preko kap. razdjelnika formira kanal MOSFET-a (Slika 9).
Slika 9. Kapacitivni razdjelnik formiran prisustvom izolovanog gejta.
Da bi se na nekoj lokaciji upisala logika jedinica, eljena linija podataka i adresna linija
prikljuuju se na visok napon (oko 25V). Time se izaziva velika struja drejna kroz tranzistor. U
takvoj situaciji, dio elektrona nedestruktivno porobija izolaciju i akumulira se na izolovanom
gejtu. Kada se iskljui visok napon izolovani gejt ostaje negativno naelektrisan (na oko -5V).
Kada se na gejt takvog tranzistora dovede napon logike jedinice, tranzitor ostaje neprovodan.
185
Elektronski tovar na gejtu je prilino postojan i ostaje pisutan vie od 10 godina (ak i na
temperaturi 125C ).
Pod djejstvom ultraljubiaste svjetlosti SiO2 postaje slabo provodan i elektroni naputaju
izolovani gejt, ime sadraj svih lokacija ponovo postaje 0. Da bi ip EPROM-a bilo mogue
izloiti ultraljubiastoj svjetlosti, kuita EPROM-a izrauju se sa providnim prozorom od
kvarcnog stakla (Slika 10).
Slika 10. Kuite EPROM-a sa providnim prozorom od kvarcnog stakla.
7.1.4. EEPROM
EEPROM (Electrically Erasable Programmable Read Only Memory) je tip programske

memorije koji se moe elektriki programirati i brisati. Da bi se omoguilo elektrino brisanje,
sloj SiO2 kod EEPROM-a, izmeu izolovanog gejta i kanala, sveden je na oko 100nm.
Upis logike jedinice obavlja se slino kao kod EPROM-a. Osnovna razlika je to je napon
proboja izolacija kod EEPROM-a sveden na oko 10V. Prilikom brisanja sadraja EEPROM-a na
gejt tranzistora prikljuuje se napon suprotnog polariteta od napon za upis.
Brisanje se obavlja selektivno, do nivoa adresirane rijei. EEPROM u istom integrisanom
kolu ima ugraene pretvarae 5V u 10V. Brisanje i upis se obavlja bez iskljuivanja ureeja u
kome je EEPROM komponenta.
Na Slici 11 prikazana je elektrina ema jedna memorijske elije EEPROM-a. Sa Slike se
vidi, da osim tranzistora za uvanja bita podtaka TF, postoje i tranzistori TS, T1, T2 i T3. Kada se
selektuje adresna linija tranzistor TS postaje provodan. Zavisno od toga eli li se oitati stanje
tranzistora TF, upisati sadraj u tranzistor TF ili obrisati ga, ukljuuje se tranzistor T1, T2 ili T3,
respektivno.
186
Slika 11. Elektrina ema jedna memorijske elije EEPROM-a.
EEPROM se koristi se u kompjuterima i drugoj elektronici za smjetanje manje koliine

podataka koji moraju biti sauvani i po nestanku napajanja. To su najee kalibracione tabele ili
konfiguracioni podaci. Za veu koliunu podataka ekonominije su FLASH memorije.
EEPROM se realizuju sa razliitim elektrinim interfejsima za povezivanje sa okruenjem.
Dvije osnovne kategorije su:
- serijski interfejsi (SPI, I2C, 1-Wire) (Serial EEPROM - Slika 12);
- paralelni interfejsi (obino osmobitna magistrala podataka i adresna magistrala dovoljna da
pokrije kompletnu memoriju) (Parallel EEPROM - Slika 13);
Slika 12. Serial EEPROM
187
Slika 13. Parallel EEPROM.
7.1.5. FLASH memorija
Kao i EEPROM FLASH memorija se moe elektriki brisati i reporogramirati. Prvenstveno

se koristi u memorijskim karticama (Slika 14) i USB flash drajverima (Slika 15).
Slika 14. Memorijska kartica sa FLASH memorijom
188
Slika 14. USB flash drajver sa FLASH memorijom.
FLASH memorija je zapravo specifina vrsta EEPROM-a koji se brie i programira u

velikim blokovima. Zahvaljujui toj mogunosti FLASH memorija je daleko jeftinija od bit-
programabilnog EEPROM-a. Dominantna kada je potrebno postojano uvati veliku koliinu
podataka. Jo neki orimjeri primjene su: laptop komjuteri, digitalni audio plejeri, digitalne
kamere i mobilni telefon.
Osnovni kvaliteti FLASH memorije su kratko vrijeme itanja i vea otpornost na pomjeranja
i udarce od hard diska. Ovo poslednje je ini pogodnom za primjenu u prenosivim ureajima.
Upakovana u memorijsku karticu je dugotrajna, otporna na jak pritisak, ekstremne temperature i
umakanje u vodu.
Na Slici 15 prikazana je FLASH memorijska elija za vrijeme programiranja.
Slika 15. Programiranje elije FLESH memorije.
189
Za vrijeme programiranje FLASH memorijske elije sors prikljuak MOSFET-a sa izolovanim
gejtom, povezan je na masu, dok su gejt i drein prikljuci povezani na +12V. Zahvaljujui
debljini sloja SiO2 izmeu kanala i izolovanog gejta od svega 200, +12V napon na gejtu i
drejnu je je dovoljan da izazove naelektrisanje izolovanog gejta.
Na Slici 16 prikazana je FLASH memorijska elija za vrijeme brisanja.
Slika 16. Brisanje elije FLESH memorije.
Za vrijeme brisanja FLASH memorijske elije sors i gejt prikljuak MOSFET-a sa izolovanim
gejtom, povezani su na masu, dok je drein prikljuak povezan na +12V. Zahvaljujui debljini
sloja SiO2 izmeu kanala i izolovanog gejta od svega 200, +12V napon na drejnu je dovoljan
da izazove upanje negativnog naelektrisanja sa izolovanog gejta.
Prema gustini informacija flash memorije mogu biti:
- SLC (single-level cell), u svakoj eliji samo jedan bit inf;
- MLC (multi-level cell), vie bitova informacije po eliji (Slika 17).
SLC memorijske elije dobijaju se na uobiajen nain, naelektrisavanjem izolovanog gejta.
Koriste se tamo gdje se zapis koristi za izvravanje (hybrid disk drive, solid state drive, i druge
aplikacije sa procesorom). MLC memorijske elije dobijaju se kontrolom koliine
naelektrisavanja izolovanog gejta. Na taj nain moe se dobiti razliita vrijednost VT napona
MOSFET tranzistora sa izolovanim gejtom. Ukoliko je mogue postii tri razliite vrijednosti VT
napona, kao na Slici 17, u jednu memorijsku eliju mogue je smjestiti dva bita podataka. MLC
FLASH memorije koriste se tamo gdje je gustina zapisa vanija od performansi (media pleyer,
USB, memory stick, itd.).
Prema tehnologiji izrade razlikuju se:
- NOR flash memorije i
- NAND flash memorije.
U NOR flash sve memorijske elije su jednim krajem povezane direktno na masu, a drugim
krajem direktno na linuju podataka (Slika 18). Ovakvo povezivanje radi kao NOR kapija: kada je
jedna adresna linija na viskom naponskom nivou, odgovarajui tranzistor provodi i dovodi na
liniju podataka nizak naponski nivo. Oitavanje podataka je brzo pa se NOR flash moe koristiti
kao programska memorija, koja se moe direktno izvravati (Slika 19).
190
Slika 17. SLC i MLC elije FLASH memorije.
Slika 18. Memorijske elije NOR flash memorije.
191
Slika 19. NOR flash memorija se moe koristiti kao programska memorija i direktno izvravati
(Execute in place (XIP) memory).
U NAND gate flash memoriji tranzistori su povezani tako da formiraju NAND kapije (Slika
20 i Slika 21). U ovoj vrsti memorije vie tranzistora je povezano u red. Samo ako su sve adresne
linije na visokom naponskom nivou linija podataka je na niskom naponskom nivou. Ova grupa
tranzistora je povezana preko dodatnih, tzv. selekcionih tranzistora, na liniju podataka i na
napajanje, odnosno masu.
Slika 20. Memorijske elije NAND flash memorije.
192
Slika 21. Adresne linije podataka i linije selekcionih trantistora kod NOR gate flash memorije.
Prilikom itanja NAND flash memorije, na sve adresne linije, osim adresne linije koja se
oitava, dovodi se napon znatno iznad VT napona MOSFET tranzistora se nenaelktrisanim
izolovanim gejtom. Na adresnu liniju koja se oitava dovodi se napon samo malo iznad VT
napona MOSFET tranzistora se nenaelktrisanim izolovanim gejtom (Slika 22).
Slika 22. Oitavanje podataka sa adresne linije NAND flash memorije.
Grupa tranzistora e provoditi i na liniju podataka dovesti logiku nulu, ako selektovani
tranzistor (tranzistor bljee zelene boje na Slici 21) nije programiran, odnosno ako njegov
izolovani gejt nije negativno naelektrisan.
U poreenju sa NOR flash memorijom, u NAND flash memoriji postie se vie nego duplo
vea gustina memorijskih elija. To je posljedica manjeg broja kontakata sa adrenim linijama i
linijama podataka (Slika 22). Ipak uljed komplikovanijeg mehanizma oitavanja i donekle
sloenije strukture NAND flash memorije su sporije i sadre vei broj greaka.
193
Slika 22. Povrine koje zauzimaju elije NOR, AND i NAND flash memorije.
Usljed komlikovanijeg i sporijeg oitavanja NAND flesh memorije, ukoliko se eli koristiti
kao programska memorija, prilikom izvravanja njen sadraj je poeljno prebaciti u neki bri tip
memorije, kao to je SDRAM (Slika 23).
Slika 23. Peogramski kod iz NAND flash memorije se prilikom izvravanja prebacuje u bri tip
memorije (Virtual memory strategies).
194
Podaci flash memorije briu se u blokovima. Na taj nain se redukuje broj potrebnih
tranzistora po jednoj memorijskoj eliji i samim tim smanjuje cijena izrade memorije. Kao
negativna posljedica takvog postupka, za promjeny jednog bita podataka potrebno je brisanje
itavog bloka i ponovno programiranje.
Nakon veeg broja programiranja i brisanja flesh memorije, tanki sloj SiO2 izmeu
izolovanog gejta i kanala MOSFET-a poinje da biva provodan. Takva flesh memorija postaje
neupotrebljiva. Uzima se da je broj ciklusa brisanja-upisivanja ogranien na oko 100000 puta po
bloku.
Da bi se produio vijek trajanja flesh memorije nastoji se, to je mogue vie, ravnomjerno
upisivati i brisati podatke u svim blokovima flash memorije. Ovaj postupak je u englenskoj
literaturi poznat kao Wear leveling [lit]. Na taj nain blokovi flash memorije e ravnomjerno
stariti i time due vrijeme biti u ispravnom stanju.
Postupak izrade flash memorije se znatno pojeftinjuje ukoliko se ne mora garantovati da
svaki blok podataka memorije mora biti ispravan. Doputanjem da izvjesni, ne veliki procenat
blokova podataka memorije bude neispravan uvodi potrebu prepoznavanja takvih blokova i
njihovog markiranja kao neupotrebljivih. Ovaj postupak je poznat kao BBM (Bad Block
Mangment).
Ukoliko bi korisnik flash memorije morao voditi rauna o BBM-u, Wear leveling-u, kao i o
tome koliko puta je koji blok podataka upotrijebljen i slino, upotreba flash memorije bi bila
veoma komplikovana. Bilo bi potrebno puno neophodnog softvera za kontrolu rada flash
memorije u ureajima koji je koriste. U tom smislu, flash memorija se uglavnom isporuuje sa
integrisanim mikrokontrolerom koji kontrolie njenu upotrebu i vodi rauna o Wear leveling-u i
BBM-u. Prema korisniku flash memorije obezbjeuje se serijski (SPI, I2C, ...) ili paralelni
interfejs, gdje korisnik samo saoptava adresu i podtke koje eli smjestiti u flash memoriju a o
svemu drugom vodi rauna integrisani procesorski dio flash memorije.
Na Slici 23 prikazan je ip flash memorije sa serijskim interfejsom prema vioj instanci
(Serial Flash), dok je na Slici 24 prikazan ip flash memorije sa paralelnim interfejsom (Parallel
Flash).
Slika 23. Serial flash.
195
Slika 24. Parallel flash.
7.1.6. Dvodimenziono dekodiranje adresa
Do sada prikazani nain dekodiranja memorijskih adresa je takozvano jednodimenziono

dekodiranje i primjenjuje se samo za memorije manjeg kapaciteta. Realizacija memorije velikog
kapaciteta sa jednodimenzionim dekoderom bila bi nepogodna za izradu u integrisanoj
tehnologiji. esto bi vodilo formiranju pravougaonih matrica sa velikim brojem vrsta i malim
brojem kolona. Takva metrica je loe rjeenje za realizaciju u integrisanoj tehnici, jer se najvea
gustina pakovanja memorijskih elija postie sa kvadratnim matricama.
Uljed toga primjenjuje se dvodimenzionalno dekodiranje adresa. Princip e biti pokazan na
primjeru sinteze ROM memorije 32x2. U jednodimenzionom dekodiranju adresa upotrijebio bi se
dekoder 5/32 i memorijska matrica 32x2, koja je daleko od kvadratne matrice. Meutim,
primjenom dvodimenzionog dekodiranja, memorija se moe realizovati korienjem jednog 3/8
dekodera i dva 4/1 multipleksera i kvadratne matrice 8x8 (Slika 25).
Slika 25. Realizacija ROM memorije 32x2 primjenom dvodimenzionog dekodiranja adresa.
196
Na primjer, naka je na ulazim adresnim linijama memorije sa Slike 25 zadata adresa
A4A3A2A1A0=10101. Na izlazu dekodera 3/8 bie selektovana adresna linija Y5. Iizlazi
multipleksera D0 i D1 bie spojeni sa linijama podataka D01 i D11 respektivno. To znai da e na
adresi A4A3A2A1A0=10101 biti proitan podatak D1D0=01.
Na Slici 26 prikazana je organizacija ROM memorije 256x1, primjenom dvodimenzionog
dekodiranja adresa.
Slika 26. Organizacija ROM memorije 256x1, primjenom dvodimenzionog dekodiranja adresa.
Sa Slike 26 se vidi da je, zahvaljujui primjeni dvodimenzionog dekodiranja memorijska matrica

organizovana kao kvadratna matrica 15x15.
Na Slici 27 prikazana je organizacija ROM memorije 6Kx8, primjenom dvodimenzionog
dekodiranja adresa.
Slika 27. Organizacija ROM memorije 6Kx8, primjenom dvodimenzionog dekodiranja adresa.
197
Sa Slike 27 se vidi da je, zahvaljujui primjeni dvodimenzionog dekodiranja memorijska matrica
organizovana kao pravougaona matrica 1024x512, to je znatno blie kvadratnoj matrici, nego
matrica 64Kx8 koja bi se dobila jednodimenzionim dekodiranjem adresa.
U digitalnim sistemima izlazi memorije se najee prikljuuju na neku magistralu, te se
stoga veina memorija izrauju sa trostatikim izlazom (Slika 28).
Slika 28. Blok ema i simbol 2nxm ROM memorije, sa trostatikim izlazima.
U sistemu gdje se koristi vei broj kola vezanih na magistralu koristi se i signal selekcije ipa (CS
signal na Slici 28).
U sluaju programabilnih memorija, izlazi multipleksera se prave sa bilateralnim
prekidaima (Slika 29).
Slika 29. Izlazni prikljuak programabilnih memorija.
198
Bilateralni prekidai i diode DZ i D1 se uvode da bi se omoguilo prosljeivanje napona
programiranja na linije podataka, za vrijeme upisaivanja u memoriju.
7.2. Programabilne logike komponente

Logike funkcije se uglavnom realizuju kao suma proizvoda ulaznih promjenjivih.
Formiranje suma logikih proizvoda pomou memorijskih kola je neekonomino. To je stoga to
je za sintezu konkretnih mrea sa n ulaza potreban broj logikih proizvoda daleko je manji od 2n,
pa bi upotreba memorijkih kola bila neekonomina. Iz tog razloga izrauju se programabilni
nizovi logikih kola. Takva kola su mnogo manjeg kapaciteta od memorijskih kola i s njima se
mogu se formirati samo eljeni logiki proizvodi i sume izabranih proizvoda.
Postoje razliite familije programabilnih logikih kola. Neke od njih su:
- PLA (Programmable Logic Array),
- PAL (Programmable Array Logic),
- GAL (Generic Array Logic),
- CPLD (Complex Programmable Logic Device),
- ASIC (Application-Specific Integrated Circuit),
- FPGA (Field-Programmable Gate Array).
U cilju upoznavanja sa osnovnim principima realizacije u ovom poglavlju e biti navedene
osnovne karakteristike PLA i PAL familija programabilnih logikih komponenti. O FPGA
familiji programabilnih logikih komponenti, kao danas veoma popularnoj, bie rijei u
sljedeem poglavlju, prilikom upoznavanja sa programskim jezikom VHDL.
7.2.1. PLA
PLA (Programmable Logic Array) je familija kombinacionih programabilnih mrea, pomou

kojih je mogue realizovati bilo koju funkciju suma logikih proizvoda ulaznih promjenjivih.
Kao primjer PLA kola na Slici 30 prikazana je logika ema PLA kola sa tri ulaza i dva
izlaza, kojim je mogue formirati etiri logika proizvoda.
Slika 30. Logika ema PLA kola sa sa tri ulaza, dva izlaza i 4 logika proizvoda.
199
Na Slici 31 prikazana je elektrina ema PLA kola sa Slike 30.
Slika 31. Elektrina ema PLA kola sa sa tri ulaza, dva izlaza i 4 logika proizvoda
U emi sa Slike 31 izostavljeni su prekidai koje je trebalo pregoreti da bi kolo obavljalo

funkcije:
F1 ABC ABC AC
i
F2 ABC ABC ,
pri emu je:
P1 ABC , P2 ABC , P3 AC i P4 ABC .
Na Slici 32 prikazana je elektrina ema PLA kola sa MOS tranzistorima sa izolovanim

gejtom. * oznaava neprovodni tranzistor. Kolo realizuje iste funkcije kao i kolo sa slike 31,
odnosno:
F1 ABC ABC AC
i
F2 ABC ABC .
Standardni nain crtanja PLA logike eme prikazan je na Slici 33.
200
Slika 33. Standardni nain crtanja PLA logike eme: a) neprogramuiran PLA; b) programiran
PLA.
Simbolima za I i ILI kola naznaene su logike funkcije matrice, a baferima sa komplementarnim

izlazima simbolino su oznaeni invertori. Programirani PLA realizuje funkcije:
F1 ABC ABC AC
i
F2 ABC ABC .
7.2.2. PAL
PAL (Programmable Array Logic) su programabilni logiki nizovi sa fiksnom ILI matricom i
programabilnom I matricom. PAL programabilni logiki nizovi posjeduju trostatike invertora na
izlazima, koji se kao i I kola aktiviraju kominacijom ulaznih promjenljivih. Bidirekcioni
prikljuci PAL kola mogu biti ulazni ili izlazn, zavisno od logikog nivoa signala dozvole na
izlaznom trostatikom invertoru.
Kombinacione PAL komponente oznaavaju se simbolom: PALnLm, pri emu:
- n oznaava maksimalan broj promjenjivih koje mogu da formiraju logiki proizvod.
- L oznaava da se radi o logikoj, kombinacionoj, mrei
- m oznaava broj ILI kola u fiksnoj ILI matrici.
Na Slici 34 prikazana je logika ema kola PAL16L8. Sa slike se uoava da kolo posjeduje 10
ulaznih prikljuaka (I1 do I10), 2 izlazna prikljuka (O1, O8) i 6 bidirekcionih prikljuaka (IO2 do
IO7). Sva I kola su sa po 32 ulaza sa prikljucenim svim uzlanim i bidirekcionim signalima.
Komplementi ulaznih i bidirekcionih signala su prikljueni takoe. Na svako ILI kolo
prikljueno je 7 I kola. Programiranje slino kao kod ROM-a ili programabilnih memorija i moe
se vriti pregorijevanjem prekidaa ili naelektrisavanjem izolovanog gejta. Za programiranje
ovog ili sloenijih PAL koa koriste se simboliki programski jezici. Programski jezici
programiraju matricu PAL kola u skladu sa logiim funkcijama koje korisnik eli realizovati.
201
Slika 34. Logika ema kola PAL16L8
Na Slici 35 prikazan je funkcionalni blok dijagram kola PAL16L8, kao i raspored pinova u J
ili W kuitu i FK kuitu.
202
Slika 35. Funkcionalni blok dijagram kola PAL16L8, kao i raspored pinova u J ili W kuitu i
FK kuitu.
Za programiranje sekvencijalnih programabilnih mrea koriste se programabilne logike

komponente koje sadre ivine flip-flopove. Njaee se koriste flip-flopvi koji se pobuuju
zajednikim takt impulsom. Ovakve PAL komponente se nazivaju registarske. Registarske PAL
komponente oznaavaju se simbolom: PALnRm, pri emu:
- n oznaava maksimalan broj promjenjivih koje mogu da formiraju logiki proizvod.
- R oznaava da se radi o registarskom PAL-u
- m definie broj flip-flopova.
Na Slici 36 prikazan je izgled kuita registarskog kola PAL16R6.
Slika 36. Kuite registarskog kola PAL16R6.
203
Na Slici 37 prikazana je logika ema kola PAL16R6. Sa slike se uoava da kolo posjeduje 8
ulaznih prikljuaka (I1 do I8), 2 ulazno-izlazna prikljuka (IO1, IO8) i 6 ivinih D flip-flopova.
Sva I kola su sa po 32 ulaza sa prikljucenim svim uzlanim i bidirekcionim signalima.
Komplementi ulaznih i bidirekcionih signala su prikljueni takoe. Na svako ILI kolo
prikljueno je 7 I kola. Programiranje slino kao kod ROM-a ili programabilnih memorija i moe
se vriti pregorijevanjem prekidaa ili naelektrisavanjem izolovanog gejta. Izlazi D flip-flopova
su raspoloivi u I matrici. Zahvaljujui postojanju trostatikih izlaza, mogu se realizovati
sekvencijalne mree spojene na magistralu. Za programiranje ovog ili sloenijih PAL koa koriste
se simboliki programski jezici. Programski jezici programiraju matricu PAL kola u skladu sa
sekvencijalnim funkcijama koje korisnik eli realizovati.
Slika 37. Logika ema kola PAL16R6
Kao primjer upotrebe kola PAL16R6 bie pokazana realizacija biderekcionog pomjerakog
registra sa Slike 38.
204
Slika 38. Logika ema etvorobinog bidirekcionog pomjerakog registra.
Na Slici 39 prikazana je logika ema realizacije etvorobinog bidirekcionog pomjerakog

registra sa Slike 38, uporebom kola PAL16R6.
Slika 39. Realizacije etvorobinog bidirekcionog pomjerakog registra sa Slike 38, uporebom
kola PAL16R6.
205
Zadebljanim takama je naznaeno koji su signali upotrijebljeni za formiranje logikih proizvoda
u programabilnog I matrici kola PAL16R6.
Selekt signali S0 i S1 odreuju reim rada kola sa slike 39. Kada je S0=S1=0, nailaskom takt
impula u registar se upisuje vee postojea vrijednost (registar zadrava istu vrijednost). Kada je
S0=S1=1, nailaskom takt impusa u registar se upisuje vrijednost sa ulaza A, B, C, D, kolo radi kao
stacionarni registar. Kada je S0=1 i S1=0 kolo radi kao pomjeraki registar udesno i kada je S0=0 i
S1=1 kola radi kao pomjeraki registar ulijevo.
Nevedeno je opisano logikim funkcijama na Slici 39. Logike funkcije opisuju veze, koje
kola sa Slike 39 uspostavlja izmeu ulaza D flip-flopva i ulaza A, B, C, D, selekcionib ulaza S0,
S1, ulaza RIN i LIN, kao i izlaza flip-flopova QA, QB, QC i QD.
7.3.VHDL
VHDL ili Very High Speed Integrated Circuit Hardware Description Language je
programski jezik za opis hardvera. Opisuje ponaanje digitalnog elektronskog kola ili sistema, na
osnovu ega se isto moe fiziki implementirati. Osim VHDL-a u upotrebi su i drugi jezici sline
namjene, kao to je Verilog, AHDL, ABEL, CUPL, itd..
Od svih postojeih jezika za opis hardvera VHDL i Verilog se najvie koriste. Postoje i
njihove verzije za opis analognih kola, VHDL-AMS i Verilog-AMS.
VHDL predstavlja standard u automatizovanom projektovanju. Poeo se razvijati krajem 70-
ih godina, na inicijativu U.S. Department of Defence i IEEE. 1987 prva standardizacija obavljena
je prva stadardizacija jezika, poznata pod nazivom IEEE 1076.
VHDL je namijenjen sintezi i simulaciji digitalnih kola i nezavistan od izbora
implementacione platforme. Sistem razvijen u VHDL-u moe se fiziki implementirati u
CPDL(Complex Programmable Logic Device), FPGA(Field Programmable Gate Array) kao i u
ASIC (Application Specific Integrated Circuits) ipovima.
Po elementima sintakse VHDL podsjea na Pascal, C, C++ itd., ali se od njih sutinski
razlikuje. VHDL je, u sutini, paralelan jezik, a ne samo strukturalan. Kada se kae paralelan
misli se da se elementi programa izvravaju paralelno (konkurentno, istovremeno).
VHDL nastoji da opie realni digitalni sistem, gdje se izlaz mijenja istovremeno sa ulazima.
Jedino izrazi pisani u okviru procesa, funkcija ili procedura se izvravaju sekvencijalno.
VHDL omoguava modelovanje kanjenja u digitalnim sistemima,ime se omoguuje vrlo
vjerodostojno modelovanje fizikog ponaanja digitalnog hardvera.
Prilikom kreiranja VHDL dizajna nejee se prolazi kroz sljedee faze:
Hijerarhija (blok dijagram). Ova faza podrazumijeva izradu blokova na nivou blok
dijagram strukture. Definiu se moduli i njihova povezanost.
Kodiranje. U ovoj fazi se pie VHDL kod za module iz predhodnog koraka, njihove
interfejsa i interne detalje. U tu svrho koriste se specijalizovani tekst editori.
Kompilacija. U fazi kompilacije vre se kompajliranje koda napisanog u fazi kodiranja.
Simulacija (Verifikacija). Ova faza omoguuje korisniku da definie i primijeni ulaze na
strukturu i da posmatra izlaze iz te strukture, bez potrebe za fizikom realizacijom.
Sinteza. Ovo je poslednja faza u kreiranju VHDL dizajna, u kojoj se vri konvertovanje
VHDL opisa u skup komponenti koje mogu biti ostvarene u izabranoj tehnologiji.
Ukoliko nijesu zadovoljeni odreeni zahtjevi u dizajnu, neke faze se mogu ponoviti.
VHDL kod se sastoji iz tri dijela (Slika 40):
206
1. Deklaracije biblioteka i paketa,
2. Deklaracije entiteta (entity)
3. Opisa arhitekture (architecture)
Slika 40. Osnovni elementi VHDL koda.
Svaki modul u okviru VHDL-a sastoji se iz dva dijela:

- Entiteta (Entity) i
- Arhitekture (Architecture).
Entity predstavlja interfejs modula opisan VHDL kodom. Entity opisuje ulaze i izlaze preko
kojih modul komunicira sa okolinom (ulazno izlazni portovi). To je u stvari lista koja sadri
specifikaciju ulaznih i izlaznih pinova kola. Dizajn uvijek poinje od entitija. Bazina entity
deklaracija ima sljedeu strukturu prikazanu na Slici 41.
Slika 41. Struktura osnovne entity deklaracije.
207
Mode signala moe biti IN, OUT, INOUT ili BUFFER. IN i OUT su unidirekcioni pinovi,
dok je INOUT bidirekcioni. BUFFER se koristi kada postoji potreba za internom upotrebom
izlaza. Tip signala moe bit BIT, STD_LOGIC, INTEGER, itd. Ime moe biti bilo koje ime, osim
rezervisanih tj. kljunih rijei.
Primjer: Napisati entity deklaraciju NI logike kapije, prikazane na Slici 42.
Slika 42. Logiki simbol NI kapije.
Rjeenje:
U skladu sa optom strukturom entity deklaracije, u sluaju NI logike kapije ona je sljedee
sadrine:
ENTITY nand_gate IS
PORT
(
a, b: IN BIT;
y : OUT BIT;
);
END nand_gate;
Sistem se projektuje da bi se izvrila neka transformacija od ulaza do izlaza. Transformacija

se ostvaruje u unutranjim elementima modula i ona je definisana u okviru arhitekture VHDL
koda. Sintaksa arhitekture ima formu prikzanu na Slici 43.
Slika 43. Opta sintaksa arhitekture modula.
208
Znaenja pojedinih pojmova iz opte sintakse arhitekture modula su sljedea:
- architecture-name. Korisniki odabran identifikator
- entity-name. Isto ime koje nosi entitet kojem se pridruuje data arhitektura.
- signal declaration. Daje istu informaciju o signalima kao u sluaju entity-ja, osim to se
ne specificira mod signala.
- variable. VHDL variable su sline signalima sem to one nemaju fiziku interpretaciju u
kolu. Variable se koriste u VHDL funkcijama, procedurama i procesima.
Primjer: Napisati arhitekturu NI logike kapije, prikazane na Slici 3.
Rjeenje: Arhitektura za NI kola bi izgledala:
ARCHITECTURE nand_arch OF nand_gate IS

BEGIN
c <= a NAND b;
END nand_arch;
Jednostavni VHDL program predstavlja skup entiteta i arhitecture. Za sluaj NI kola

program nand_gate.vhd bi izgledao:
ENTITY nand_gate IS
PORT
(
a, b: IN BIT;
c : OUT BIT;
);
END nand_gate;
ARCHITECTURE nand_arch OF nand_gate IS

BEGIN
c <= a NAND b;
END nand_arch;
Bibliteka je mjesto gdje VHDL kompajler skladiti informacije koje se koriste u projektu na
kome se radi. Vie projekata moe koristiti istu biblioteku. Projekat mora ukazivati na biblioteku
koja sadri dijeljene informacije. I mali projekti mogu koristiti standardne biblioteke (npr. IEEE
standardne definicije). U dizajnu se koristi klauzula library. Npr. library ieee;. Specificiranje
biblioteke daje pristup do entiteta i arhitektura postavljenih u biblioteci, ali ne daje pristup do
definicija objekata. VHDL paket je fajl koji sadri definicije objekata, koji mogu biti koriteni u
drugim VHDL fajlovima. Za ukljuivanje VHDL paketa u dizajn koristi se klauzula use. Vrste
objekata koji mogu biti ukljueni u paketu su: signali, tipovi, konstante, funkcije, procedure,
komponente. Npr. use ieee.std_logic_1164.all;
Svaki korisnik moe definisati vlastite pakete koristei se sintaksom datom na Slici 44.
209
Slika 44. Sintaksa za definisanje VHDL paketa.
Svi signali, varijable i konstante u VHDL-u moraju imati pridrueni tip. Tip specificira skup
ili opseg vrijednosti koje objekt moe uzimati. Postoje predefinisani tipovi podataka, za koje nije
potrebno uvoditi posebne biblioteke i pakete u VHDL projelat. Neke od njih su: bit, boolean,
character, integer i real, itd.. Unutar paketa std_logic_1164 biblioteke ieee definisani su tipovi
podataka: std_logic, std_ulogic, std_logic_vector, kao i std_ulogic_vector. Paket std_arith
biblioteke ieee definie tipove podataka signed i unsigned, itd..
U okviru arhitekture VHDL dizajna, svaka konkurentna linija se izvrava simultano sa
ostalim konukurentnim linijama. Proces je kolekcija sekvencijalnih koraka i predstavlja jednu
konkurentnu liniju u VHDL dizajnu.. Izvrava se konkurentno sa ostalim konkurentnim koracima
i ostalim procesima. Upotrebom procesa mogu se specificirati kompleksne interakcije signala i
dogaaja onako kako bi se one odvijale u simulaciji sistema (bez vremenske dimenzije). Opta
sintaksa procesa prikazana je na Slici 45.
Slika 45. Opta sintaksa procesa u VHDL dizajnu.
210
Funkcije su preslikavanja koja jednog skupa vrijednosti u drugi. Funkcije imaju argumente i
vraaju rezultat. Na Slici 46 prikazana je opta sintaksa funkcije.
Slika 46. Opta sintaksa funkcije u VHDL dizajnu.
Poslije imena funkcije listaju se njeni argumenti. Kada se funkcija pozove, iz neke
arhitekture, vrijednost tipa return-type se vraa na mjesto poziva funkcije. Funkcija moe
definisati svoje sopstvene tipove, konstante, varijable i ugnjedene funkcije i procedure. Izmeu
begin i end se nalaze linije koda koje se izvravaju sekvencijalno, kada se funkcija pozove. Na
Slici 47 dat je primjer funkcije i njenog pozivanja unutar arhitekture.
Slika 47. Primjer funkcije i njenog pozivanja unutar arhitekture.
Procedure su sline funkcijama, osim to procedura kao rezultat moe vratiti vie od jedne
vrijednosti.
211
Na Slici 48 prikazana je VHDL sintaksa if uslov.
Slika 48. VHDL sintaksa za if uslov.
Na Slici 49 prikazana je VHDL sintaksa za case strukturu.
Slika 49. VHDL sintaksa za case strukturu.
Na Slici 50 prikazana je VHDL sintaksa za loop i for petlje.
212
Slika 50. VHDL sintaksa za loop i for petlje.
Na Slici 51 prikazana je VHDL sintaksa za while petlju.
Slika 51. VHDL sintaksa za while petlju.
Zadatak 1.
Projektovati jednostavno logiko kolo koje izvrava funkciju:
f(x1, x2, x3)= x1x2+x1x3+x2x3.
213
Rjeenje:
VHDL kod kolaje sljedei:
Zadatak 2.
Napraviti VHDL model digitalnog sistema koji broji ukupan broj jedinica u ulaznom
vektoru. Ulazni vektor D se sastoji od 32 bita, ukupan broj jedinica se dobija na izlazu iz sistema
kao vektor SUM (binarno kodovan broj jedinica). Vektori D i SUM su dati u smjeru MSB>LSB.
Rjeenje:
Potrebno je izraunati koliki je broj bita u vektoru SUM i usvojiti minimalnu potrebnu irinu
tog vektora. Operacija sabiranja objekta tipa STD_LOGIC_VECTOR i objekta tipa INTEGER je
definisana u okviru paketa std_logic_unsigned koji se nalazi u IEEE biblioteci.
Maksimalan broj jedinica koji se moe pojaviti na ulazu sistema je 32. Prema tome
minimalna potrebna irina vektora SUM je 6, jer je 26-1>32>25-1.
Blok ema sistema prikazana je na Slici 52.
Slika 52. Blok ema sistema za odreivanje broja bita vrijednosti 1, u ulaznom vektoru duine 32
bita.
214
Kompletan VHDL kod kola je:
U prikazanom kodu:
- S promjenjiva je za smjetanje trenutnog broja jedinica (STD_LOGIC_VECTOR)
- for petlja prolazi se kroz svih 32 bita ulaznog vektora D i provjerava da li je bit u
trenutnoj iteraciji 1 ili 0. Ako je 1, S se inkrementira, ako nije zadrava istu vrijednost.
- std_logic_unsigned paket ukljuuje se zbog sabiranja promjenjive S tipa
STD_LOGIC_VECTOR sa jedinicom koja je tipa INTEGER.
- SUM vektoru se, na kraju, dodjeljuje promjenjiva S.
Simulacija rada brojaa jedinica prikazana je na Slici 53.
Slika 53. Simulacija rada sistema za odreivanje broja bita vrijednosti 1, u ulaznom vektoru
duine 32 bita.
215
Obzirom da je u pitanju simulaciona kombinaciona mrea, izlazi se mijenjaju odmah po
promjeni stanja na ulazu. Ovo vai samo ukoliko naredni broj ima izmijenjen broj jedinica.
Zadatak 3.
Na Slici 54 je prikazana blok ema sinhronog pomjerakog bidirakcionog registra, za koji

treba napisati VHDL dizajn. Pomjeranje se vri cirkularno ili u lijevo ili u desno. Osim ovih
funkcija, registar moe vriti paralelni upis, odnosno zadrati postojee stanje. Svaka od
pomenutih aktivnosti se odvija u odnosu na uzlaznu ivicu signala takta CLK. Za odgovarajui
reim rada registra koriste se signali S0 i S1.
Slika 54. Blok ema sinhronog pomjerakog bidirakcionog registra
U tabeli na Slici 55 dati su reimi rada registra u zavisnosti od signala S0 i S1.

Implementirati ovaj registar u VHDL-u.
S1 S0 Reim rada
0 0 Zadrava se postojee stanje
0 1 Pomjeranje u lijevo
1 0 Pomjeranje u desno
1 1 Paralelni upis
Slika 55. Reimi rada registra u zavisnosti od signala S0 i S1
Rjeenje:
Kompletan VHDL kod kola je:
216
217
GLAVA VIII
8. Digitalno-analogni i analogno-digitalni konvertori
8.1. Digitalno-analogni konvertori

Digitalno-analogni (DA) konverzori slue da za pretvaranje digitalne u analognu veliinu.
Omoguavaju prelaz iz digitalnog u analogni domen za najrazliitije vrste signala kao to su
govor, muzika, slika, video, itd. Obezbjeuju prikaz informacija u analognom obliku koji je za
ljude prihvatljiviji. esto su interfejs, pomou kojeg preocesorski ureaji vre upravljanje i
regulaciju analognih ureaja i postrojenja.
Digitalna obrada signala, danas je fleksibilnija i monija od analogne obrade signala. Zato se
esto analogni signali prvo pretvore u digitalne, zatim se u digitalnom domenu podaci obrade i na
kraju pomou DA konvertora pretvaraju nazad u analogni oblik. Ovako se prave razni zvuni i
video efekti, pa i kompjuterski generisani filmovi.
Primjene DA konvertora su brojne. Na primjer, podaci na CD ploama su u digitalnom
obliku. Pomou DA konvertora digitalni signali se pretvaraju u analogne i na zvunicima se
dobija signal muzike (Slika 1).
Sliika 1. Muzika sa CD-a se DA kovertorom pretvara u analogni signal i na zvunicima se dobija

signal muzike.
Digitalni asovnik sa kvarcnim kristalom pomou koranog motoria pretvara digitalnu

informaciju o vremenu u analognu informaciju pomjeraja kazaljki (Slika 1).
Slika 2. asovnik sa kvarcnim kristalom pomou koranog motoria pretvara digitalnu

informaciju o vremenu u analognu informaciju pomjeraja kazaljki.
218
ovjek lake i bre registruje analogne informacije. Zato se analogni prikaz koristi i u
automobilima, avionima, dispeerskim centrima, itd.
Postavljanje raznih fizickih velicina poinje DA konverzijom. Digitalni signal se prvo
pomou DA konvertora pretvori u elektrini signal napona ili struje, a zatim pomou raznih
elektrinih ureaja pretvara u fizike veliine kao to su:
- osvjetljaj,
- pomjeraj, brzina, sila,
- temperatura,
- kiselost,
- nivo, protok,
- itd..
Na Slici 3 prikazane ja blok ema DA konvertora.
Slika 3. Blok ema DA konvertora.
Kao to se sa Slike 3 vidi DA konvertor se sastoji od naponske reference, pasivne mree za

skaliranje, analognih prekidaa, stacionarnog registra i izlaznog pojaavakog stepana. Nakon
upisa digitalne vrijednosti u stacionarni registar, DA konverziju dalje obavlja hardver ija je blok
ema data na Slici 3. Digitalna vrijednost upisana u stacionarni registar odreuje stanje analognih
prekidaa (otvoren ili zatvoren), koji dalje oblikuju pasivnu mreu za skaliranje.Ovom mreom
definie se koeficijent skaliranja naponske referenca. Dobijeni naponski nivo na izlazu pasivne
mree vodi se na ulaz pojaavakog izlaznog stepena. Pojaavaki izlazni stepen obezbjeuje
niskoimpadnsni izlaz koji se dalje moe povezivati sa ostatkom sistema.
Na Slici 4 prikazana je idealna prenosna karakteristika DA konvertora. Osnovne
karakteristike koje se definiu prilikom opisivanja DA konvertora su LSB i rezolucija. LSB
predstavlja razliku izlazih napona koju uzroi promjena bita najmanje teine (Slika 4), dok je
rezolucija ukupan broj diskretnih vrijednosti na izlazu DAC-a. esto se rezolucija izraava i kao
broj bita na ulazu DA konvertora. Za kovertor ija je karakteristika prikazana na Slici 4, broj bita
je etiri, odnosno rezolucija je 24, tj. 16.
Karakteristika se naziva idealnom jer je potpuno linearna i svaki naponski nivo na izlazu DA
konvertora je jednako udaljen od njemu susjednih. Ovakvu prenosnu karakteristiku u realnom
DA konvertoru je prektino nemogue postii. Javljaju se razliita odstupanja, koja se nazivaju
greke konverzije. Greke konverzije se mogu podijeliti na:
- statike greke konverzije i
- dinamike greke konverzije.
U statike greke konverzije spadaju:
219
- odstupanje karakteristike od apsolutne prave (Slika 5);
- greka pojaanja (Slika 6);
- diferencijalna linearnost.
Slika 4. Idealna prenosna karakteristika DA konvertora.
Slika 5. Odstupanje karakteristike DA konvertora od apsolutne prave linije.
220
Slika 6. Greka pojaanja
Diferencijana linearnost predstavlja maksimalno odstupanje susjednih naponskih nivoa u

odnosu na teoretsku, idealnu vrijednost (Slika 7).
Slika 7. Uticaj diferencijalne linearnosti na monotonost karakteristike.
Teoretska, idealna vrijednost dobija se kao apsolutna vrijednost razlike izlaznog napona dva
susjedna binarna broja od n cifara, odnsono:
Diferencijalna linearnost se definie kao:
221
Dinamike karakteristike DA konverzije definiu vrijeme za koje, nakon promjene ulazne
informacije, napon na izlazu dostigne zadatu vrijednost. Drugim rijeima dinamike
karakteristike DA konverzije definiu vrijeme postavljanja napona na izlazu DA konvertora
(Slika 8).
Slika 8. Postavljanja napona na izlazu DA konvertora, nakon promjene na ulazu.
Na Slici 9 prikazana je elektrina ema DA konvertora sa teinskom otpornom mreom.
Slika 9. DA konvertor sa teinskom otpornom mreom.
Jednostavnim izraunavanjem pokazuje se da je izlazni napon Viz odreen vrijednostima

bitova stacionarnog registra prema sljedeoj relaciji:
Teinka otporna mrea moe se formirati tako da omogue konverziju ne samo binarno
kodovanih brojeva. Na Slici 10 prikazana je teinska otporna mrea za BCD kod.
222
Slika 10. Teinska otporna mrea za BCD kod.
Realizacija DA konvertora upotrebom teinske otporne mree ima znaajne nedostatke.

Jedan od glavnih nedostataka je velika raznolikost vrijednosti otpornika u mrei, od veoma
velikih pa do relativno malih vrijednosti. Ovaj problem dolazi vie do izraaja kod DA
konvertora vee rezolucije (vie od 8 bita). Ova raznolikost uzrokuje da u nekim granama mree
protie relativno velika struja, dok u drugim ta struja moe biti reda veliine parazitnih struja u
kolu. Jedna od posljedica je razliita brzina prostiranja promjena, po razliitim granama otporne
mree, to uzrokuje pogoranje dinamiih karakt4eristika konvertora, pojavu glieva i slino.
Tako raznolike vrijednosti otpornika teko je usaglasiti po veliini otpornosti pa se javljaju
znaajne statike greke konverzije. Usljed navedenih problema DA konvertori se danas
nejeee realizuju upotrebom ljestviaste otporne mree (Slika 11).
Slika 11. DA konvertor sa ljestviastom otpornom mreom.
Za razliku od teinske otporne mree u ljestviastoj otpornoj mrei koriste se samo dvije razliite
vrijednosti otpornosti R i 2R. Lako se pokazuje da u svim granama mree protie priblino ista
struja pa nema problema nejednake brzine prostiranja promjene. Osim toga odvije razliite
vrijednosti otpornosti je lake upariti, pa su smanjene i statike greke konverzije.
Izraunavanjem prenosne karakteristike kola sa Slike 11 pokazuje se da je izlazni napon Viz
odreen vrijednostima bitova stacionarnog registra prema sljedeoj relaciji:
223
.
Da konvertor se moe realizovati i upotrebom kapacitivne mree za skaliranje. Na Slici 12

prikazana je realizacija DA konvertora upotrebom kapacitivne teinske mree.
Slika 12. a) Kapacitivna otporna mrea DA konvertora; b) Ekvivalentna ema za proizvoljnu

vrijrdnost stacionarnog registra.
Jednostavno se pokazuje da je izlazni napon Viz odreen vrijednostima bitova stacionarnog

registra prema sljedeoj relaciji:
8.2. Analogno-digitalni konvertori

Suprotno DA konvertorima, AD konvertori slue za pretvaranje analogne vrijednosti u
digitalnu. Mnogi savremeni ureaji koriste AD konvertora. Neki od njih su:
- Mobilni telefoni
- Skeneri svih vrsta
- Dojstik ureaji
- Digitalni fotoaparati (kamere)
- Digitalni snimai zvuka
- Ureaji za najrazliitija mjerenja poput: vlage, temperature, kiselosti rastvora, istoe
vode, intenziteta buke, intenziteta svijetla, krvnog pritiska, napona, struje, otpora, teine,
vage, osciloskopi, itd.
Mobilni telefoni u sebi sadre obje vrste konvertora:
- AD konvertor uz mikrofon i
- DA konvertor uz zvunik.
224
Skener pomou AD konvertora pretvara sliku u digitalne signale. Dojstik pomou ADC-a
konvertuje poloaj u broj. Digitalni fotoaparat, odnosno kamera, konvertuje sliku u digitalni
zapis. Postoje i razni ureaji za digitalno snimanje zvuka. I jo mnoge druge primjene.
8.2.1. Parelelni (fle) AD konvertor
Na Slici 13 prikazana je principijelna ema paralelnog (fle) AD konvertora.
Slika 13. Parelelni (fle) AD konvertor.
Paralelni (fle) AD konvertor sastoji se izvora referentnog napona, naponskog razdjelnika,

analognih komparatora i mree za konverziju u binarni kod. Komparatori paralelnog konvertora
porede analogni napon sa ulaza, sa naponima naponskog razdjelnika, koji predstavljaju skaliranu
vrijednost referentnog napona. Ukoliko je analogni napon sa ulaza vei od skalirane vrijednosti
referentnog napona na izlazu komparatora se dobija visok naponski nivo, odnosno logika
jedinica. U suprotnom na izlazu komparatora se dobija logika nula. Usljeg toga na izlazima
komparatora gledajui sliku 13 odozgo nadolje dobija se niz nula i niz logikih jedinica. Mrea
za konverziju u binarni kod pretvara vrijenost sa izlaza komparatora u prirodni binarni kod, na
nain to na izlazu u binarnom obliku daje poziciju bita vrijednosti 1 najvee teine. U tom
smislu, kao mrea za konverziju u binarni kod moe posluiti enkoder prioriteta (vidi poglavlje
6).
Paralelni AD kovertor karakterie velika brzina konverzije, ali su skupi za realizaciju i male
su preciznosti. Za realizaciju konvertora od n-bita potrebno je m=2n komparatora. Napon i-tog
praga razdjelnika racuna se prema formuli:
Najee se izrauju rezolucije 4 do 8 bitova.
225
8.2.2. Pratei AD konvertor
Na Slici 14 prikazana je principijelna ema hardverske realizacije prateeg AD konvertora.
Slika 14. Principijelna ema hardverske realizacije prateeg AD konvertora.
Pratei AD konvertor sastoji se obostranog brojaa, DA konvertora i analognog

komparatora. Zavisno od toga da li je ulazni analogni napon vei ili manji od napona
postavljenog na izlazu DA konvertoru, komparator komanduje brojau da broji navie ili nanie.
Konverija se odvija u skladu sa vremenskim dijagramom prikazanim na Slici 15.
Slika 15. Vremenski dijagrami u karakteristinim takama prateeg AD konvertora tokom

konverzije ulaznog analognog napona
Nakon postavljanja visokog naponskog nivoa na GATE ulazu konverzija poinje. Ukoliko
je, kao na Slici 15, napon na izazu DA konvertora, u trenutku poetka konverzije, manji od
ulaznog analognog napona, broja broji unaprijed i sa svakim takt impulsom uveava vrijednost
napona na izlazu DA konvertora. Kada napon na izlazu DA konvertora postane vei od ulaznog
analognog napona broja odbroji unazad. Sa Slike 15 se vidi da napona na izlazu DA konvertora
pokuava da prati ulazni analogni napon, odakle ui potie ime ovod AD konvertora. Za vrijeme
dok se ulazni napon ne mijenja napon na izlazu DA konvertora osciluje oko te vriijednosti,
226
odnosno vrijednost obostranog brojaa se mijenja za plis minus 1. Vrijednost na izlazu
obostranog brojaa predstavlja digitalni ekvivalent analognog napon sa ulaza.
Pratei AD konvertor karakterie relativno jednostavna realizacija, ali i mala brzina
konverzije. Kada se ulazni analogni napon bre promjeni pratei AD konvertor ne moe to
ispratiti, pa neko vrijeme daje rezultat konverzije sa prilino veliom grekom (Slika 15). Kao loa
osobina ovog konvertora moe se uzeti i stalna promjena vrijednosti brojaa, bez obzira to se
vrijednost ulaznog analognog napona ne mijenja.
8.2.3. Serijski AD konvertor
Na Slici 16 prikazana je principijelna ema hardverske realizacije serijskog AD konvertora.
Slika 16. Principijelna ema hardverske realizacije serijskog AD konvertora.
Slino kao pratei, serijski AD konvertor sastoji se iz brojaa, DA konvertora i analognog

komparatora. Osim toga seriski AD konvertor sadri i RS flip-flop.
Vremenski dijagrami u karakteristinim takama serijskog AD konvertora tokom konverzije
ulaznog analognog napona dati su na Slici 17.
Dovoenjem impulsa niskog naponskog nivoa u START signal resetuje se BROJA,
odnosno na njegovom izlazu postavlja nulta digitalna vrijednost (to znai nulti napon na izlazu
DA konvertora) i setuje RS flip-flop. Setovanjem RS flip flopa takt impulse ptolaze do
BROJAA i samim tim konvertija poinje. Ukoliko je, kao na Slici 17, napon na izazu DA
konvertora, u trenutku poetka konverzije, manji od ulaznog analognog napona, BROJA e
brojit unaprijed sa svakim takt impulsom. Kada napon na izlazu DA konvertora postane vei od
ulaznog analognog napona broja odbroji unazad komparator e dati nizak naponski nivo na
izlazu, to e resetovati RS flip-flop i zaustaviti konvertiju. Vrijednost koja je u toim trenutku na
izlazu brojaa predstavlja digitalni ekvivalent analognog napon sa ulaza.
Serijski AD konvertor, slino prateem. karakterie relativno jednostavna realizacija, ali i
mala brzina konverzije.
227
Slika 17. Vremenski dijagrami u karakteristinim takama serijskog AD konvertora tokom
konverzije.
8.2.4. AD konvertor sa generatorom rampe
Na Slici 18 prikazana je principijelna ema hardverske realizacije AD konvertora sa

generatorom rampe.
Slika 18. Principijelna ema hardverske realizacije AD konvertora sa generatorom rampe.
Sa Slike 18 se vidi da je jedina razlika u realizaviji AD konvertora sa generatorom rampe u

odnosu na serijski AD konvertor, to je umjesto DA konvertora upotrijebljen integrator.
Vremenski dijagrami u karakteristinim takama AD konvertora sa generatorom rampe
tokom konverzije ulaznog analognog napona, praktino su identini dijagramima serijskog AD
228
konvertora. Razlika je samo to se umjeto stepeniastog napona na izlazu integratora dobija
linerno rastui napon u vremenu.
Prednost AD konvertora sa generatorom rampe u odnosu na serijski AD konvertor je nia
cijena realizacije, jer je integrator puno jeftinija komponenta od DA konvertora.
8.2.5. Sukcesivni AD konvertor
Na Slici 19 prikazana je blok ema hardverske realizacije sukcesivnog AD konvertora.
Slika 19. Blok ema hardverske realizacije sukcesivnog AD.
Sukcesivni AD konvertor sastoji se od registra sukcesivnih aproksimacija (SAR Successive

Approximation Register), DA konvertora, analognog komparatora i kontrolne logike.
Napon na izlazu DA konvertora sukcesivnog AD konvertora, prilikom AD konverzije
prikazan je na Slici 20.
Slika 20. Napon na izlazu DAC prilikom A/D konverzije
229
Dovoenjem impusla na START ulaz sukcesivnog AD konvertora otpoinje konverzija. Po
prispijeu prvog takt impulsa kontrolna logika postavlja na vrijednost 1 bit najvee teine SAR
registra, dok ostale bitove registra postavlja na nulu. Nailaskom drugog takt impulsa postavlja
prvi sljedei bit s lijeva na vrijednost logike jedinice. Ukoliko je napon na izlazu DA konvertora
manji od ulaznog analognog napona, predhodni bit e ostati na vrijednost 1, u suprotnom
kontrolna logika e ga resetovati. Postupak se ponavlja onoliko puta koliko ima bitova u registru
sukcesivnih aproksimacija. Po zavretku, sadraj SAR registra predstavlja digitalni ekvivalent
ulaznog analognog napona. U sluaju sa Slike 20 SAR registar ima etiri bita, pa je bilo
opotrebno i toliko takt impulsa da bi se dolo do digitalnog ekvivalenta ulaznog analognog
napona.
U poreenju sa prateim, seriskim i AD konvertorom sa generatorom rampe, sukcesivni AD
konvertor je bri. Na primjer, u sluaju etvorobitnog AD konvertora, sukcesinvi AD konvertor
za konverziju treba 4 takt impulsa, dok je, u najgorem sluaju, kod prateeg, serijskog i AD
konvertora sa generatorom rampe taj broj 16. Ovaj odnos ide jo vie u korist sukcesivnog AD
konvertora kako se broj bitova uveava.
8.2.6. AD konvertor sa dvojnom integracijom
Na Slici 21 prikazana je principijelna ema hardverske realizacije AD konvertora sa dvojnom

integracijom.
Slika 21. Principijelna ema hardverske realizacije AD konvertora sa dvojnom integracijom.
Vremenski dijagrami u karakteristinim takama AD konvertora sa dvojnom integracijom

tokom konverzije ulaznog analognog napona, dati su na Slici 22.
230
Slika 22. Vremenski dijagrami u karakteristinim takama AD konvertora sa dvojnom
integracijom, tokom konverzije.
Nakon impulsa na START ulazu kola sa Slike 22, otpoinje AD konverzija analognog
ulaznog signala Vul. Start impuls resetuje broja, dok kontrolna logika otvara prekida P2 i
postavlja prekida P1 u poziciju kada se na ulaz integratora dovodi napon Vul. Napon na izlazu
intergratora raste a broja broji takt impulse. Ova situacija e trajati sve dok broja ne dostigne
maksimalnu vrijdnost, kada je na svakom njegovom izlazu logika jedinica. Tada e se na CO
izlazu I kola pojaviti visok naponski nivo. Kontrolna logika e odreagovati tako to e promijeniti
poloaj prekidaa P1, tako da se na ulaz integratora dovede napon +VREF. Nadalje, napon na
izlazu integratora opada, a broj ponovo poinje da broji od nule. Ovakva situacija e trajati sve
dok napon na izlazu integratora ne opadne do nule, odnosno na izlazu komparatora naponski nivo
ne postane nizak. Nakon toga, takt impulse vie ne prolaze, a vrijednost brojaa predstavlja
digitalni ekvivalent analognog ulaznog napona Vul.
Napon na izlazu integratora u trenutku t1 jednak je
U trenutku t2 napon naizazu integratora jednak je nuli, odnosno ima se da je:
231
odnosno
Pri emu je i digitalna vrijednost do koje je broja izbroio tokom druge integracije. Rjeavanjem
prethodne jednakosti po i dobija se:
Odakle se vidi da je digitalna vrijednost i direktno proporcionalna ulaznom analognom naponu.

AD konvertori sa dvojnom integracijom mogu biti veoma precizni, ali su evidentno spori.
8.2.7. V/F konvertor
Od svih vrsta ADC, V/F konvertor je najpogodniji za upotrebu kada se informacija o

analognoj vrijednosti napona treba prenijeti kroz sistem sa galvanskim odvajanjem (Slika 23).
Slika 23. VF konvertor u sistemu sa galvanskim razdvajanjem.
Informacija o frekvenciji se bez izoblienja prenosi kroz galvansko razdvanjae, to nije sluaj sa
jednosmjernim analognim naponaom.
Na Slici 24 prikazana je varijanta F/V konverzije na bazi diodne pumpe i kola za
usrednjavanje.
Slika 24. F/V konverzije na bazi diodne pumpe i kola za usrednjavanje.
232
8.2.7. Sigma-delta AD konvertor
Na Slici 25 prikazan je blok dijagram sigma delta AD konvertora i talasni oblici signala u
karakteristinim takama.
Slika 21. Blok dijagram sigma delta AD konvertora i talasni oblici signala u karakteristinim
takama.
233
Sa Slike 25 se moe zakljuiti da sigma-delta AD konbertor zapravo predstavlja naponom
kontrolisani oscillator. Uestanost impulsa na izlazu 5, a samim tim i vrijednost digitalnog
ekvivalenta u buffer-u direktno zavise od vrijednosti ulaznog analognog napona.
234

Digitalna Elektronika

Uploaded by

Document Information

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

Digitalna Elektronika

Uploaded by

Copyright:

Available Formats

DIGITALNA ELEKTRONIKA

1. BROJNI SISTEMI I KODOVI

Pri emu je:

D (...(bn1r bn2 )r bn3 )r ... b1 )r b0 (2)

Iz (2) je oigledno da je:

Pri emu je:

broj D u brojnom sistemu sa osnovom c.

Primjer 1. Translacija broja 3417 iz decimalnog u heksadecimalni brojni sistem.

3417 : 16 213 9(ostatak ), b0 9

Odgovarajui broj u heksadecimalnom brojnom sistemu je:

Primjer 2. Translacija broja 108 iz decimalnog u oktalni brojni sistem.

Odgovarajui broj u oktalnom brojnom sistemu je:

1.1.1 Translacija grupisanjem cifara

an 2n an1 2n1 an 2 2n 2 an3 2n3 ... a3 23 a2 22 a1 21 a0 20 (11)

Broj se moe predstaviti i na sljedei nain:

(an 23 an1 2 2 an1 21 an3 2 0 )2 n3 ... (a7 23 a6 2 2 a5 21 a4 2 0 )2 4

(a4m1 23 a4m2 22 a4m3 21 a4m4 20 )24m4 ... (a7 23 a6 22 a5 21 a4 20 )24

24( m1) 16m1 (14)

to se broj moe predstaviti u brojnom sistemu sa osnovom 16 kao,

Bm116m1 Bm216m2 ... B1161 B0160 (15)

Primjer 1. Translirati binarni broj 101101110101 u heksadecimalni broj.

Rjeenje: Grupisanjem po 4 cifre dobija se

Prema tome, odgovarajui broj u heksadecimalnom sistemu je B75.

Primjer 2. Translirati binarni broj 1001011100 u heksadecimalni broj.

Rjeenje: Grupisanjem po 4 cifre dobija se

Dopunjavanjem prve grupe cifara nulama, dobija se:

0010 0101 1100

Na slian nain, grupisanjem po 3 cifre prelazi se iz binarnog u oktalni brojni sistem.

1.1.2 Binarni brojni sistem

Slika 1. Binarni broj predstavljen naponskim nivoima

Za sastavljanje binarnog broja na raspolaganju imamo samo 0 i 1, pa niz binarnih brojeva

Slika 2. Niz binarnih brojeva i njihov decimalni ekvivalent.

Brojna vrijednost predstavljena u navedenim nizovima simbola zavisi od vrijednosti koja je

100101 binary (eksplicitno navoenje formata)

U nastavku je dat primjer prikazivanja binarnog broja.

5710 = 5 * 101 + 7 * 100 = 1*25 + 1*24 + 1*23 + 0*22 + 0*21 + 1*20 = 1 1 1 0 0 1

U poreenju s ostalim brojnim sistemima, za binarno prikazivanje informacija je potreban najvei

Konverzija necjelobrojnog broja iz binarnog oblika u dekadni vri se na nain kako je to

Procedura konverzije brojeva iz dekadnog u binarni brojni sistem ilustrovae se na primjeru

Pretvaranje necjelobrojnog dijela dekadnog broja obavlja se njegovim mnoenjem sa bazom

0.421875 x 2=0.84375 ostatak 0

Oigledno, je da vai jednakost 93.42187510=1011101.0110112, iz koje se zapaa da je dobijen

Konverzija binarnog broja u heksadecimani i obrnuto, veoma je jednostavna. To je

Slika 2. Cifre heksadecimalnog brojnog sistema u dekadnom, oktalnom i binarnom brojnom

Heksadecimalni broj se konvertuje u binarni ekvivalent jednostavnom zamjenom

5F16 = 0101 11112

Za konvertovanje binarnog u heksadecimalni broj, binarni broj se podijeli u grupe od po 4 cifre.

10100102 = 0101 0010 grupisanje sa dodavanjem nula = 5216

Prilikom konvertovanja heksadecimalnog broja u decimalni ekvivalent potrebno je pomnoiti

Pretvaranje broja iz decimalnog u heksadecimalni broj je analogno pretvaranju decimalnog u

1.1.4 Oktalni brojni sistem

658 = 110 1012

1011002 = 101 1002 grupisanje = 548

Prilikom konvertovanja oktalnog broja u decimalni ekvivalent potrebno je pomnoiti decimalni

658 = (6 81) + (5 80) = (6 8) + (5 1) = 5310

1.1.5 Aritmetike operacije u binarnom brojnom sistemu

Aritmetike operacije u binarnom brojnom sistemu u skladu su sa pravilima koja vrijede za

Osnovna pravila sabiranja binarnih brojeva data su u Tabeli 1.

Tabela 1. Osnovna pravila sabiranja binarnih brojeva

5 + 5 0, prenos 1 (jer je 5 + 5 = 10 prenos 1)

Binarno oduzimanje e biti prikazano kroz metodu komplemenata. U matematici i

bn 1 = bn 1n = (b 1)(bn 1 + bn 2 + ... + b + 1) = (b 1)bn 1 + ... + (b 1). (17)

Prvi komplement se jednostavno izraunava, komplementiranjem svake cifre sa b-1. Dodavanjem

5710 = 5 * 101 + 7 * 100 = 125 + 124 + 123 + 022 + 021 + 120 = 1 1 1 0 0 1