Chương 6

Giới thiệu về ngôn ngữ

mô tả phần cứng Verilog
(Verilog HDL)

Huỳnh Việt Thắng

Email: thanghv@dut.udn.vn
Url: https://sites.google.com/site/hvthangete/

Đà Nẵng, 2013Đà Nẵng, 2014

Khái niệm về HDL
 HDL = Hardware Description Language
 2 HDLs phổ biến:
– VHDL (Very High Speed Integrated Circuit HDL)
– Verilog HDL
 Sử dụng để mô tả (describe) phần cứng
 Cả 2 qui trình thiết kế mạch số dựa trên FPGA và
ASIC đều được mô tả bằng HDL
– FPGA = Field Programmable Gate Arrays (Mảng cổng
lập trình được dạng trường)
– ASIC = Application-Specific Integrated Circuits (Vi mạch
cho một ứng dụng cụ thể)
2
Mục tiêu
 Hiểu và sử dụng Verilog HDL để mô tả một số mạch
điện tử số cơ bản
 Sử dụng phần mềm ModelSIM (PE student edition) để
mô phỏng và kiểm tra các thiết kế số bằng Verilog

 Long-term objective: Có thể sử dụng ngôn ngữ mô tả

phần cứng Verilog để mô tả các mạch điện tử số từ
đơn giản đến phức tạp (ví dụ: bộ vi xử lý 16-, 32-bit)
và kiểm tra thiết kế trên phần mềm cũng như thử
nghiệm trên phần cứng FPGA

3
4
Module

5
Module (cont.)

6
Basic gates

7
Ví dụ: Thực hiện bộ bán tổng
 Thực hiện bộ bán tổng (Half Adder) bằng Verilog
myHalfAdder
myXOR

myAND

8
Ví dụ: Thực hiện bộ bán tổng (tt)
myHalfAdder
// Half Adder
myXOR
module myHalfAdder(S, C, a, b);
output S, C;
input a, b;

myAND
xor myXOR (S, a, b);
and myAND (C, a, b);

endmodule

9
Mô phỏng kiểm tra với Test Bench
A B andOut orOut
00 0 0
01 0 1
10 0 1
11 1 1

TEST

10
Test bench cho module AND_OR

AND_OR UUT (a, o, R, S);

11
ModelSIM PE student edition
 http://www.mentor.com/company/higher_ed/modelsim-student-edition

12
Installation & Registration

13
Installation & Registration (cont.)

14
Installation & Registration (cont.)

 Download the license file from your email account

(also look at Spam/Junk folder)
 Paste it at C:\Modeltech_pe_edu_10.3xx

15
ModelSIM project flow

16
Hierarchy (Phân cấp thiết kế)

17
18