IV.

XILINX ISE RAZVOJNO

IV.1. Project Navigator

IV.2. Novi projekt
IV.3. Nova datoteka projekta
IV.4. Nova shema
IV.5. Izrada novog simbola

IV.6.1. Simulacija za kombinacijske sklopove

IV.6.2. Simulacija za sekvencijalne sklopove
IV.7. Provjera sintakse HDL koda
IV.8. Implementacija na razvojni sustav
IV.8.1. Postavljanje sheme/modula na glavni

e (eng. Integrated Software Environment -

ISE i dizajna do programiranja Xilinx-ovih integriranih
, koriste se Spartan 6 FPGA eng. Field-
Programmable Gate Array integrirani sklop)
1. dizajn virtualnih sklopova;
2. sintezu virtualnih sklopova;
3. implementaciju virtualnih sklopova;
4. verifikaciju rada;
5. konfiguriranje Xilinx integriranih sklopova.
Dizajn virtualnih sklopova predstavlja stvaranje izvornih (eng. source) datoteka ovisno o
eng. Hardware Description Language,
HDL) eng. schematic) izradom

Sinteza virtualnih sklopova predsta

u netlist datoteke koje se koriste kao ulazne datoteke u postupku implementacije.
Implementacija je spremanje u
odabrani Xilinx-ov integrirani sklop (CPLD, FPGA). Tijek primjene razlikuje se ovisno o tome
koristi li se CPLD ili FPGA.
Verifikacija provjeru
Verifikacija se provodi upotrebom simulatora koji interpretira VHDL, Verilog
datoteke u funkcionalnost sklopa temelju rezultata,
, ,
verifikaciju u samom integriranom sklopu nakon konfiguriranja.
Nakon generiranja datoteka u postupku implementacije, izvodi se postupak konfiguriranja
-ov
integrirani sklop.

63
 IV.1. Project Navigator

Project Navigator omogu

pogodan za programiranje Xilinx-ovih integriranih sklopova. Pokretanje Project Navigatora

izvodi se preko glavnog Windows izbornika Start odabirom:
Start Programs Xilinx Design Tools ISE Design Suite ISE Design Tools
Project Navigator.
IV.1. Osnovni su :

1. alatna traka - rzi pristup osnovnim funkcijama;

2. prozor s projektnim stablom - prikazuje sve datoteke u projektu;
3. prozor s popisom procesa - za pojedinu datoteku u
projektu;
4. - primjerice
(tab
5. prozor za prikaz poruka -
VHDL kodu.

Slika IV.1:
64
 Razvojni sustav
Opcija
Spartan-3 Nexys3 E2LP
Product Category All All All
Family Spartan3 Spartan6 Spartan6
Device XC3S200 XC6SLX16 XC6SLX45
Package FT256 CSG324 FGG676
Speed -5 -3 -2
Top-Level Module
HDL HDL HDL
Type
Synthesis Tool XST (VHDL, Verilog) XST (VHDL/Verilog) XST (VHDL/Verilog)
Simulator ISE Simulator ISim (VHDL/Verilog) ISim (VHDL/Verilog)
Preffered Language VHDL VHDL VHDL
Tablica IV.1: Postavke Xilinx projekta ovisno o upotrjebljenom razvojnom sustavu.

IV.2. Novi projekt

Xilinx ISE projekt skup je datoteka koje su potrebne za izradu dizajna za odabrani FPGA ili
CPLD. Kako bi se stvorio novi projekt, potreb

1. Odabrati File New Project. Otvara se New Project Wizard dijalog.

2. Odabrati lokaciju (putanju) za pohranjivanje datoteka novog projekta i radni direktorij

3. Unijeti naziv projekta u polje Project Name

ZNAKOVA***).
4. Odabrati HDL iz popisa tipova Top-Level Source Type modula.
5. Kliknuti na gumb Next. Otvara se dijalog za unos podataka o tipu FPGA, CPLD
integriranog sklopa i Top-Level modulu.
6. Ovisno o vrsti integriranog sklopa (razvojnog sustava), unijeti podatke iz tablice IV.1.
7. Kliknuti na gumb Next. Otvara se novi prozor s pregledom odabranih opcija.
8. Kliknuti na gumb Finish. Prozor se zatvara i novi je
projektnom stablu.

IV.3. Nova datoteka projekta

Nova se
u
prozoru s projektnim stablom (slika
IV.1 pod 2),
naziv projekta, u novootvorenom
izborniku, klikne na New Source. U
novootvorenom prozoru (slika IV.2),
potrebno je slij
1. Odabrati vrstu datoteke (na slici
odabrati VHDL Module).
2. Napisati naziv datoteke (***NE Slika IV.2: Prozor za izradu nove datoteke.

65
 KORISTITI RAZMAK***).
3.
projekta).
4. Obavezno odabrati Add to project.
5. Kliknuti na gumb Next.
6. Ovisno o vrsti odabrane datoteke,
odabrati/popuniti. U , arhitecture i entity i
dodati nazive portova. Kliknuti na Next.
7. Novi pro Finish, tijek je kreiranja nove
datoteke gotov.

, potrebno ju je spremiti (ikona Save na alatnoj traci).

(novi tab).

stablom (slika IV.1 pod 2), des

kliknuti na Add Source. U novootvorenom prozoru, odabrati datoteku i kliknuti na Open, u

IV.4. Nova shema

Za postoje sastoji se od izrade nove datoteke tipa Schematic

(cf. prilog IV.3). Ova datoteka nema dodatnih opcija tako da se postupak dodavanja nove sheme
klikom na gumb Next, a zatim na gumb Finish. Project Navigatora
otva
otvara novi podprozor Symbols (slika IV.3 pod 1

Ako je potrebno dodati novi simbol u shemu, u prozoru Symbols

(slika IV.3 pod 4), lijevim klikom
postaviti isti simbol, potrebno je
isti
simbol, pritisne se tipka Esc na tipkovnici ili select ikona na alatnoj traci. Na popisu simbola,
GND Vcc
Neki od simbola u biblioteci Xilinx simbola jesu and2 nand2
or2 xor3 add4

S otvaranjem sheme u Project Navigatoru, prikazuje se nova alatna traka Schematic editor
(slika IV.3 pod 3). Na slici IV.4, pod 1 prikazan je Select
njihovo po shemi. Slika IV.4, pod 2, prikazuje Add wire
spajanje pojedinih komponenata i dodavanje novih spojeva. Add I/O Marker alat slika IV.4, pod
brojem 3, omogu . Dodavanje u
se Add I/O Marker Slika IV.4, pod 4, predstavlja Add
Symbol alat koji otvara Symbols podprozor.

66
 Slika IV.3:
Ako alat/ . One se mogu mijenjati u podprozoru Options
prikazan na slici IV.3 pod 2 , dvoklikom na pojedini simbol, otvora se novi prozor sa
svojstvima istog.
alatom Add Wire. Ako su dva
, na mjestu spoja prikazan je mali kvadrat.
Primjer sheme s dvama ulazima i jednim izlazom prikazan je na slici IV.3, pod 4. Nakon
kreiranja sheme, potrebno je provjeriti je li shema ispravno spojena (nije provjera ispravnosti
rada ). Na izborniku Tools, kliknuti na Check Schematic, a zatim u
prozoru s popisom procesa (slika IV.1, pod 3) dvaput kliknuti na Check Design Rules (nalazi se
u stablu od Design Utilities). Za ova dva postupka, mora biti odabrana shema u prozoru s
projektnim stablom (slika IV.1, pod 2).
Korisnik, , izraditi svoj novi
poglavlju.

Slika IV.4:

67
 Slika IV.5: Primjer izrade novog simbola.

IV.5. Izrada novog simbola

pravokutnik koji ima isti broj ulaza i izlaza kao digitalni sklop od kojeg je napravljen.
Primjer kreiranja novog simbola dan je u nastavku.
Kreirana je nova shema ZAD1 u projektu Test2
kreirati novi simbol prikazan je slikom IV.3, pod 4.
U prozoru s projektnim stablom, . Zatim u
prozoru s popisom procesa, Design Utilities i zatim dvoklik (desnom tipkom
Run) na proces Create Schematic Symbol.
Symbols (slika IV.3, pod 1) pod kategorijom
(Categories zagrada npr. <D:\VHDL\skripta>.
, .
drugoj shemi projekta.
Slika IV.5 prikazuje primjer kre
shemi.
Nakon izrade sheme , treba dokazati da kreirani
virtualni sklop obavlja onu funkciju za koju je namijenjena. Xilinx ISE posjeduje vlastiti
simulator koj
sam postupak simulacije za virtu Xilinx ISE razvojnim
.

IV.6. Simulacija u Xilinx ISE

Prije same implementacije virtualnog digitalnog sklopa, na razvojni sustav nekada, ako ne i
uvijek, potrebno je provesti simulaciju sustava. Da bi se simulacija provela, dizajn samog
IV.4,
provjera sintakse HDL datoteke u prilogu IV.7).
Za simuliranje dizajniranog sklopa, potrebno je kreirati novu datoteku koja predstavlja
je simulacije
1. U prozoru s projektnim stablom (slika IV.1, pod 2), odabrati Simulation.
2. Dodati novu datoteku (prilog IV.3) tipa VHDL Test Bench naziv datoteke

, kliknuti na Next, a zatim na Finish.

68
 Slika IV.7: ombinacijskog sklopa sa
slike IV.3 pod 4.

Red A B Co
1 0 0
2 0 1
3 1 0
4 1 1
Tablica IV.2: Vrijednosti ulaza za simulaciju.

Slika IV.6:
slike IV.3.

3. Ako je shema, VHDL modul, ispravno napisana, Xilinx generira novu VHDL datoteku
koja predstavlja VHDL (template) za simulaciju. U
generira, ali bez pojedinih dijelova.
4. stima ulaza (npr. A <= '0';) i
vremenom wait for 100 ns;).
5. Provjeriti isp u prozoru s popisom procesa dvoklikom na
Behavioral Check Syntax (nalazi se pod ISim Simulator). Prije provjere sintakse, uvijek je

6. ZAD1_w.vhd u projektnom stablu i u prozoru s popisom procesa dvoklikom

na Simulate Behavioral Model (nalazi se pod ISim Simulator) pokrenuti simulaciju. Nakon
provedene simulacije, otvara se novi prozor s rezultatima simulacije.
- kombinacijski ili
sekvencijalni, tj. ima li ili ne sklop signal takta.

IV.6.1. Simulacija za kombinacijske sklopove

Primjer kombinacijskog sklopa prikazan je na slici IV.3, pod 4. Sastoji se od dvaju ulaza A i
B te izlaza Co. Za prikazanu shemu,
slici IV.6. Pred
izmi Ako
neki dijelovi sa slike IV.6 nedostaju, vjer

69
 Slika IV.8: Rezultat simulacije u ISim simulatoru.

sklopa VHDL kodom/shemom. Tada je potrebno popraviti VHDL kod/shemu i ponoviti

, ena
ulaza, IV.6.
Na slici IV.7, prikazan je primjer postavljanja vrijednosti ulaza prema tablici IV.2 za sklop
opisan shemom sa slike IV.3. Vrijeme je 100 ns,
iz VHDL koda . Kom dvostrukim minusom

izmijenjen, IV.6.
IV.6, otvara se nova aplikacija ISim simulator na kojem su
prikazani valni oblici ulaza i izlaza. Na slici IV.8, prikazan je primjer prozora simulatora s
dobivenim valnim oblicima ulaza/izlaza.

IV.6.2. Simulacija za sekvencijalne sklopove

Za ispravan rad sekvencijalnih sklopova, , potreban je izvor signala takta

c, cp, clk). Na slici IV.9, prikazan je primjer JK bistabila
s asinkronim resetom (clr signala takta (cp). Za simulaciju navedenog
sklopa, potrebno je, pored postavljanja ulaza J i K, , definirati i
IV.10, definiran je signal takta perioda 10
ns.
IV.10. , prepoznati signal takta i postaviti odgo

Na slici IV.11, prikazan je primjer Xilinx definiranog signala takta perioda clk_period.
(clk_period predstavlja unaprijed definiranu konstantu aciju).
, pored standardnih VHDL izraza, mogu
ti unutar

70
 Slika IV.9: Shema JK bistabila. Slika IV.10: sekvencijalnog sklopa sa slike IV.9.

sekvencijalnog VHDL koda (unutar process), a AFTER jedino unutar paralelnog VHDL koda, tj.
izvan process
provjeru trenutnog vremena simulacije.

kombinacijski sklop kako je prikazano na slici IV.7.

IV.7. Provjera sintakse HDL koda

IV.4 za

1. U prozoru s projektnim stablom, potvrditi je li odabrana opcija Implementation.

2.
3. U prozoru s popisom procesa, Synthesis i dva puta kliknuti na Check
Syntax. Rezultat provjere ispisuje se u prozoru za prikaz poruka.

Slika IV.11: Primjer Xilinx definiranog signala takta.

71
 IV.8. Implementacija na razvojni sustav

HDL kodu, sklop na razvojnom

sustavu (E2LP, Nexys3 i sl.).

IV.8.1. Postavljanje sheme/modula na glavni

, datoteka

Postupak:
1. u prozoru s projektnim stablom, potvrditi je li odabrana opcija Implementation;
2. rebno postaviti na glavni modul;
3. u, odabrati Set as Top Module;
4. ikona se odabranog modula
.ucf
u projektnom stablu.

IV.8.2.

Virtualni sklop u Xilinx-

na razvojni sustav,
razvojnog sustava. Postupak dodjeljiva
izlazima virtualnog sklopa
1. (vidi prilog
IV.8.1).
2. U prozoru s popisom procesa, otvoriti kategoriju User Constraints i dva puta kliknuti
I/O Pin Planning (Plan Ahead) - Pre-Synthesis. Otvara se prozor

dodjeljuju p Yes

dizajniranog sklopa.
3. Popis svih ulaza i izlaza dizajniranog sklopa nalazi se u tablici podprozora I/O Ports. U
stablu je potrebno kliknuti na plus pokraj Scalar ports i u stupcu Site upisati nazive
IV.12, prikazan je primjer postavljanja ulaza A na
pin T10, ulaza B na pin T9 i izlaza Co na pin U16 razvojnog sustava Nexys3. Potrebno je
provjeriti jesu li Fixed. Za pojedine razvojne sustave,
nalazi se u tablicama V.1 i V.3.
4. Potrebno je spremiti postavke te se nakon toga u prozoru s projektnim stablom kreira nova
datoteka tipa

72
 Slika IV.12: Primjer postavljanja

Ako se tijekom rada mijenja glavni modul projekta, potrebno je prethodnu datoteku
Remove) i kreirati novu s gore opisanim
postupkom.
U podprozoru Package,
sustava.

73
V. RAZVOJNI SUSTAVI

V.1. E2LP razvojni sustav

V.1.1. Dijelovi E2LP razvojnog sustava
V.1.2. Programiranje/konfiguriranje E2LP razvojnog sustava
V.2. Nexys3 razvojni sustav
V.2.1. Dijelovi Nexys3 razvojnog sustava
V.2.2. Programiranje/konfiguriranje Nexys3 razvojnog sustava

E2LP i Nexys3 razvojni sustavi. Razvojni sustavi

koriste Spartan 6 FPGA integrirani sklop tvrtke Xilinx. E2LP razvojni sustav koristi Spartan 6
XC6SLX45 FPGA integrirani sklop, a Nexys3 Spartan 6 XC6SLX16 FPGA integrirani sklop. U

V.1. E2LP razvojni sustav

V.1. Neki od dijelova razvojnog

sustava navedeni su ispod.
1. Xilinx Spartan6 FPGA XC6SLX45 pakiranje FGG676;
2. kontrolni procesor (COP) Philips ARM LPC2144FBD64;
3. DDR2 2 GB Micron MT47H128M16HG-37;
4. 256 Mb flash memorije Macronix MX25L25635E;
5. 8 LED-ica;

Slika V.1: E2LP razvojni sustav.

74
 E2LP E2LP E2LP E2LP
Oznaka Oznaka Oznaka Oznaka

LD0 N24 JOY0 AC24 SW0 W19 SNW0 C5

LD1 N23 JOY1 AC23 SW1 Y24 SNW1 C6
LD2 M24 JOY2 AB24 SW2 K19 SNW2 D6
LD3 L24 JOY3 AA24 SW3 V24 SNW3 C7
LD4 L23 JOY4 AA23 SW4 U20 SNW4 C9
LD5 K24 SW5 U23 SNW5 C11
LD6 H24 SW6 U24 SNW6 C13
LD7 D24 SW7 U19 SNW7 C17
(a) (b) (c) (d)
Tablica V.1: .

6. ;
7. 5 tipkala ;
8. 2 reda po 16 znakova, DEM16216SYH,
9. eng. snapwire);
10. 24 MHz oscilator;
11. HDMI izlaz verzija 1.4;
12. VGA video izlaz;
13. CVBS video izlaz;
14.
15. RS-
16. USB;
17. 10/100 ethernet itd.

PRIJE RUKOVANJA RAZVOJNIM SUSTAVOM OBAVEZNO JE

ELEKTROSTATSKI SE ISPRAZNITI TAKO DA SE DODIRNE

V.1.1. Dijelovi E2LP razvojnog sustava

razvojnog sustava prikazani

slikom V.1. U tablici V.1, nabrojane su oznake pojedinih dijelova razvojnog sustava FPGA
(eng. pins) tipkala (JOY), prek a (SW), LE
dioda (LD .
LE diode LD0 do LD7 aktivne su na visok Pritiskom tipkala,
a '0'); u suprotnom je napon visoke razine.

suprotno nisku naponsku razinu.

E2LP razvojnom
sustavu dostupan je signal takta od 24 MHz M21.

75
 Status Ikona Opis

Upozorenje
,
U dizajnu su napravljene promjene nakon zadnjeg
Promjene u dizajnu
Proces nije
nema Proces nikada nije pokrenut.
pokrenut
Tablica V.2: Oznake o statusu procesa u Xilinx ISE.

V.1.2. Programiranje/konfiguriranje E2LP razvojnog sustava

Za programiranje razvojnog sustava, potreban je USB ranja,

potrebno je USB kabelom Konfiguriranje E2LP
razvojnog sustava odvija se d E2LP
Config Utility aplikaciji.
Datoteku za programiranje/konfiguriranje FPGA sklopa potrebno je generirati u Xilinx ISE
prozoru s projektnim stablom, potrebno je odabrati modul ko
programirati (mora biti postavljena na glavni modul). U prozoru s popisom procesa, potrebno je
dva puta kliknuti na Generate Programming File. Xilinx ISE procese potrebne za
generiranje .bit datoteke (.bit e FPGA sklopa razvojnog sustava).
Pored svakog pokrenutog procesa, V.2. Ako je
generiranje .bit , datoteka je spremljena u mapi projekta te se prelazi

Potrebno je otvoriti E2LP Config Utility (prije pokretanja aplikacije, razvojni sustav treba

Slika V.2: E2LP Config Utility aplikacija.

76
 Potrebno je odabrati E2LP razvojni sustav (eng.
E2LP Platform) pod USB Device te u JTAG chain selection odabrati In JTAG chain kako je
prikazano na slici V.2. Kliknuti na te odabrati .bit datoteku koja se nalazi u
mapi Xilinx projekta. , Xilinx
programming finished successfully

V.2. Nexys3 razvojni sustav

Nexys3 je razvojna platforma bazirana na Xilinx Spartan6 FPGA integriranom sklopu.

V.3. Neki od dijelova razvojnog
sustava navedeni su ispod.
1. Xilinx Spartan6 XC6SLX16 pakiranje CSG324;
2. USB HID Host port;
3. VGA-port, 8-bitni;
4. 10/100 Ethernet;
5. Adept USB port;
6. 4 Pmod konektora;
7. ;
8. VHDC konektor;

Slika V.3: Nexys3 razvojni sustav.

77
 Nexys3 Nexys3 Nexys3 Nexys3
Oznaka Oznaka Oznaka Oznaka

LD0 U16 BTNU A8 SW0 T10 a T17

LD1 V16 BTNL C4 SW1 T9 b T18
LD2 U15 BTNR D9 SW2 V9 c U17
LD3 V15 BTND C9 SW3 M8 d U18
LD4 M11 BTNS B8 SW4 N8 e M14
LD5 N11 AN0 N16 SW5 U8 f N14
LD6 R11 AN1 N15 SW6 V8 g L14
LD7 T11 AN2 P18 SW7 T5 h M13
AN3 P17
(a) (b) (c) (d)
Tablica V.3: -segmentnih pokaznika,
-segmentnog pokaznika.

9. ;
10. 5 tipkala;
11. 8 prekid ;
12. 8 LE dioda;
13. 7-segmentni pokaznik, 4 znaka;
14. Oscilator, 100 MHz, itd.

PRIJE RUKOVANJA RAZVOJNIM SUSTAVOM, OBAVEZNO JE

ELEKTROSTATSKI SE ISPRAZNITI TAKO DA SE DODIRNE

V.2.1. Dijelovi Nexys3 razvojnog sustava

razvojnog sustava prikazani

slikom V.3. U tablici V.3, nabrojane su oznake pojedinih dijelova razvojnog sustava FPGA
znih i izlaznih eng. pins), tipkala (BTN) a (SW), LE
dioda (LD) -segmentnih pokaznika (AN) te pojedinih segmenata 7-
segmentnog pokaznika (a-h).
- rad s pojedinim LED
segmenatima a-h ju 7-segmentna pokaznika posjeduje
signal AN0 do AN3. Svi signali 7-segmentih pokaznika aktivni su na nisku naponsku razinu

a
AN3 AN2 AN1 AN0
f b

e c
d
h

Slika V.4: Oznake 7-segmentnih pokaznika Nexys3 razvojnog sustava.

78
 aktivirati samo
pokaznik 0, tada upravlj
postavljeni: AN0='0', AN1='1', AN2='1',
AN3='1' ('0' niska naponska razina, '1'
visoka naponska razina). Na slici V.4,
-segmentnih
pokaznika.
LE diode LD0 do LD7 aktivne su na
. Pritiskom
tipkala,
visoke razine; u suprotnom je napon niske

naponsku razinu; u suprotnom nisku naponsku

razinu. Slika V.5: iMPACT aplikacija.

biti potreban signal takta. Na Nexys3

razvojnom sustavu dostupan je signal takta od
100 MHz V10.

V.2.2. Programiranje/konfiguriranje
Nexys3 razvojnog sustava

Za programiranje razvojnog sustava,

potreban je USB
programiranja, potrebno je USB kabelom
(Adept USB na slici V.3
Nexys3 razvojni sustav. Konfiguriranje
Nexys3 razvojnog sustava izvodi se u Slika V.6: Odabir .bit datoteke.
potpunosti u Xi
Impact aplikacijom.
U prozoru s projektnim stablom, potrebno

(mora biti postavljena na glavni modul). U

prozoru s popisom procesa,
Configure Target Device te dva puta kliknuti
na Manage Configuration Project (iMPACT).

generira .bit datoteku (.bit

konfiguriranje FPGA sklopa razvojnog
sustava). Pored svakog pokrenutog procesa,
ci V.2.
, otvara se
nova aplikacija iMPACT. U iMPACT aplikaciji
Slika V.7: iMPACT aplikacija s odabranim FPGA sklopom
potrebno je dva puta kliknuti na Boundary i .bit datotekom.

79
Scan Initialize chain (slika V.5).
Ako aplikacija postavi upit za odabir nove konfiguracijske datoteke, odabrati DA .bit
datoteku koja se treba nalaziti u mapi projekta (primjer odabira zad1.bit datoteke dan je na slici
V.6). Ako aplikacija postavi upit za postavljanje PROM memorije, odabrati NE. Ako se otvori
prozor Device Programming Properties kliknuti na OK.
U desnom podprozoru iMPACT aplikacije, FPGA sklop razvojnog
zad1.bit (slika V.7). Na
FPGA sklopa, Program.
Ako je FPGA sklop ispravno programiran/konfiguriran, Program
Succeeded.

80