Elektronik - Digitala Kretsar - Labrationer

Digitala kretsar
Gunnar DVIarkasjc
Laborationer och dvningar av

Jan-Rustan Tornquist
♦
Elektronik
Gunnar Markesjd
Digitala kretsar
Laborationer och dvningar av
Jan-Rustan Tornquist
0 ESSELTESTUDIUM
Laborationsmateriel som kan bestalias
fran Esselte Stadium
Kopplingsdack (best, nr 8004-366)

Komponentsats, digitala kretsar (best, nr 8004-368)
ISBN 91-24-26210-2
Best, nr 24-26210-2
(24-26210-2) B
Teckningar: Nils Svensson
Omslag efter material fran Svenska AB Philips
© 1977, Gunnar Markesjo, Jan-Rustan Tornquist och ESSELTE STUDIUM AB
Forsta upplagan, forsta tryckningcn
Norstedts Tryckeri. Stockholm 1977 776042
Innehall
DI Kombinationskretsar 1
Dl:l Teori 1
—
Dl:2 Typexempel med losninga
Dl:3 Ovni ngsuppgifte r 10
Dl:4 Laborationer 16
Exp 1 Undersokning av en NAND-grind ur DTL-familjen 17
Exp 2 Uppbyggnad av en halvadderare med NAND- och EXOR-grindar 21
Exp 3 Uppbyggnad av en heladderare med NAND- och EXOR-grindar 22
Exp 4 Uppbyggnad av en 2-bitars heladderare med enbart NAND- och
EXOR-grindar 23
Exp 5 Uppkoppling av en krets for komplementbildning 24
Exp 6 Uppbyggnad av en programmerad heladderare 25
D2 Sekvenskretsar 27
D2:l Teori 27
D2:2 Typexempel med losninga 27
D2:3 Ovningsuppgifter 35
D2:4 Laborationer 40
Exp 1 "Den studsfria kontakten" 40
Exp 2 RS- och JK-vippor med latchkopplingar 43
Exp 3 Experimentell bestamning av sekvensdiagrammet for ett 4-bitai
QQ
skiftregistcr 46
Exp 4 Experimentell undersokning av en 4-bitars ringraknare 48
Exp 5 Experimentell undersokning av en 3-bitars Johnsonriiknare 49
Exp 6 Uppbyggnad och studium av styrkretsar for 7-segment siffer-
tabla med lysdioder 51
D3 TTL-kretsar 54
D3:l Teori 54
D3:2 Typexempel med losningar 54
Exp 1 Upptagning av ingangskarakteristiken for SN 7400 69
Exp 2 Upptagning av bverforingsdiagram for SN 7400 samt bestamning
av statiska stormarginaler 71
Exp 3 Experimentell bestamning av troskelvardet for
och typiska stormarginaler 74
Exp 4 Bestamning av stegfbrdrojningcn 75
Exp 5 Uppbyggnad av on databuss genom tradning av grindar med
oppen kollektor 76
D4 CMOS-kretsar 78
D4:l Teori 78
D4:2 Typexempel med losningar 78
Exp 1 Upptagning av dverforingsdiagram och statiska stdrmarginaler
for en 2-input NAND-grind i CMOS 94
Exp 2 Bestamning av max utstrommar och utimpedanser hos 2-input
NAND- och 2-input NOR-grindar i CMOS 96
Exp 3 Undersokning av en transmissionsgrind 98
D5 Halvledarminnen 100
D5:l Teori 100
D5:2 TypexempeJ med losningar 100
Exp 1 Funktionsprov av ett bipolart RAM,SN 7489 115
Exp 2 Programmerad multiplikation 116
Exp 3 Organisation och uppbyggnad av ett RAM med SN 7489
som medger utlasning och adressering av 32x4 bitax' 117
Exp 4 Organisation och uppbyggnad av ett RAM med SN 7489
som medger utlasning och adressering av 64x1 bitar 119
Appendix A Datablad BSX20, TIL 209A 121

Appendix B Datablad TTL-kretsar, 7-segmentsindikator 125
Appendix C Datablad CMOS-kretsai' 137
Appendix D Datablad Halvledarminnen 143
Arbetspaket D1
Kombinationskretsar
Omfattning
Arbetsmoment
Normalkurs Storre kurs
Dl:l Teori: Se liiroboken kap DI

Logiska grundfunktioner 1
Diod- och transistorgrindar 2. 1 - 2.4
Planarteknik 3.1 - 3.2
Logikfamiljernas mangfald 4. 1 - 4.3
Dl:2 Typexempel med losningar A -H
Dl:3 Ovningsuppgifter 1 - 12
Dl:4 Laborationer Exp 1 - 3 Exp 4-5

Exp 6
D1:1 Teori
Planeringen av normalkurs resp storre kurs framgar av ovanstaende
tabell.
D1:2 Typexempel med losningar

Visa att foljande logiska samband galler:
>
a) (x + y)(x + z) = x + yz
b) (x + y)(x'+ z) = xz + x y
c) (x + y)(y + z)(z + x') = (x + y)(z + x J
Losning:
a) (x + y)(x + z) =* z + xz + xy + yz
Med hjalp av ett Venn-diagram undersoker vi de tre termerna x, xz och xy:
xz anges med lllllI
xy anges med ==
Av ovanstaende inses att bade xz och xy innefattas i x. Man sager att x ab-
sorberar xz och xy. Harav foljer att
(x + y)(x + z)=x + yz VSB
1
b) (x + y)(x + z) = xx + xz + x y + yz
Har maste xx'= 0 ty detta och-villkor utgor en motsagelse. De ovriga ter
merna till hoger om likhetstecknet granskas med hjalp av ett Venn-diagram.
anges med II11II
N
anges med
yz anges med /////
Av Venn-diagrammet framgar att yz absorberas av (xz + x'y) varfor denna

term blir allt som aterstar av termerna till hoger om likhetstecknet.
(x + y)(x' - Z) = XZ 4- X v VSB
c) Vi studcrar for st viinster led:

V L = (x + y)(y + z)(z + x') = (x + y)(yz 4-x'y 4-z+x'z) = (x 4- y)(z 4- x'y) =
*
X
= xz + xx y 4 yz + x y = xz 4- yz
4-
Vi utvecklar pa liknande satt hoger led:
II L = (x + y)(z + x') = xz + xx' + yz + x'y = xz + yz + x'y VSB
NAND-grindar sags vara logiskt fullstandiga grindar, dvs alia tankbara lo-
giska nat kan byggas med enbart NAND-grindar. Helt allmant kan man
konstatera att det for att realisera logiska funktioner erfordras omsom
AND-, OR- samt INVERT-grindar. Om pastaendet att NAND-grindar ar lo
giskt fullstandiga ar sant, maste man kunna bygga AND-, OR- samt INVERT-
nat med enbart NAND-grindar. Visa att detta gar.
Losning:
Inledningsvis prim inner vi da om NAND-grindens sanningstabell. Vi valjer
en 2-ingangars NAND-grind:
A B X
0 0 7
0 7 7
<0
1 0 7
1 1 0
INVERT-grinden kan da omedelbart astadkommas med en NAND-grind:
—x’a‘
L.
AND-grinden kan astadkommas med tva NAND-grindar:
X = (A-B)' = A'+B'
D'D ■ Y = X‘= A- B
OR-grinden tistadkoms med hjalp av tre NAND-grindar:

I
N
2
Resultatet enligt B kan saledes anvandas for att realisera alia sorters kom-
□
binatoriska nat med enbart NAND-grindar. Man byter helt enkelt ut alia
AND-, OR- och INVERT-grindar i det ursprungliga logikschemat mot mot-
svarande tre NAND-kombinationer som visades i B. En viss forenkling kan
ofta goras samtidigt. Om tva NAND-grindar foljer direkt efter varandra
upphaver de varandras verkan och kan darfor bada strykas ur kopplingen.
Anvand denna metod for att gora om nedanstaende nat till kopplingar med
endast 2-ingangars NAND-grindar. Anvand sa fa NAND-grindar som moj-
ligt.
Y
v
hi
Y
X
03
Losningt
»
03
X
Svar
o o
£> zE> -
co
C o
OJ
Ldsning:
b)
B o
C o
Svar:
3
Losning:
o
c)
A o
N
En NA ND-grind av DTL-typ kan
ha vidstaende uppbyggnad. Hur
manga liknande kretsar kan
maximalt anslutas till kretsens
utgang utan att deras funktion
aventyras?
CT)
Riikna med Vp = 0,7 V for dio-

□
derna samt LTBE = 0,7 V och

UCEsat = °. 2 v f8r transis-
torn. Dennas B-vfirde ligger
mellan 20 och 150 ggr.
Losning:
Vi ritar forst en kopplingsskiss*
+ 10 V
2,2 kft 2,2 kH
A o
6
B o Ti
(strypt)
(bottnad)
n - styeken
etc
4
Da utspanningen fran Tq (Uq^q) ar tillrackligt lag (Uq^q < Up dras strom-
men Ij fran var och en av de efterfoljande kretsarna. Man sager att Tq san-
ker Ip Harigenom hindras Tj, T2 ... fran att fa basstrom och stryps dar-
for. Utspanningarna fr&n Tj, T2 ... etc blir s&ledes hoga.
Det hogsta griinsvarde som UpgQ harvid kan tillatas h&lla ar:
CE0 = Ut = 0>7E *+ *0’7 - 0,7 =4-0,7 V
Detta motsvarar just gransen for att de efterfoljande stegens funktion inte
ska aventyras, dvs i detta fall hallas strypta. Tq miste saledes bottnas ned
till den grans dar UCE= 0.7 V. For Tq galler da:
I = 4,23 + n-0,57 (mA)
Basstrommen for Tq blir:

10 - 0,7 - 0 7
-r-= 0,57 (mA)
II
= 20
min
Ic = 20-0,57 (mA)
Detta leder slutligen till:

20-0,57 =4,23 + n-0,57
n = 12, 7 = 12 (avrundat till nSrmast liigre heltalssiffra)
Svar: Hogst 12 liknande kretsar kan drivas fran denna DTL-krets. I data-
bladet anges denna siffra som kretsens ’’fan out”. Saledes ar
fan out = 12.
5,0 V
4
En forekommande variant
av DTL-familjen visas i
vidstaende schema. Anta
B = 20 for bada transisto-
rerna samt Ugg = 0, 7 V.
For dioderna antas Vp =
= 0, 7 V. Berakna den
stdrsta belastningsstrom
Ig enl figuren som kret-
T2
sen kan sanka, da A och
B ar hoga.
c>
5
Losning:
I Lmax begransas av den basstrom som T9 max kan beraknas fa da A och B
ar hoga. Denna basstrom bestams a andra sidan av strommen genom Tj,
vilken kommer att arbeta enligt nedanstaende utredning.
Berakna saledes strommen Ij enl figuren:
+ 5,0 V
1,6 kti
0 1,6 kn
5-1,4 =
= 3,6 V
T1 T1
V’
-------- f+7,4 V)
(mA) | ci
Resistanslinjen for Tl:
3 -
= 2,25 mA
4S-
*o-
(V)
Berakning av Tps vilostrom:
<icq*ibq)1-6 + ibq'2*2 + 0’7=’3-6
icq = 2°-1bq
1, 62 mA
dessa berakningar och av resistanslinjen for Tj framgar att Tj harvid

into ar bottnad utan arbetar i sitt aktiva omrade.
*1 ICQ + IBQ *CQ( ) = 1,62 • 1, 05 = 1,70 mA
Berakning av Ip9:
Ij fordelar sig dels till I^2> oels till strom genom 5 kohm.
= 1,70 - 0, 14 = 1,56 mA
i
Berakna
IC2 = B'IB2=s20‘1’56ss31,2mA
Slutligen kan I beraknas:

Lmax
IT =I„„ - |= 31,2 - 0,83 = 30,4 mA
Lmax C2 6
Svar: IT =30 mA
Lmax
6
En spelautomat, en s k enarmad bandit, har 3 hjul som snurras runt obero-
Pm
ende av varandra. Da hjulen bromsas observeras deras slutliga vilolagen.
Varje hjul kan inta endast 8 olika vilolagen. Vinst utfaller om alia 3 hjulen
bromsats till samma vilolage.
Vi lol age na avkiinns med hjalp av
kodade skivor enligt vidstaende
skiss. De skuggade partierna
o ——
anger har metallbelaggningar
som star under spanning. Sliip-
kontakterna a, b och c kan pa
detta siitt ges 8 olika kombina-
tioner av hoga resp laga spiin-
ningar. Varje hjul har sin egen
kodade skiva och sina egna
slapkontakter. Vi betecknar
slapkontakterna enl vidstaende
skiss.
Konstruera ett logikschema Hjul nr:
med larobokens standardkret- 0/ c, ^3 C3
sar som indikerar nar vinst
ska utfalla.
Losning:
Lika installning av de tre hjulen innebar att de tre registren bit for bit ska
ha samma innehall, dvs ettor eller nollor. Man kan sammanfatta detta med
foljande logiska uttryck:
x = vinst
cr
r«
cc
cc
Lat oss iorst studera hur man t ex realiserar den forsta av dessa parente-
ser. Vi satter diirfor T = aâ + a*a*a3 oc^ ^rsdker Sstadkomma en
logisk krets for detta villkor.~Efter mycken huvudbry overgick undertecknad
till att i stallet forsoka realisera motsatsen, dvs T* ty
) = (a1©a2) + (a ©a ) + (a2@a3)
00
Pa detta siitt kan aledes T realiseras med tre EXOR-, en OR- och on
■f.
INVERT-grind. Kopplingen far foljande utseende:
7
Den slutliga ldsningen blir:
Det finns sakert flera andra losningar till detta problem, Du kan kanske fin-
na en som ar komponentsnalare. Hor garna av dig i sa fall.
Inom datortekniken anviinds ofta s k udda paritetscheck av registcrinnchallen

Q
Darvid lagger man till en extra bit i varje register, I denna lagras sedan en
"etta” eller ”nolla” allt efter behov sa att registret totalt kommer att inne-
halla ett udda antal ’’ettor”. Visa hur man med EXOR-grindar latt kan rea-
lisera ett kombinatoriskt nat, som visar da udda paritetscheck ar uppfylld.
Rita ett logikschema over kopplingen om registret antas innehalla 3 bilar +
+ 1 checkbit.
Losning:
For en EXOR-grind galler:
A B X
0
ff> X = A® B 0 0
0 1 1
1 0 1
1 1 0
8
For registret i fraga blir di:
A
E>
a
3 bitars
register B
C
Paritets- r D
bit
Sammanfattning: X = 1 om A • B • C • D innehaller ett udda antal ”ettor” eller

m a o X = A®B®C®D
Svar: Se figuren.
=
EXOR-grindens sanningstabell och uppbyggnad med NAND-grindar har nu

diskuterats flera ganger. Den typ av kombinatoriska kretsar som detta lett
fram till kallas ofta "wired logic”. Vi ska nu exemplifiera en annan typ av
realisering av sanningstabellen kallad ’’programmed logic”. EXOR-funk-
tionen kan programmeras i en diodmatris enligt nedanstaende kopplings-
forslag. Du ska har liigga in dioderna, sa att EXOR-funktionens sannings
tabell erhalls.
a) Uppratta en sanningstabell for EXOR-funktionen.
b) Koppla in dioder i korsningspunkterna mellan de vertikala och horison-
tella ledningarna i nedanstaende figur. Vand dioderna ratt. Utsignalen ska
i hog logik ge samma sanningstabell som EXOR-grinden.
Ob
*5,0F
---
----------- <►
i i
C=F
■||—
Loaning:
cn
A
c (J
»:
9
D1:3 Ovningsuppgifter
1 Forenkla nedanstaende grindnat till sa fa grindar som mojligt. Anta att en-
dast de ingaende grindtyperna finns tillgangliga for den forenklade losning-
en.
Po
—L
v
J
00
2^ Forenkla nedanstaende grindnat till sa fa grindar som mojligt. Anta att en-
dast de grindtyper som ingar i det givna natet ar tillgangliga for den forenk-
lade losningen.
o
>
Po
CD
Po
o
o
Q
Forenkla nedanstaende logiknat till sa fa standardgrindar som mojligt om

00
vi bland standardgrindarna inraknar NAND-, NOR-, EXOR- och AOI-grin-

dar.
X
6 6
X
Anta Ube = 0,7 V, ^ = 0,27

4-
U = 0, 7 V for de aktiva komponen-

x*
terna i vidstaende DTL-krets. For
Tq galler 10 < B <40.
o o
a) Anta ingangarna B och C ar an-

co
slutna till +6 V samt berakna vid

o
vilken inspanning till A som ut-
spanningen slar om fran hog till lag
spanning.
b) Berakna hur manga liknande kretsar som maximalt kan drivas fran denna
krets utan att de efterfoljande stegens funktioner aventyras.
c) Berakna hur manga liknande kretsar som maximalt kan drivas fran denna
grind utan att transistor Tn gar ur bottning.
Anm: For att ova IEC-symbolerna anvands dessa i de foljande ovnings-

uppgifterna. Du maste vara bevandrad i bade dessa och de amerikanska
symbolerna for att kunna lasa fabrikanternas datablad.
10
I nedanstaende figurer visas fyra olika versioner av DTL-grindar. Rakna i
samtliga fall med VF = 0, 7 V, UBE = 0,7 V, UCEsat = 0,2 V samt B = 20.
Berakna i vart och ett av fallen hur manga liknande kretsar som maximalt
kan anslutas till utgangen, utan att utgangstransistorns bottningslage aven-
tyras (A och B hoga). Stromkvoten vid bottning av utgangstransistorn far ej
underskrida B/2.
+ 6,0V
b)
4
BÂ
6 kQ.
+6,0 V + 6,0V
d)
9
co
9
6kft
Tva NAND-grindar ur DTL-familjen kopplas samman enligt nedanstaende fi-

gur.
Bestam en sanningstabell for x vid hog representation.
Bestam ett logiskt uttryck for x = f(A, B. C, D)
+ 6,0V
hs
o
Co
c> o
11
Nedanst&ende koppling skulle kunna anvandas som trappomkopplare for en
belysning. Uppratta en sanningstabell for T = tand lampa som funktion av
omkopplarnas lage. Hur benamns motsvarande funktion?
Anta att ett pulstag enligt figuren ska passera fran sandaren A till motta-
garen B i nedanstaende koppling. Hur kommer darvid styrsignalen D att
paverka det mottagna pulstaget?
For vilken kombination av insignalerna blir utsignalen hog i nedanstaende

nat?
Q
*
CD
10 Visa hur man med INVERT-grindar och 3-ingangars NAND-grindar utan

inre kollektorresistor ur DTL-familjen kan realisera en heladderare enligt
metoden ’’programmed logic”.
T
C. = minnessiffra in
A = augend Heladderare
B = addend
CD
S = summa
+ = minnessiffra ut.
O
•rt
a) Redovisa sanningstabellen for S och C.

b) Visa logikschema for kopplingen.
12
11 Man vill bygga ett multiplexsystem (MUX) for dverforing av pulser fran 3
\
olika sandare via en ledning till 4 olika mottagare. Endast en sandare och
tn aJress en mottagare kommer att vara i forbindelse med varandra at gangen.
besJ- a r o-V a) Skissera ett logikschema for ett sadant system om endast INVERT-grin-
dar och 3-ingangars NAND-grindar ur DTL-serien finns tillgangliga.
Y^ricxrV b) Hur manga bitar maste adressregistret for sandarna minst innehalla?
t-cJL. Hur manga bitar maste motsvarande adressregister for mottagarna minst
innehalla?
12 I en storre varmeanlaggning ska tempcraturen matas i 26 olika punkter.

Som temperaturgivare anvands termistorer. Termistorerna ingar i enkla
RC-oscillatorer och bestammer deras svangningsfrekvens. Tempcraturer-
na kan saledcs avktinnas som olika frekvenser fran 26 olika sandare. Skis
sera uppbyggnaden av ett sadant temperaturmatsystem, om man vill over-
fbra signalerna fran de 26 olika sandarna en i taget pa samma ledning till
en central matplats. Hur manga bi tar maste adressregistret som valjer ut
vilken av sandarna som ska kopplas in innehalla?
Svar och anvisningar till bvningsuppgifter Dl:3
1 X=A + B
k
a
co
X = A-C + A • B
i i
= x'y + xy' = EXOR

‘
N
u = MV
4-
b) ”utan att efterfoljande stegs funktion aventyras" tolkas sa som att in-
spanningen till dessa steg far uppga till 1,4 V enligt a). Detta leder till
max = 8 steg
-
in ax = 7" steg
Fan out = 6
ic
Fan out = 160

Fan out = 43
Fan out = 27
2—Markesjo, Digitala krctsur. Laborationcr 13

b) x = (A • B + C • D)
co
01
A B c D X kallas aven AOI
0 0 0 0 1
0 0 0 1 1
0 0 1 0 1
0 0 1 1 0
0 1 0 0 1
0 1 0 1 1
0 1 1 0 1
0 1 1 1 0
1 0 0 0 1
1 0 0 1 1
1 0 1 0 1
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 0
A B T T=A © B dvs EXOR
0 0 0
0 1 1
1 0 1
1 1 0
Kretsen ar en EXOR-krcts.
00
Da D = 0 blir B = A
D A B
Da D = 1 blir B = A'
0 0 0
0 1 1
1 0 1
1 1 0
Pulstaget till B inverteras saledes da D = 1. Vid D = 0 passerar pulstaget

kopplingen utan att forandras.
X = (Aa + A'a') • (Bb + B'b')

-
10
Cj A B S ci+l
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
14
Co
—t-o K
------ t-o
♦
11 Adressregister fdr
Al Ao
val av sdndare
9 9
Sdndare
Gemensam ledning.
Pulstdget "rattvdnt11
jam fort med sandaren
Adressregister for
val av mottagore
Mott ago re
Mo
Pulstaget "rdttvant"
b) Bada registren m&ste innehalla 2 bitar vardera.

15
12 Adressregister
5 bitar = 25 = 32 adresser varav endast 26 utnyttjas.
LSB
ooooo OOOO1 11001
Po
Po
c7
r^1
w
1
Anm.: NAND-grindarna bdr vara utforda med o/c dvs open collector sa att
de kan tradas samman till den gemensamma buss-ledningen. Pulstaget till
mottagaren M kommer att vara inverterat jamfort med pulstaget fran san-
darna. Da endast frekvensen ska matas har dctta ingen betydelse for funk-
tionen.
D1:4 Laborationer
Innan du borjar med derma laboration ska du forst ha:

studerat larobokens avsnitt for normalkursen
O
speciellt behandlat typexempel B och H samt lost ovningsuppgifterna

O
6, 7, 8 och 10
< ■ studerat databladct for lysdioden TIL 209 A i databladet i Appendix A.
Lysdioden tai ej mer an 3 V backspiinning och kan darfor latt brannas
om du ej lar dig vilken tilledning som ar anod och vilken som ar katod
studerat databladcn i Appendix B over dvriga IC-kretsar i laboratio-
3
nen, SN 7400, SN 7404, SN 7410 samt SN 7486.
Efter laborationen ska du kunna:

o redogdra for NAND-grindens logiska egcnskaper samt tradade NAND-
grindars logiska egenskaper
o redogdra for DTL-NAND-grindens statiska stormarginaler och over-
foringskarakteristik
o redogdra for uppbyggnaden av halv- och heladderare med NAND-
och EXOR-grindar
o redogdra for uppbyggnaden av en programmerad heladderare.
16
Introduktion
Du far i denna laboration bekanta dig med nagra grundlaggande egenskaper

hos NAND-grindar ur DTL-familjen, logiska egenskaper, stormarginaler
etc. Vidare far du ova att anvanda grundlaggande kopplingselement som
NA ND-, NOR-, INVERT- och EXOR-grindar for att realisera nagra olika
kombinatoriska kretsar. Du moter uppkopplingar i saval ’’wired logic”
som i ’’programmed logic”.
Materielforteckning
Pa marknaden finns en rad kopplingsbord eller kopplingsdack med tillho-

rande ’’centralenheter”. Dessa brukar innehalla en stabiliserad likspan-
ning (5 V), omkopplare (mer eller mindre studsfria), en pulsgenerator och
lysdioder for indikering. 1 det foljande forutsatter vi dock endast att enkla-
re kopplingsdack finns tillgiingliga pa laboratoriet. Da forutsattningarna pa
laboratoriet ar andra far alltsa nedanstaende kopplingsforslag modifieras.
Laboratoriemateriel:
2 st voltmeter, likspanning 0 - 5 V
1 st stabiliserad likriktare, 5 V
1 st potentiometer, 1 kohm
1 st kopplingsdack (for upp till 6 DIL-kapslar)
Komponenter:
2 st transistor, BSX20 eller liknande
8 st diod 1N914
2 st IC-krets TTL SN 7400
1 st ” ” SN 7404
3 st ” ” SN7412
1 st ” SN 7486
1 st resistor 330 ohm
5 st 1 kohm
2 st 4, 7 kohm
2 st 10 kohm
4 st lysdiod TIL 209 A eller liknande
1 st omkopplare Siemens 9102 527 eller liknande, DIL-kapslad
8-omkopplare
Experiment och resultat
Experiment 1 av en NAND-i ur DTL-fa

c
Aven om DTL-familjen av manga bed dm are anses som uttjant som krets-
familj kan det ur pedagogisk synpunkt vara motiverat att laborer a nagot
med den. Den livskraftigare TTL-familjen kan ses som altlingar till DTL-
familjen. Flera fabrikanter tycks overvaga att lagga ner sina tillverkning-
ar av DTL-kretsar, varfor vi blir hanvisade till att pa kopplingsdacket
sjalva bvgga upp den onskade DTL-grinden med losa komponenter (en nyt-
tig kopplingsovning). Vi valjer att undersoka en NAND-grind t ex enligt
nedanstaende forslag.
17
NAND-grindens funktions- och sanningstabell
Uppkoppling:
¥
1 IN 914
Siemens I
9102 527
o
CO
Matning:
Ta upp funktionstabellen for kopplingen samt overfor resultatet till vidsta-
ende sanningstabell vid positiv logik.
Funktionstabell Sanningstabell
A B X A B X
L = l&g spanning H = hog spanning
Tradade NAND-grindars funktions- och sanningstabell
Fran avsnittet pulskretsar minns vi, att en transistorswitch kan utforas

med resistiv kollektorbelastning, passive pull up, eller med en ytterligare
transistor som kollektorbelastning, active pull up, tootempole. En
konstruktionsregel sager, att man inte far koppla samman kollektorutgang-
ar vid active pull up. Man riskerar da, att vid nagon ogynnsam kombina-
tion av insignaler, fa batterispanningen praktiskt taget kortsluten via tva
av utgangstransistorerna i tva skilda tootempalar.
Vid passive pull up finns inga sadana risker, utan tvart om kan vasentliga
fordelar erhallas genom direkt sammankoppling av kollektorutgangarna.
Vanligen anviinds da standardkretsar med open collector, och man far da
sjalv valja lampligt resistansvarde att koppla in mellan den gemensamma
knutpunkten och +5 V.
18
Uppkoppling:
OBS! Kontrollera att lysdioden TIL 209 A ar rattvand i kopplingen. Den
tai endast 3 V i backriktningen.
+ 5v +5V *51/
I
I l]V^ 330 fl
I X
T BSX20
L-M-
W EM
\lN914 '------ v----- &.TIL209A
Siemens
9102527
11 IN914
I
-----------
I
*51/
I
I
I T BSX20
L-14
M4 W-B-
1^- x------v------
| IN 914 IN 914
Matning:
Ta upp kopplingens funktionstabell samt skriv om den till en sanningstabell
vid positiv logik.
Funktionstabell Sanningstabell
A B C D X A B C D X
!L 0
L 1 L L )
rL
L L 7H o
L | L H ' L 7
L H ‘ H
L
0
L L L
L ''h L H
L H /L
L H H f H
H L L L
H L L H c> _f
H L H L
H L H H
H H L L
H H L H -f
H H H L
H H H H —1 -7 n.
19
Sammanfatta ovanstaende sanningstabell i ett logiskt uttryck for variablerna
A, B, C och D. Vad kallas derma funktion?
X ^6 ■» cd (VAUn XraJoc/ MoG
Overforingsdiagram och stdrmarginaler for en DTL-NAND-grind
Uppkoppling:
BSX20
+
5V
----- v------ '

IN914 IN 914
&
Matning:
Uj (V) uo <V)
Valj minst 10 olika installningar av in-
spanningen. Mat och registrera Uj och
Uq samt redovisa resultatet i tabellen. Xir-i
' 1
0, VS
•7.'
') 1 J
—S'
20
Bearbetning:
Sammanstall matningarna i diagramform. Gradera och besiffra axlarna
nedan.
A vias foljande, matt

ur diagrammed
(Se laroboken kap DI
figur 1.33)
Logiskt sving
AU =
Stor mar ginale r —
::
ml =
4.
::
1
S'
Experiment 2 Uppbyggnad av en halvadderare med NAND- ooh EXOR-grindar
Ur logisk synpunkt ar det av underordnad betydelse ur vilken kretsfamilj
grindkomponenterna valjs. For de fortsatta experimcnten valjer vi darfor
TTL-familjen, vilken har en rik flora av medlemmar och dessutom tillhor
den vanligaste familjen i dagens lage. De kretsar som kommer att anvandas
finns beskrivna med fabrikantens datablad i Appendix B. Studera dar sped-
ellt SN 7400 samt SN 7486 infor detta experiment.
Uppkoppling:
+5,0V + 5,0V
1
Siemens
9102 527
-o
o-
SN 7400
-43
TIL 209 A
21
Ange i kopplingen vilken utgang som kan betecknas med S och vilken som bor
betecknas med Cq. Ange kapsel och stiftnummer samt koppla upp.
Matningar:
Halvadderarens sanningstabell undersoks och redovisas.
A B S co
Experiment 3 Uppbyggnad av en heladderare med NA ND- och EXOR-grindar

Du far nu sjalv foresla en uppbyggnad med enbart NAND- och EXOR-grindar
samt komplettera nedanstaende uppkoppling. Vi anvander har lysdioder lik-
som forut for att indikera signal pa utgangarna.
Uppkoppling:
+5,0V +5.0V +5,0V
Siemens
o -------------
•IK
9102527
CD
o-
o
TIL 209 A
Ange kapsel och stiftnummer samt koppla upp pa kopplingsdack.
22
Matning:
Heladderarens sanningstabell undersoks och redovisas.
A B C.
l
s co
J -f/
/A
c Experiment 4 Uppbyggnad av en 2-bitars heladderare med enbart NA ND- och EXOR-

grindar
Den aritmetiska enheten i datorer och raknedosor ar vanligtvis utford som
parallelladderare, dvs samtliga binara taipositioner adderas samtidigt. Lat
oss prova att bygga upp en 2-bitars parallelladderare med enbart NAND-
och EXOR-grindar. En sadan adderare har foljande blockuppbyggnad.
Augendregister
Addendregister
Additionskretsar
Summoregister
Augend- och addend-registrens innehall stalls in med hjalp av omkopplare

och indikeringen av Sq, och sker med lysdioder. Du far sjalv konstru-
era additionskretsarna och komplettera nedanstdende kopplingsschema.
23
Uppkoppling:
+5,0V + 5,0V
co
aT
-o
Matningar:
Utfor ett antal olika additioner och kontrollera att uppkopplingen ger de rat-
ta svaren.
Experiment 5 Uppkoppling av en krets For komplementbildning

Vid subtraktion av binara tai i en aritmetisk enhet gors vanligen subrahen-
den om till sitt 1-komplenient, dvs alia ettor byts mot nollor och tvartom.
Darefter kan subtraktionen utforas som en addition med 1-komplementet.
En extra etta i lagsta positionen ska slutligen adderas. Om minuenden ar
storre an subtrahenden, som i exemplet nedan, ska vidare den bit forsum-
mas som benamns ’’overflow” och skillnaden kan direkt avlasas i de reste-
rande siffrorna.
24
Exempel Binar subtraktion Riikning med 1-komplement
10 10
Minuend "K V 0 1 110 1
- Subtrahend -0 1 1 0 10 0 1
Differens 0 111
—
Xp 1 1 1
overflow
Med EXOR-grindar kan en komplementbildande krets enkelt astadkommas.
Uppkoppling:
+ 5,0V + 5,0V
Siemens
9102 527
fir””* sr w
+ 5,0 V
(MSB) (LSB)
o
-A.
o
£
o
SN 7486
O
TIL 209 A
0^040
I'
Matning:
Gor nagra olika installningar for Bq ... B3 och undersok hur utsignalerna
efter EXOR-grindarna reagerar for C = H och C = L.
CM
Experiment 6 Uppbyggnad av en programmerad heladderare

De experiment som hitintills har beskrivits gar under beniimningen ”wired
logic”, dvs de logiska funktionerna har realiserats med speciella grindnat
uppbyggda med t ex NAND-grindar. Varje forandring av den logiska funk-
tionen kriivcr att grindnatet konstrueras om.
En annan typ av kretsrealisering benamns ’’programmed logic” och ar upp-
byggd kring en minnesmatris eller avkodarnat. Vill man andra den logiska
funktionen racker det med att byta matris eller flytta dioderna i diodavko-
daren.
Vi ska nu demonstrera ’’programmed logic” genom att programmera en
avkodare att ge sanningstabellen for heladderaren. Vi kommer att anvanda
tva nya kretsar SN 7404, Hex Inverter, och SN 7412, 3-input NAND O/C.
Denna har oppen kollektor och kan darfor tradas. Fyra utgangar tradas
samman via 1 kohm for att ge summa-signalen och fyra andra grindar tra
das samman for att ge minnes-signalen. Du far sjalv komplettera nedan-
staende koppling.
25
Uppkoppling:
+ 5fiV
+
K
I
Of O
SN 7400
TIL 209A
O-
K
O“
oJ
SN 7412 + *nv
<z> oSN7400
TIL 209 A
o-
O’
SN 7412
Matning:
Kontrollera att heladderarens sanningstabell erhalls ur ovanstaendc kopp-
Hng.
26
Arbetspaket D2
Sekvenskretsar
Arbetsmoment Omfattning
D2:l Teori: Se liiroboken kap D2

Register, koder, tai 1.1 - 1.3
Vippor 2.1 - 2.7
Skiftregister 3
Raknare 4.1 - 4.3
D2:2 Typexempel med losningar A -G
D2:3 Ovningsexempel 1-12
D2:4 Laborationer Exp 1-3 Exp 4-6

i
D2:1 Teori
tabell.

Ofta anviinds omvandlare mellan olika koder. Nedanstaende figur visar lo-
gikschemat for en sadan kod-omvandlare fran 4 bitars binarkod till 4 bitars
gray-kod.
a) Anviind logikschemat for att uppratta en tabell over gray-koden. Lat ta-
bellen visa dels den decimala motsvarigheten, dels binarkoden samt gray-
koden.
b) Gray-kod anviinds ofta vid kodade skivor for digital avkanning av vrid-
ningsvinklar. Kan du med utgangspunkt fran den uppgjorda tabellen urskilja
nagon fordel med gray-koden jamfort med binarkoden i denna anvandning?
Skissera slutligen en sadan kodad skiva med gray-kod.
(LSB) o Go (LSB)
(MSB) o G3 (MSB)
27
Losning:
a) Logikschemat ger foljande samband for gray-kodens bitar:
°o ■ B0 ® B1 ■ Bo ■ B1 * Bo ■ Bi
G.-E,® S.-E'-E. + B-.B'
CQ
co
Det ar da enkelt att tabellera gray-koden med utgangspunkt fran biniirkoden.
Decimal Binar kod Gray-kod

kod
B3 B2 B1 B0 G3 °2 G1 Go
0 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 1
2 0 0 1 0 0 0 1 1
3 0 0 1 1 0 0 1 0
4 0 1 0 0 0 1 1 0
5 0 1 0 1 0 1 1 1
6 0 1 1 0 0 1 0 1
7 0 1 1 1 0 1 0 0
8 1 0 0 0 1 1 0 0
9 1 0 0 1 1 1 0 1
10 1 0 1 0 1 1 1 1
11 1 0 1 1 1 1 1 0
12 1 1 0 0 1 0 1 0 i
13 1 1 0 1 1 0 1 1
14 1 1 1 0 1 0 0 1 1
15 1 1 1 1 1 0 0
jU
b) I ovanstaende tabell konstateras latt att overgangarna mellan tva pa var-
andra foljande tai i biniirkoden kommer att innebiira att mellan 1 och 4 bitar
samtidigt iindrar sitt innehall.
---------- ----------------- ’
Overgang Antal bitar som
iindrar innehall
1 -2 2
3-4 3
5-6 2
7-8 4
9-10 2
11 - 12 3
15-0 4
Vid ovriga overgangar iindras enbart en av bitarna.

Typiskt for gray-koden ar att vid samtliga overgangar till intilliggande tai
andras endast en bit i taget. Vid kodade skivor ar detta betydelsefullt.
Pa grund av toleranser i uppbyggnad och tillverkning far man latt avlas-
ningsfel vid overgangarna. I binarkod kan dessa t ex vid overgangen 7-8
ge fel i alia 4 positionerna. Vid gray-kod kan ett sadant fel endast ater-
verka p& en av positionerna.
28
03
5
i
I
N-
o
c) Skiss over gray-kodad skiva.
Dela upp skivan i 16 sektorer. Numrera dessa decimalt fran 0 till 15. Anta
det yttersta sparet som LSB och det innersta som MSB. Svarta de posi
tioner som anges med 1 i tabellen. Sviirtningen kan da motsvara en ledande
belaggning som lagts under spanning. Utmed en radiell fastarm placerar
man slapkontakter som avkanner vinkelliiget i digital form.
En entusiastisk laborant kopplade upp MS-vipporna enligt laroboken kap D2

figur 2. 15 a och b for att experimented! undersoka deras sanningstabeller.
Med lysdioder avkande han saval mastarens som slavens utgangar. Forsd-
ken blev inte sa lyckade som han hade vantat. Mastaren och slaven slog om
samtidigt efter vad hans lysdioder indikerade. Han bad diirfor sin gode la-
rare om ett rad. Denne foreslog foljande modifiering.
Master Slave
(SN 7410)
Schmitt
> Inverter
(SN 7414)
-------- c©>
Man kan rakna med att NAND-grindarnas omslagsniva ligger vid 0, 8 V samt
att Schmitt-INVERTER-grindarnas omslagsniva VT+ = 1, 7 V. Forklara vil-
ken inverkan Schmitt-grindarna far i kopplingen.
3— Markesjd. Digitala kretsar. Laborationcr 29

Losning:
MS-vippans funktion ar beskriven i larobokens kap D2 figur 2. 7 dar kon-
taktgrupperna mellan M- och S-vipporna sluts vid ski Ida ogonblick. Mot-
svarande kontaktslutningar erhalls i kopplingen ovan genom mandvrering-
en av grindarna 1 och 2 resp 5 och 6. Schmitt-grindarnas hogre omslags-
niva (1, 7 V) gor att in- och urkopplingen av dessa grindpar sker med en
viss marginal under vilken ingendera av grindarna ar slutna. Man studerar
detta bast genom att kartlagga handelseforloppet under en klockpuls.
I I
Installning av Instdllmng av
Master- vippan Slave- vippan
Under marginalintervallen dr situationen fo/jande :
I------------------------- 1
I_______________ I
Om det tar 13 ns for att nollstalla en JK-vippa och om stegfordrojningen i

en INVERT-grind ar 10 ns hur langa pulser astadkommer da varje klockpui
co
i nedanstaende koppling? Teckna ett allmant uttryck med beteckningar en-

ligt figuren. Vilka restriktioner galler for antalet n?
CP----------- (
Hur ska en motsvarande koppling se ut om man onskar pulser med puls-

langden 53 ns?
30
Losning:
Bestam ett allmant uttryck for pulslangden:
UUT
i n n n .
t = 13 + n • 10 (ns)
w '
dar n maste vara ett udda antal.
Om n ar ett jamnt antal kommer kopplingen att lSsa i laget Q = 0.
Bestam en koppling for t = 53 ns:
tw = 53 = 13 + n • 10
n=4
Koppling maste saledes modifieras, ar har ett jam nt antal.
c
Ut
CP------------ <
>> o o o>
Bestam raknecykelns langd, dvs det antal raknepulser som erfordras for
att raknaren ska vara tillbaka i sitt forsta tillst&nd. Uppratta aven en funk-
tionstabell over QA, Qc samt samtliga J- och K-ingangar. Anta att
start sker fr&n nollstallt lage, men undersok aven alia andra mojliga till —
stand.
JB
A
Ub
Nollsttill IT
CP _TL
31
Undersok vilka sekvenser som ar mojliga for nedanstaende raknare. Finns
-
det nagra lasta tillstand? Redovisa en sanningstabell over Q^» QR, Qq och
samtliga J- och K-ingangar. Rita ett sekvensdiagram over raknarens olika
tillstand (positiv logik).
32
•4
Laroboken exemplifierar en synkron binarraknare med nedanstaende kopp-
lingsschema. Visa i ett tidsdiagram hur ldockpulser och Q^, QR och
for 1 ope r. Be st am aven riiknarens sekvensdiagram.
CP
UB qb
_*
>
*B Qb Kc
33
Losning:
CP
I I I I I I I I I I I I I I I I I
I I I I I I I I I II I I I I I I 1
I I I I I I I I I II I I I I I I I
I I i t * + j I I I r— —| I I I
I I I I I I I I I I I I I I I I I I
I I I I I I I I I I I I I I I I I l
I I I I I I I I I I I I I I I I I I l
i I i i I |—r-|—r —| I i i
I I I I !■ 4 I I I L I I I >■■ ■!■' I1 T t
OBS! Vid klockpulsens positiva flank stalls mastern in enligt J-K-ingang-

arnas signaler. Vid den negativa flanken kopieras masterns installning over
till slaven. Anges tillstanden som QA> och blir sekvensdiagrammet:
Raknaren 74191 ska anvandas som frekvcnsdelare. Klockpulserna kommer

Q
Iran en kristalloscillator och har frekvensen 1 MHz. Man onskar astad-

komma en frekvensdelning med 7. Hur ska 74191 kopplas in? Hur ska data-
ingangarna anslutas och hur ska dvriga anslutningar kopplas? Visa med ett
schema.
Loaning:
Se liirobokens kap D2, fig-ur 3.51 och 3.52.
*51/*51/*51/
Hi
A B c D
Ripple
Fran (LSB) (MSB) count
oscillatorn
CP SN 74 191
Enable Load Down/up

f f.in f.in
ut x ~ 7
DC BA
0 111=7
34
Anvand vidstiende RS-vippa for att

koppla upp enU bitars binarraknare. s 0
Redovisa ett kopplingsschema. > *
R 0
Visa hur en klockad D-vippa kan bvggas med enbart NAND-grindar.

CM
Vidstaende koppling med on JK-

CO
vippa och en NAND-grind kallas J Q
1.
pa engelska ”a synchronized clock CP
burst generator”. Man styr sku-
rarna av pulser fran utgangen med
signal till A-ingangen. Redo visa
utsignalen tillsammans med A- och
CP-ingangarnas signaler i samti-
diga tidsdiagram.
I manga digitala system, t ex

MOS-kretsar, onskar man en
tvafasklocka. En sadan kan
man astadkomma med vidsta
ende koppling. Rita diagram J 0
CP
over pulsforloppen CP, Q, Q* >
A och B i fem tidsdiagram K d
med snmtidig tidsaxel. Anta
att vippan ar nollstalld vid
starten.
Redovisa klockpulserna, QA,

uO
Q3, A, B, C och D-forloppen 4

i 7 tidsdiagram med samtidiga ( >
«A
tidsaxlar. Kb 0b~
_r
- [
►--- [
Redovisa en sanningstabell ov och all

y
sekvensdiagram och slutligen igr am over kiockpulserna och Iva

O'
X
diagram med samtidiga tidsaxlar.
Â Ql Jr ®B
>
Â Qa
35
Uppratta ett sekvensdiagram och bestam raknecykelns langd i nedanstaende
raknare.
Uppratta ett sekvensdiagram och bestam raknecykelns langd i nedanstaende

iiknare. Finns det nagra lasta tillstand?
-
o-r Â
Qa B ^B
°C
CP--------- < >

«a Qa
tr
%
*
<
Uppratta sekvensdiagram for nedanstaende raknare. Hur lang ar en riikne-

cvkel ?
Fppratta ett sekvensdiagram for nedanstaende 3-stegs skiftregister. F inns

agra lasta tillstand?
Uppratta sekvensdiagram for nedanstaende 3-stegs Johnsonriiknare. Finns

nagra lasta tillstand?
JA
>
Â Qi
36
Uppratta sekvensdiagram for nedanstaende 3-stegs Johnsonraknare med re-
ducerad riiknecykel.
Â ®A
Jc
> >
â Qa Oc
CP
Svar och anvisningar till dvningsuppgifterna D2:3
Sc laroboken kap D2 figur 2. 10.
I
_TTrm_JirrrTJi_ri_rLrLr f
ELTLTl______ rLTL
■
»
c
H
□
J
tf_
t U LI LI LI LJ _
37
cn
t
]_i ~ L_r~ _ t
Efter
CP Oa qb Ja «a KB
nr
0 0 0 7 7 0 0
7 7 0 7 7 7 7
2 0 7 7 7 0 0
3 1 7 7 7 7 7
4 0 0 7 7 0 0
Raknecykelns langd = 3 klockpulser

Inga lasta tillstand
Raknecykelns langd = 6 klockpulser

00
Inga lasta tillstand
38
9 Raknecykelns langd = 5 klockpulser
Inga lasta tillstind
10 Tva I5sta tillstand finns, namligen 000 och 111 samt tva skilda sekvenser.
11 Inga lasta tillstand men tva skilda sekvenser.
39
D2:4 Laborationer
Innan du borjar denna laboration ska du forst ha:

o studerat larobokens teoriavsnitt
speciellt behandlat typexempel B samt dvningsuppgifter 1, 4, 9
c o
studerat databladen i Appendix over TIL 209 A, SN 7400,
SN 7402, SN 7404, SN 7476

o redogora for uppbyggnaden och egenskaperna hos den ’’studsfria
kontakten” med latch-koppling
o redogora for RS- och JK-vippans egenskaper
o redogora for hur ett sekvensdiagram tas upp for en raknare
Introduktion
Denna laboration ska gora dig fortrogen med latchkopplingar i olika tillamp-
ningar, studsfria omkopplingar, RS-vippor, JK-vippor etc. Vida re ska du
liira dig att experimentellt ta upp och redovisa sekvensdiagram for nagra
olika raknare.
Mater ielfdrteckning
L abo r a to rie m a te r i e 1:
1 st stabiliserad likriktare (5 V)
1 st kopplingsdack
Komponenter:
st IC-krets TTL SN 7400
st ” ” SN 7402
st ” SN 7404
st ” ” SN7410
st ” SN7414
st ” ” SN 7447 A
st ” ” SN 7476
■
st lysdiod, 7-segment (Hewlett Packard 5082-7730)

—♦
st ” , TIL 209 A
st diod, IN 914
st resistor, 150 ohm
st ” , 330 ohm
st ”, 1 kohm
st omkopplare (t ex Siemens 9102 527, slutande)
—‘
t
st ” (t ex Digitaster, Multikomponent nr 102 048 vaxlande)

‘
I—
Experiment 1 "Den studsfria kontakten”

I de efterfoljande experimenten kommer vi ofta att ha behov av valdefinierade
klockpulser. Vi vill generera dessa for hand en i taget och med inkopplade
lysdioder vill vi kunna folja klockpulsernas verkan pa sekvenskretsen steg
for steg.
40
Med mekaniska omkopplare kan man latt astadkomma omkopplingar mellan
hog och lag spanning. Pa grund av mekaniska omkopplares ofr&nkomliga
kontaktstudsningar ger en omstallning emellertid latt upphov till en serie
hoga och laga spanningar, vilket kommer att upplevas som en hel serie klock-
pulser.
+ 5,0V (V) (W
Pg a kontakt-
studsningar
io
LI 1 f
O
M
tl
V) ônskad
Vi ska studera hur man kan bli av med dessa upprepade pulser. Forst ska
vi dock visa hur man konstaterar kontaktstudsningar med hjalp av en binar-
raknare.
For att ej belasta kretsarna med lysdioderna kopplar vi ett buffertsteg iram-
for lysdioderna samt ansluter dem till +5 V enligl nedanstaende figur.
+ 5,0V
= 330 A
TIL 209 A
0°
uIN = H tand lysdiod
Matning av kontaktstudsningar
Uppkoppling:
cd
*51/ + 5/ *51/ ¥-51/
3300 3300 3300

TIL 209 A
2 SN 7404
For stiftnummer etc se appendix B.

41
Matning:
Med en Ids sladd jordar du ingangen samt observerar hur m&nga steg binar-
raknaren raknar fram. Du miste vara mycket skicklig for att kunna steg-
vis rakna fram binarraknaren en hel raknecykel (24 = 16 steg). Orsaken till
att den ibland tar flera steg at gangen ar just kontaktstudsningar.
En studsfri kontakt med latchkoppling
Uppkoppling:
1
----------
*51/ +5V *51/
I1k fl
TIL 209A • 7 Lyser CP = H
y-^SIackt =s CP =L
Noll-
stalln.
J 0
etc
>A se foreg8ende
Ett- K 0* uppkoppling
stdlln.
CP = Clock Pulses
Matning:
Med en Ids sladd jordar man nu vaxelvis A och B. Da du jordar B blir CP =
= H = 1 och da du jordar A blir CP = L = 0. Nu ska du utan svarighet kunna
stega fram binarriiknaren steg for steg ett helt varv utan minsta tendens till
dubbelsteg.
En manuell klockpu Is generator
Uppkoppling:
Till de foljande experimenten kommer du av och till att behova en ’’studsfri”
kontakt, varfor det ar lika bra att permanenta uppkopplingen. Vill du inte
generera pulserna med en Ids sladd bor du anvanda en vaxlingsomkopplare.
Den tidigare anvanda DIL-kapslade omkopplaren, Siemens 9102 527. har ty-
varr inga vaxlingsomkopplingar utan endast slutningar. Daremot har Multi-
komponent en liimplig aterfiadrande vaxlingskontakt for monsterkortmontage
Den kallas Digitaster. Innan du anvander Digitastern bor du forst mata upp
hur den ar kopplad. Det gor du enklast med en ohm-meter.
*5/ *5/ *51/
fp30 n
TIL 209 A
Lyser d8 CP = H
J- SN 7400
Matning:
Funktionsprova ovanstaende koppling och behall den uppkopplad for kom-
mande behov.
42
Experiment 2 RS- och JK-vippor med latchkopplingar
Lat oss experimentellt undersoka egenskaperna hos de vanligaste typerna av
vippor uppbyggda kring latchkopplingar.
En klockad RS-vippa
Uppkoppling:
+ 51/ *5/
SN 7400
X
cp _n_
o-----
Matning:
Studera kopplingens funktionstabell.
s R Efter klockpulsen
Q Q*
L L
L H
H L
H H
Ger samtliga kombinationer av S och R entydigt bestamda utsignaler elle

maste en eller flera av kombinationerna av S och R undvikas?
43
D-vippan
Uppkoppling:
Bl a for att undvika den icke tillforlitliga kombinationen av S- och B-signa-
ler anvands D-vippor. Med en inverterare pa ingangen garanterar man att
latchen alltid far komplementara insignaler, dvs L/H eller H/L,
SN 7400
g-SW 7404 ,------------------------ *------------------------- \
D ' > O- Q.> • e
CP _n_
Matning:
Ta upp D-vippans funktionstabell.
D Efter klockpulsen
Q Q*
En misslyckad T-vippa
Uppkoppling:
Ett forslag till omkoppling av SR-vippan, sa att den icke onskade kombina-
tionen av S- och R-signaler undviks ges i nedanstaende koppling. Vid ett
forsta paseende skulle man vanta sig av denna koppling, att utspiinningen
fran Q slar om H - L - H - L etc for varje ny klockpuls. Prova kopplingen.
Resultatet brukar inte bli sarskilt lyckat, men du ska forsoka forklara var-
for kopplingen inte skiftar om utspiinningen fran Q sa som antagits.
44
Matning:
Studera uppkopplingen experimented och fdrsok fdrklara varfor utspanning-
en inte staller om H - L - H - L etc snallt och fint for varje klockpuls. Kan
du foresla nagon omkonstruktion som kan fa kopplingen att arbeta pa onskat
satt?
Master-Slave-JK-vippan
Uppkoppling:
Master-slave-principen eliminerar riskerna for att de aterforda signalerna
fran Q* och Q till S och R slar om under den tid som klockpulsen ar hog.
Prova en egen uppkoppling av en sadan JK-MS-vippa. Anvand uppkopplingen
enligt typexempel B. Prova forst kopplingen utan Schmitt-invertern. Rita
kopplingen i nedanstaende arbetsruta. Till ditt forfogande har du foljande
IC-kretsar:
2 st SN 7400 (Quad 2-input NAND)
1 st SN 7410 (Triple 3-input NAND)
1 st (eventuellt) SN 7414 (Hex Schmitt inverter)
4—Markcsjo. Digitala kretsar. La borationer 45

Matningar:
Ta upp JK-MS-vippans funktionstabell.
J K Efter klockpulsen
Q Q*
L L
L H
H L
H H
Finns har niigra kombinationer av J- och K- som bor undvikas?
Experiment 3 Experimentell bestamning av sekvensdiagrammet for ett 4-bitars skift-

register
Du ska pa egen hand planera uppbyggnaden av ett 4-bitars skiftregister.
Klockpulserna genereras i den "manuella klockpulsgeneratorn’1 eller fran
nagon annan studsfri omkopplare. Avliisningen av skiftregistrets tillstand
sker med lysdioder pa vanligt satt. Till ditt forfogande har du foljande IC-
kretsar: (se appendix B)
1 st SN 7400 (Quad 2-input NAND)
1 st SN 7404 (Hex inverter)
st SN 7476 (Dual JK-flip-flop)
5 st lysdiod, t ex TIL 209 A
omkopplare
resistorer
Uppkoppling:
Konstruera din egen uppkoppling och redovisa den i nedanstaende arbetsruta.
Texas Instruments rekommenderar att man ansluter alia icka anvanda Clear
och Preset till +5 V via 1 kohm for att garantera helt saker funktion hos vip-
porna.
46
Matning:
Du far aven sjalv planera erforderliga matningar for att fullstandigt under
sold skiftregistrets sekvensdiagram. Finns n&gra lasta tillst&nd?
Experiment 4 Experimentell undersokning av en 4-bitars ringraknare
Utmarkande for s k ringraknare art att de^kiftar runt en enstaka etta eller
nolla i sin raknecykel. Raknarens tillstand inom raknecykeln ar s^ledes
mycket enkel att identifiers nch kraver ingen extra avkodare. Detta ar en
fordel som kan utnyttjas i programvaljarkretsar m fl tillampningar. Vi ska
undersoka sekvensdiagrammet for en sadan ringriiknare.
Uppkoppling:
Nedanstaende uppkoppling innefattar inte generering av klockpulser eller
indikering av vippornas lagen med lysdioder. Du far sjalv komplettera kopp-
lingen med dessa kretsar om sa erfordras.
SN 7402
<£
J 0 J Q
>A >C
K 0* K 0*
CP
0^7476 ^^7476
Beteckna tillstanden Q Q Q Q och anvand positiv logik.

A 13 C D
Matning:
Studera sekvensdiagrammet experimentellt och redovisa detta i nedanstaen
de arbetsruta.
48
Experiment 5 Experimentell undersokning av en 3-bitars Johnsonraknare
For att inte komplicera kopplingarna och matningarna mer an nodvandigt
ndjer vi oss med 3 bitar. En Johnsonraknare har 2 • N skilda tillst&nd i sin
riiknecykel mot ringraknarens N, dar N = antalet bitar i skiftregistret. Av-
kodningen av tillstanden hos Johnsonraknaren kan goras relativt enkel.
Sekvensdiagrammet
Uppkoppling:
Du far sjalv komplettera nedanstaende koppling med klockpulser och lys-
diodkretsar om sa erfordras.
Matning:
Studera sekvensdiagrammet experimentellt och redovisa detta i nedansta
ende arbetsruta.
Avkodning av Johnsonraknaren
Avkodningen av en Johnsonraknare kan goras nagot enklare an motsvarande

avkodning av en binarraknare. Vi vill visa detta och praktiskt gora en av
kodning av den uppkopplade Johnsonraknaren.
49
De 6 olika tillstAnden i raknecykeln kan sammanfattas i en tabell:
TillstSnd
nr Oa Qc
0 © 0 ©
1 © © 0
2 1 © ©
3 © 1 ©
©
4 © 1
5 0 © ©
I denna tabell har vi ringat in de bada bitar som entydigt bestammer varje
tillstand. Det ar alltsa inte nodvandigt att avkoda alia tre bitarna.
For avkodningen anvander vi oss av NOR-grindar och paminner om deras
funktionstabell:
A B X
J>
4 L H
B L H L
H L L
H H L
Vi utnyttjar oversta raden i denna sanningstabell. I nedanstaende uppkopp-

ling far du sjalv komplettera inkopplingen av NOR-grindarna sa att deras
utgangar kommer att indikera det tillstand som ar angivet efter dem. Kopp-
la in lysdioder pa utg&ngarna och till jord.
Anledningen till att vi anvander NOR-grindar har ar, att vi vill ha hog ut-
spanning pa den ledning som motsvarar riiknurens tillstand. Avkodningen
kan ocksa goras med NAND-grindar, men d& far man lag utspanning nar
riiknaren befinner sig i det tillstand som utledningen betecknar. Minns att
en NOR-grind vid positiv logik blir en NAND-grind vid negativ logik.
Uppkoppling:
CP
SN 74 76 (2 st)
50 7402 (2st)
Matning:
Kontrollmat kopplingens funktion. Denna typ av koppling forekommer som
programstegvaljare, t ex for att generera mikroprogrammet for en minnes-
cykel i ett ferritkarnminne i en dator. (ALPHA LSI, Computer Automation).
Experiment 6 Uppbyggnad och studium av styrkretsar for 7-segment siffertabli med lys-
dioder
Du ska bygga upp en fyra stegs binarraknare samt fr&n denna styra en 7-seg
ments-avkodare samt slutligen fran denna styra en siffertabla av 7-segment-
typ, uppbyggd med lysdioder. Till ditt forfogande har du foljande kompo-
nenter:
2 st SN 7476 (Dual JK-flip-flop)
1 st SN 7447 A (BCD/7-segmentavkodare)
1 st Hewlett Packard 5082-7730 (7-segmenttabla)
7 st resistorer, 1 kohm
7 st ” , 150 ohm
omkopplare, Siemens 9102 527
lysdioder, TIL 209 A
SN 7404 (Hex inverter)
Komponenternas egenskaper framgar av datablad i appendix B.
4-bitars binarraknare
Uppkoppling:
Binarriiknaren kopplas upp efter din egen konstruktion nedan.
51
Matning:
Binarraknarens funktion kontrolleras med lysdioder.
Undersokning av NBC/7-segmentavkodaren
Av databladet framgar att SN 7447 A (NBC-seven segment decoder) har

oppen kollektor. Den maste saledes forses med yttre resistanser p& ut-
gangarna a - g. Berakna resistanserna samt anslut avkodaren till binar-
raknaren. Visa uppkopplingen i nedanstaende arbetsruta.
Uppkoppling:
Matning:
Sanningstabellen for SN 7447 A tas upp. I hogra kolumnen av nedanstaende
tabell anger du aven vilka symboler du kan vanta dig pa tablan, sedan den-
na kopplats in.
52
Den fardiga kretsen for siffertablan
Uppkoppling:
Innan tablan ansluts ska de tidigare kollektorresistanserna kopplas bort. I
stallet ska 150 ohm laggas i serie med ingangarna till tablan. Hur detta ska
goras framgar av databladet, se appendix B. Sammanfatta uppkopplingen i
nedanstaende arbetsruta:
Matning:
Kontrollera att framstegningen av siffra for siffra fungerar och att de ytter-
ligare tecken, som du angett i sanningstabellens hogra kolumn verkligen
kommer att framtriida pa tablan.
Krets for enbart dekadiska tecken pa siffertablan

Uppkoppling:
Hur ska man med en enkel omkoppling fa tablan att hoppa over de icke deka
diska tecknen och bara visa 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 0, 1, 2, 3, etc vid
successiv framstegning? Visa omkopplingen i nedanstaende arbetsruta.
53
Arbetspaket D3
TTL-kretsar
Omfattning
Arbetsmoment Storre kurs
Normalkurs
D3:l Teori: Se laroboken kap D3

Varfor TTL 1-1.2
Typgrinden 7400 2. 1 - 2.4
Typgrindens specifikation 3.1 - 3.3
TTL-familjens stamtrad 4.1 -4.3
Buss- och linjekretsar 5.1 - 5.4
D3:2 Typexempel med losningar A -D E

F
D3:3 Ovningsuppgifter 1-11
D3:4 Laborationer Exp 1 - 2 Exp 3

Exp 4 Exp 5
D3:1 Teori
tabell.

<
Vidstilende koppling visar en

>
- <s---
standard TTL-grind (SN 7400)

vars ena ingang lagts till +5 V
via 1 kohm och vars andra in U [ j/,5/rn [
-J
gang ges en varierande span I 7-41
ning up Berakna troskelspan- I 7? Xz 1
ningen u^, da omslag av U2 I 77 To
fran hog till lag spanning
54
startar. Anta alia diodspan-
ningar = 0, 7 V i framriktningen.
FJ ‘l
11k fl
I____________________________I
I
I
Losning:
Overforingskarakteristiken for kretsen ar atergiven i figur 3.8 i laroboken
kap D3. Vi aterger figuren har.
Uif = trdskelspdnning
Anta fran borjan att har ett lagt varde. Detta leder till:
Tj hart bottnad
T2 strypt
T3 strypt
ledande
u2 hog
Okas nu till viirdet ult startar omslagsforloppet av U2 vid detta troskel-
varde pa . Starten av omslagsforloppet karakteriseras av:
T2 borjar leda (aktivt omrade fran (T) till @ )
T3 borjar leda
Tj ar alltjamt bottnad
En bottnad transistor har som bekant bada sina PN-dvergangar forspiinda i
framriktningarna. Vid punkten (T) i dverforingsdiagrammet ar saledes
situationen foljande:
'f
[H j4AJ2 11,6 kil 130 V
Uq=O,7V k
___ ^77 L/
5I
T
Kirchhoffs lag II ger har:

c
UBE4 °
c
UBE2
U
□
Med insatta varden:

= 2.0,7 =1,4 V
Svar: Troskelspanningen ar 14V
55
B Bestam de statiska stdrmargi
nalerna och ur vidstaende
givna bverforingsdiagram.
Losning:
For utspiinningarna galler:

Hog utspjinning = Vqh =4,0 V
Lag utspiinning = Vql = 0,5 V
De statiska stdrmarginalerna anger hui' mycket dessa spanningar far av-

vika fran ovan angivna varden utan att felfunktioner riskeras i koppling-
ar med dessa grindar. Normalt far en grind sina inspanningar fran and-
ra li Imande grindar. Vi bor saledes betrakta ett antal liknande grindar
kopplade i kaskad efter varandr a.
Berakning av M :
II
Vq2 = 0,5 V
II
r**
H) (L)
Antag V02 = 0,5 V dvs lag. Hur mycket kan da V12 tillatas variera utan
att Vq2 avviker fran 0,5 V? Ur diagrammet erhalls:
= 0, 5 V for 2V<V <4V

02
Saledes ar M =4 - 2 = 2 V
11
Berakning av M :
L
2/ < VOi < aV V02 = 0,5 V

(L) (H) (L)
Inom vilka granser kan Vji variera om de ovriga spanningsmarginalerna
ska hallas? Ur diagrammet erhalls:
2V<VQ1<4V for 1,57 V> Vn> 0,5 V
Saledes ar MT = 1,57 - 0,5 = 1, 07 V
Observera att liigsta forekommande inspanning ar 0,5 V.
56
Svar: = 2, 0 V
rg
X
Alternativ losning till B:
Foregaende resonemang leder aven till foljande grafiska rutin for losningen;
Ml
4 -
3-
7 -
(V)
steg 1: Dra en lodrat linje fran A till B

2: Sla en cirkelbage fran B till C med centrum i origo
3: Dra en vagrat linje fran C till D
4: Dra en lodrat linje fran D till E
5: A vias Vj i punkten E.
M =V - V
H OH IB
M = V -V
L OL IE
Hiimta foljande varden for SN 7400 ur appendix B:
ILmax
IHmin
"ILmax
Climax
Anviind sedan dessa varden for att berakna:

a) Fan out vid hog utspanning
b) Fan out vid lag utspanning
c) Garanterade stbrmarginaler for likspanningar (DC noise margins)
57
Loaning:
a) Vid hog utspanning galler:
0,4- 10"3 = n-40-10’6
n = ]0
IOH max ~
4Z> IIH max
n st
o
b) Vid lag utspanning galler:
16 • 10’3 = n - 1,6- 10’3
c) Vi kan aterge garanterade utspanningar resp inspanningar i ett diagram:

Bada marginalerna ar enligt diagrammet 0,4 V.
-O---------- Q
V
5 -
4
3-
77/777///7/7//T/.
2 - Vqh min ~
-
Volmax = 0,4 V
7777777777777777/
o
—*
Svar: b) n = 10 c) Bada de garanterade marginalerna ar 0, 4 V.

O
II
5
Berakna approximative for-

□
*5, OV
lusteffekten hos SN 7400-
grinden vid foljande tva 130 n
gransfall: H 4 kn
oo
jo
IL
2,4 V
OH
j* L
9 9
Iq = 4 mA
UP
cr
IH
0,4 V
OL
Q>
IQ = 16 mA
Dioder i ledriktningen antas halla UF = 0, 6 V. For transistorer riiknas med

BE °’6VochUCEsat = 0’2V-
7
58
Loaning:
a) I detta fall galler tydligen lag inspanning och hog utspanning. Detta inne-
bar att T2 och ar strypta.
Effektutvecklingen i samt dess basresistor = P^

Bas-emitter leder strommen I
I i.
- 0. 8 - 0. 6
= 0, 90 mA
4^
P^ = (5 - 0, 8) • 0, 9 • 10 3 = 3, 78 mW
Effektutvecklingen i 1,6 kohm, samt 130 ohm =
ro
I = 0,4 mA (givet)
<
OH = 2,4 V(givet)
P2 = (5 -2,4).0,4-10 = 1, 04 mW
Den totala effektutveckl ingen i kretsen enligt a) =

P = P, + Prt = 3. 78 + 1. 04 = 4, 82 mW
a 1 2 ’ ’ -1----------
b) I detta fall galler inspanningen hog och utspanningen lag. Detta innebiir att
To och Tq ar bottnade. T ar strvpt. T1:s bas-kollektordiod leder i sin
.. . < .0 . ^1. ... ..... . ..
framriktning. Tillstandet Kan sammanfattas enligt foljande figur.
I------- -------------------------- ,-------------------------------- 1 . +5,0 V
i 1.6 Kn
ikn
I_________________________________________ I
Har kan vi berakna foljande strommar:
5 - 0, 6 - 0, 6 - 0, 6
0, 80 mA
II
t—*
-r
Dessa bada strommar ger en effektutveckling i 4 kohm, 1,6 kohm, T.?,

1 kohm samt i T3:s baskrets. Den totala effektutvecklingen beraknas som
P •
*3*
P3 = 5 • (0, 80 + 2, 63) • 10~3 = 17, 2 mW
Dessutom utvecklas effekt i TQ:s kollektor, vilken kan beraknas som P :

P = 16- 10-3-0,4 = 6,40 mW
4
Den totala effektutvecklingen i fall b) beraknas som P^:
Pb = 17,2 + 6,4 = 23,6 mW
Svar: a) 4, 8 mW b) 24 mW
59
E En sammanstallning av garanterade in- och utstrommar vid hoga respekti-
ve laga spanningar for nagra olika medlemmar i TTL-familjen ger:
SN 74 L SN 74LS SN 74 SN 74H SN 74S enheter
JOL 4,0 8, 0 16, 0 20, 0 20, 0 mA
toh -200 -400 -400 -500 -1000 //A
10, 0 20,0 40,0 50, 0 50,0 //A
tih l -0, 18 -0, 36 -1,6 -2,0 -2,0 mA
a) Bestam fan out da SN 74 driver SN 74L saval vid hog som vid lag utspan
ning.
b) Bestam fan out da SN 74S driver SN 74H saval vid hog som vid lag utspan
ning.
Ldsning:
a) Vid hog utspanning:
Mi
TOH74l n‘riH74lJ
400-10’6 = n-10-10
n = 40
Vid lag utspanning:
^£74 = *IL74L
16 • 10’3 = n • 0, 18- 10
n = 88
b) Vid lag utspanning
Vid hog utspanning

1000
n= = 20
50
Svar: a) Fan out vid hog utspanning = 40

Fan out vid lag utspanning = 88
b) Fan out vid hog utspanning =10
Fan out vid lag utspanning = 20
60
SN 74 01
o-
W?
:: D> I
I
I
I
M st N st
Med SN 7401, med oppen kollektor, kan grindar tradas samman. I ovansta-
ende figur har M st utgangar tradats samman och driver N st ingingar.
a) Bestam storsta resp minsta varde for R uttryckt med V , V , V ,
t t
ITT . u t
och I .
t cc UL
IH’ IL’ OH
Berakna siffervarden for R_ resp R_ om
Lmax Lmin
M =5 VOH = 2,4 v = -1, 6 mA
IL
VOL = °.4 V lOH
= 250 nA
IjH = 40 //A = 16 mA
Loaning:
a) Alla strommar betecknas positiva riktade in mot sina respektive grindar.
Detta ger for var krets:
=E> MI0 NIj
-E>
' V’--
M st
Las oss teckna utspanningen

o
s
z;
»I
+
—
o
Detta uttryck studerar vi sedan vid hog resp lag utspanning. Vid hog utspan-
ning erhalls:
<
5—Markesjti, Digitaln kretsar, Laborationer 61

Loser vi RL erhalls:
/A
21
r
Likhetstecknet ger oss RT dvs
Lmax
<
Lmax M’l +N*I
Lag utspanning erhalls om en eller flera av utgangarna ar laga. Forhallan-

dena vid lag utspanning ger oss mojlighet att bestamma ett RLmjn och da
valjer vi det antal laga utgangar som ger lagsta RL. Ur den forsta ekvatio-
nen for N erhalls:
i
R >
Beroende pa hur manga utgangar som ar laga ska M ges vardet av det anta-
let. Det mest kritiska varde erhdlls for M = 1. Strommen till de andra ut
gangarna kan da som regel forsummas. Detta ger RT . :
Lmin
Lmin_IOL + N,IIL
b) Observera, att bade RT och RT har beraknas med utgangspunkt

' x ’ .. , Lmax Lmin & &
fran garanterade varden.
= 5-2,4
= 1, 84 kohm
a
Lmax 5 • 0, 250 + 4 • 0, 04
5-0,4
= 0, 479 kohm
a
Lmin 16 - 4 • 1,6
Svar: RT = 1,84 kohm RT = 479 ohm.

Lmax Lmin
130 n
4
t D
un
1 a) Anta att stromforstarkningen ar hog i samtliga transistorer i ovanstaende

koppling, vilken aterger en standard TTL-krets. Berakna likspanningarna i
de angivna flaggpunkterna, samt avgor vilken funktion dioden D har i kopp-
lingen. Anta UfiE = 0,7 V och UCEsat = 0, 2 V.
62
b) Berakna aven kortslutningsstrommen di utgingen kortsluts till jord. I
vilket fall blir kortslutningsstrommen stdrst, di ingingen ar hog eller da
ingingen ar lag?
Med expansion menas att kretsen genom en extrakoppling forses med fler lo-
giska ingangar an vad den ursprungligen var avsedd for. Vissa TTL-kretsar
ar forsedda med anslutningar for expansion enligt nedanstiende figur. Vil
ken logiska funktion utgor darvid T av A, B, C och D vid hog representation?
+ 5,0V
D
CO
o T
Expander
Uppskatta med hjalp av databladet over SN 7400 i Appendix B strommen ge

nom en av multiemitterdioderna, da dess inspanning gors lag medan den
andra emittern gors hog. Anta Uq vsat = °» 2 V och Upg = 0, 7 V. Jamfor det
beraknade vardet med databladets uppgift.
+ 5,0V
Berakna strommen 1^ enligt vid-
staende figur da bada emittrarna
kopplats samman och kortslutits 130 n
till jord. Anta U0gsat = 0, 2 V
och UBE = °. 7 v-
TV
XJ
En NAND-grind ur SN 7400 matas med symmetriska klockpulser med frek-

vensen 100 Hz. Vid obelastad utging bestams da forlusteffekten till 10 mW
per grind. Okas daremot frekvensen till 10 MHz blir den obelastade forlusf^
'
effekten 12,5 mW. Vilken blir forlusteffekten/grind vid 1 MHz om utgingen

belastas kapacitivt med 200 pF. V n = 5,0 V, V„T = 0, 3 V ocE V_TT = 3, 3 V.
cc ’ ’ OL OH
63
6 Med nedanstaende uppkoppling dnskar
man bestamma den troske Is panning pa
ingangen over vilken inspanningen ska
raknas som hog och under vilken den
ska raknas som lag. Varje ingaende
NAND-grind har vidstaende overfb-
ringsdiagram. Vid forsoket hojs in-
spanningens successivt och genom att
notera nar U5 slar om kan troskelvar-
det bestammas.
Komplettera nedanstaende tabell och
bestam troskelvardet for inspanningen.
Uj (V) u2m U3 'V> U4 (V) U5(V)
1,0
1,1
1
1.2 j
1,3
' 1,4
! 1 5
! 1,5
1,6
1.7
1,8
•
1,9
2,0 I
_________
7 Anvand databladet i Appendix B for att bestamma de garanterade stormargi-

nalerna for likstrom for SN 74LS00.
64
8 Vidstaende koppling visar SN 7401
med oppen kollektor. I tabellen
sammanstalls dess data. Berakna
hbgsta resp lagsta varde pa
n +s,ov
som kan accepteras om kretsens
garanterade varden ska innehallas.
Anta att ar den enda belastning
som forekommer i detta fall.
to
L_
Min Typ Max
VIH <V>
VIL 0,8
iIH (M) 40
ITT (mA) -1,6
VOH (V> 2,4
VOL (V) 0,2 0,4
rOH <"A> 250
<mA 16
Enligt databladen kan en standard TTL-krets med ’’active pull up” sanka
-
hogst 16 mA. Max kortslutningsstrom for kretsens utgang anges till 55 mA.
Vilken kommentar anser du befogad till nedanst&ende kopplingsforslag med
tradade grindar av denna typ?
5,0 V +5,0 V
ri
F"i■
1
1
I- Lb 1 ~K
I
3
1 1 1 * 21—11'—c
-K
[SN7400 ~LJ [SNJ400_~.ij
65
10 Da information ska dverforas fran en eller flera sandare till en eller flera
mottagare anvands ofta en s k buss-ledning, till vilken alia enheterna ar
anslutna. Genom att lampligt mandvrera Bj, B2, bj och bg i nedanst&ende
koppling kan onskad sandare och mottagare kopplas samman. Redovisa i
nedanstaende tabell hur Bp B2, bj och b2 ska mandvreras och vilka data-
floden som erhalls i punkterna Y samt Mj resp M2. Sj och S2 ar digitala
signaler.
SN 7401
80
Dataforbindelse A1 B1 A2 B2 Y bl b2 M1 M2
S1*M1 S1 S2
S1*M2 S1 S2
S2*M1 S1 S2
s2*m2 S1 S2
1 1
11 Laroboken beskriver linjedrivkretsar pa parledningar (balanserade ledning-

ar) men enkelledarsystem med gemensam jordledning forekommer aven da
stornivaerna tillater.
+ 10V
Drivkrets Mottagare
1
---------------------------------------- (
------
Data o
in o
_________I
SN 7510 7 A
o
o
Reference
SN 75109 Strobe
voltage
-SV to +3V
Ovanstaende koppling visar ett sadant enkelledarsystem. Harled ett uttryck

for spanningen Vq med figurens beteckningar, da drivkretsen sanker en
strom IQUt. Berakna aven numeriska varden for det fall att IQUt = 6 mA,
Rj = 1 kohm, R2 = 1 kohm.
66
Svar och anvisningar till ovningsuppgifter D3:3
1 7
!3on
£
+0,2 V
UD
'2
+0,7 /
+ 7,4/ 11
b) Vid hog inspanning

Vid lag inspanning 'sc ■ 34 mA
Enligt databladet 18 mA < Igc C 55 mA.
2 Tg bottnas om T2 eller T6 bottnas.

T9 bottnas om A = H och B = H.
TV bottnas om C = H och D = H.
6
T' = A-B + C-D
T = (A-B + C-D)'
3 Beraknat viirde I] = -1, 1 mA

Enligt databladet I = -1,6 mA.
1L
4 Ij = 1, 1 mA
5 P = 13,25 mW
Omslaget sker nar 1, 6 < 1,7(V), varforU Rel= 1,65 V

V
6
r—
t
7 Mit = 0, 7 V
H
M = 0,3 V
w
8 = 10,4 kohm
Lmax
„ . = 288 ohm
a
Lmin
9 Om t ex B och C ar ”hdga” och A ’’lag” overbelastas A som endast kan

sanka 16 mA. Det ar inte tillatet att trada grindar med ’’active pull up”.
10
Dataforbindelse A1 B1 A2 B2 Y bl b2 M1 M2
s1 — M1 S1 H S2 L S1 H L S1 H
S1*M2 S1 H S2 L L H H S1
s2^m1 S1 L S2 H 52 H L S2 H
s2*M2 S1 L s2 H S2 L H H S2
11
+
67
CM
CM
D3:4 Laborationer
Innan du borjar med denna laboration ska du forst ha:

studerat larobokens avsnitt for normalkurs,
o o
studerat introduktionsavsnittet: N&gra synpunkter pa TTL-kretsars
uppkoppling och drift,
speciellt ska du ha studerat typexempel A och B samt lost dvnings-
o
uppgifterna 6 och 10,
studerat databladets uppgifter om SN 7400 samt SN 7401, se appen
o
dix B.

redogdra for nagra synpunkter pa TTL-kretsars uppkoppling och
drift,
redogdra for ingingskarakteristiken, dverforingsdiagrammet samt
de statiska stormarginalerna for SN 7400,
redogdra for en metod att bestamma fordrojningstiden,
berakna Rt vid tradade grindar.
Introduktion
Du far i denna laboration bekanta dig med en rad vasentliga egenskaper hos
TTL-kretsar. Dessutom far du mota en rad regler och rekommendationer
betraffande kretsuppbyggnaden med TTL-kretsar som fabrikanten ger.
Nagra synpunkter pa TTL-kretsars uppkoppling och drift
Kraftforsbrjningen
Drivspanningen for standardkretsen SN 74.. ar 5 t 0, 25 V. Olika delar av ett

storre system behover inte ha samma drivspiinningar sA liinge dessa halier
sig inom granserna 5,0 t 0, 25 V.
Strombehovet beror pa antalet grindar, den frekvens med vilken de kopplas
till och fran samt pa de strokapacitanser som belastar utgangarna. Databla-
den anger erforderlig drivstrom som se appendix B.
Avkopplingskondensatorer rekommenderas och bor placeras sa nara kapslar-
na som mojligt. Varje grupp om 5 & 10 kapslar bor minst forses med egna
keramiska avkopplingskondensatorer om 0, 1 for avstorning av hogfrek-
venta transienter som bildas vid omslagen.
Jordningen
Fabrikanten rekommenderar i allmanhet en jordplatta bakom det monster-

kort pa vilket kretsen ska byggas upp. Vid ledningsdragningen bor man be-
akta induktanserna i ledningarna. Ledningarna for Vcc och 0 V ska goras
sa breda som mojligt pd monsterkortet. Speciella skenor salufors numera
och placeras ovanpa kortet pa komponentsidan for krafttillforseln.
Pulsernas stig- och falltider
Dessa bor vara 20 ns eller kortare for att forhindra risk for sjalvsvangning-
ar i to tempo le-utgangarna under omslagsforloppet. Har drivkretsarna
langre stig- och falltider an 20 ns rekommenderas ett Schmitt-triggersteg
som interface, dvs som buffertkrets fore TTL-systemet.
68
Koppling av icke anvanda ingangar
Om en ingang till en TTL-krets lamnas oppen och inte anvands kommer den
i princip att fungera som om den far hog inspanning. Tillstandet ar likval
att betrakta som okontrollerat och bdr undvikas. Foljande alternativ rekom-
menderas av fabrikanten, Texas Instruments.
1) Lamna ingingarna oppna.
Metoden kan accepteras med viss tvekan for grindkretsar men inte for rak-
nare, vippor m fl. Detta galler dataingangar liksom for Clear, Preset,
Enable m fl typer av ingangar.
2) Anslut icke anvanda ingangar till +VCC strombegransande motstand,
o
p
dock ej lagre an 750 ohm.
3) Anslut alia icke anvanda ingangar till en icke anvand grind vars utgang
hills hog.
4) Parallellkoppla icke anvanda ingangar med anvanda ingangar. Vid fan-
out-berakningar kan tvd parallellkopplade ingangar till en och samma grind
raknas som:
Vid lig spanning 1 UL (UL = unit load = 40 nA High/1,6 mA Low)
vid hog spanning 1,5 UL
Materielforteckning
1 st voltmeter, likspanning, hogohmig, elektronisk
1 st voltmeter, universaltyp
1 st amperemeter, universaltyp
1 st oscilloskop, tvi kanaler, xy-mojlighet
1 st signalgenerator, 1 kHz, sinus, 5 Vtf
1 st kopplingsdack
Komponenter:
2 st IC-krets, TTL SN 7400
1 st " , ” SN 7401
2 st lysdiod (t ex TIL 209 A)
7 st resistor, 1 kohm
1 st omkopplare (t ex Siemens 9102 527)
1 st potentiometer, 500 ohm
1 st ” , 100 kohm
Experiment 1 Upptagning av ingingskarakteristiken for SN 7400

Uppkoppling:
b)
1/ + 5,0V
SN 7400
50071 500H
69
Matning:
Valj en hogohmig voltmeter, t ex en elektronisk voltmeter. Rita garna ett
diagram samtidigt som du mater. Det underlattar vanligtvis valet av mat-
punkter, vilket overlSts helt at dig sjalv. Mat minst 10 punkter.
U1 ha hb
Bearbetning:
Gradera nedanstaende diagram och aterge de uppmatta vardena. Positiva och
negativa strommar kan forslagsvis ges olika skalfaktorer for tydlighetens
skull.
70
Kommentarer:
Jfr fabrikantens rekommendation av koppling av icke anvanda ingangar
punkt 4).
Experiment 2 av for SN 7400 samt av statiska

stormarginaler
Upptagning av dverforingsdiagram med likspanningsmatning

Uppkoppling:
OV
Matning:
Minst 10 matpunkter registreras. Du far sjalv valja dem pa basta satt. Rita
darfor garna samtidigt med matningarna ett diagram s& inser du latt hur
matpunkterna ska valjas.
Vj (V) Vo (V)
71
Bearbetning:
Resultaten sammanfattas i nedanstAende diagram.
—1
Bl
::::
- T
:::
b
:::::
::::
:B tB
B
::: ::
|
i
Bestamning av statiska stormarginalerna (anvand den grafiska rutinen som

presenterades i den alternativa losningen till typexempel B).
Kan omradet med 1,6 ggr forstarkning enl laroboken identifieras i ovansta-
ende diagram?
Upptagning av dverforingsdiagram med oscilloskop

Uppkoppling:
Insignalen till NAND-grinden ska svepa inom omradet 0 till +5 V. En sinus
signal med Utt = 5 V duger bra. Ofta genereras emellertid sinussignaler
symmetriskt i forhallande till 0 V. I kopplingen nedan har vi darfor lagt in
en extra likspanning som forspanner signussignalen +2,5 V.
72
+ 5,0V
Sinus
f = lkHz
Utt = 5V SN 7400
500H O
Vj (till oscilloskop x) Vo (till oscilloskop y)
---------------- OV
Matning:
Forsok att arrangera oscilloskopinstallningarna sa att avlankningarna kan
graderas och den visade bilden blir sa lik den likspanningsmassigt upptagna
som mojligt. Rita av eller fotografera oscilloskopskarmen.
Kanslighet:
V/cm
£3
V/cm
X
Kommentar:
Oscilloskopbilden visar en viss hysteres. Vad beror den pa?
Tips for oscilloskopmatningen; Manga oscilloskop har endast y-avlankningen

kalibrerad. Om du tillfor samma signal bade till x- och till y-avlankningen
kan du emellertid latt kalibrera x-avliinkningen med utg&ngspunkt fran y-av-
liinkningens kalibrering. Samma signal i bada riktningarna ska ju ge en rat
linje och dess lutning talar om forhallandet mellan x- och y-kansligheterna.
Erhalls t ex ovanstaende bild och y-avlankningens kanslighet ar a^ V/cm

kan x-kansligheten latt beraknas. 7 rutor i x-led motsvarar 4 rutor i y-led.
73
= avlankningskansligheten i x-led
•4 = ^-7
a
x
Experiment 3 Experimentell bestamning av troskelvardet for VjL °ch typiska storm ar gi-
naler
Uppkoppling:
500 n
!■ L/rn I J™2
O-
1] SN 74 00
T Ul
u3
Matning:
Mat minst 10 punkter, vilka du valjer pa basta satt sjalv.
Uj (V) U4 (V)
74
Bearbetning:
Sammanfatta matresultatet i nedanstaende diagram.
aa
•a
aaa •a
aa
aa
•• ■aaaaa
ki • a ■••■■ aa •aaaaa
■ a aaaaa aa
aa
■ ■■■■ aa ■a
■ a !••■■ aa aa ■ ■■
■ a !•■■• aa an
• a aaaaa aa ■ aa
:i • • ••■•' ■a ■ aa
a aaaaa •a • ■■
aaaa aa a aaaaa ■a • ■•
•■ ■ an aa an
•• aa •••• aa aa a
•■ MM aa a aaaaa aa
•■ aaaa aa a aaaaa at •a
•■ ■ eaa aa a • ■■■■ • ■■
•• mi aa a aaaaai ■■ BOB
■• ■• aaaa ■■ a aaaaai ■■ ■■•
aa a aaaaai aa
■■••■■fl •• • •■• ■a •aaaaa ■ ■■
■■■■■■• •• aaaa ■■ ■ ■flflflfli aaa
■■■■■■■ ■■ aaaa aa ■■■■•■i ■ ■•
•■ aaaa aa • ••
■■■■■■• •• aaaa aa :: • ••
aaaaaaa ■■ ■ ■■■ aa
■■••■■• •• • ■aa aa • aaaaai Hi
■•••■■• •• •■•• ■■ a aaaaa ■ ■i
•• aaaa a aaaaai
aooalM •■ u MM aa »MMI
■■■■■■a ■■ aaaa aa ::::::: ■1
■■■■■■a ■■ aaaa ■a ai aa ■■•
■••■■■• ■■ ■ in aa ■ aaaaai at
■■■•■■• •■ ■■■« aa ai :::
::: . fit E: :::
■•■•■■• •0 ■■
■•■■■■• ■■
:: :::
■■•■■■•
■aaaaaa
■ •■•an
•■
••
••
4 if • ::: I :::: jtiT g:
...
■■■■■■■
■■••■■a
■■■•■■fl
■■••■■a
•■
• •■
:::: ff-
R ••
I ill
1 ai
iftT i
::::
1 rtfi S-
....I . . . II
n
1 :::: R
B St ....
ffl
| ■:::
IT TTTl t
g ::::::
!■•■■•
TT+
Si ::: :::: 44
. :
1w
■ ■••■ a
aaaai -Liu
■ ■■■i
■a ■ ■ i .... 1
5
:::::
:::::
:::::
*aaaaaai
■ a aaaaai
(■■aaaai
•••■■■■
io aaaaai
gg 44
St B
E HE i1w
■
B
H±
:: :
■t 14 4
aaaai
■■■I ■
laaaaan
iibimii
*■ ■■•■81
IP
I s §g n gg
■'mi aa ::: ■■•■.. :::: •■■■■
i iaa
■ aa
•■■
aai EE 1 R
r *••••• sii
■■■■•■■ :::: ■■•1
■
■ aa
iaa •■
B —- ....
■
■
■■■a :::::::
•■•a iiiiiiaaaa
::::
iiii!
iiiiii :::
■■
::
... 1
••••a aaaaa
• aaaa
aa
■ ■■ •■■•■a ■•■■ -
-' •
■ aa
a. ■ ■■ 1
: i: :::: 1
• aaaaaaaaa aa ■•••aa . . . . ■■■1 ■
■ aaaaa ■ •a
44 gg
■a
•■■■■ ::: !•■•■•
■ ■■■< 1
■•
• ■. a
■ ■a i
S 1 EE 3
::::: ::: :::::: :::: ::::: ::::::
nR
■ ■■ ■ a
::::::: ::: •■■■<!•■•■■ ::: :::
::::: aaaaaaa ■
aaaaaaa
a. :::::: ::::
... naan
aaaai
•■•■( >•■■■•
■ aa ■■■
■ aa :::
i ffi 11
aaaaa aa aa
■
—— •a...•• * Hi:::
■ ■••a■ ■■■■
!■■■■■ •■■• • •aai ) aaaaa
iiH Iiiiii
■ ■a
ai ::: ■aai
st
i w B
■ ■■■a ■■aa.
aaaaa
■■
■>■■■■■ iiii ■■••1
■ ■■■a■»JMaa ■ a. • ••••• '■•••a ::: :::
4444- w
H :::: tt : :•
■n |4
BB R
HH TTTT 44fi
♦ • I 1 4 j * trF Hit
1441 44- [4r
’ -444 Ex
444 Sj- 444-
... m 4*1
TH
4-U tit 444
111
St Xll-f- 111 4- 11 11 .
tf t * 4
-T*
IS rnf *4|T .... ♦ 111 -f•Hr
444 ■ 444- ■
tllllll ■
LS rTTTTTTTTTJ
TTT :!:: ....
4*4 ::: •4: ::::
Zb
fin
■fm mt frt ’ : ■ w •::: 1 TTh
:::
|4H
| U ^S
.
st
44 ••-• :::: B 4::
xE 4-11 4
Si
.... 11 1
yP 1
:::: aaaar -aaaai Si
1 aaaa■aaaaai
III Tffl r:::
s
Hi 4: 1i 111|
44
::: j
ixE
Ur dessa resultat kan = den hogsta inspanning som raknas som lag
bestammas.
VILA
Marginalerna kan beraknas ur dessa bestamningar som:
Experiment 4 Bestamning av stegfdrdrojningen

Fabrikanten specificerar normalt mycket noggrant hur stegfdrdrojningen
ska matas. Ofta medger inte ett skollaboratoriums utrustning att man repro
ducerar dessa matningar. En viss uppfattning om stegfdrdrojningen kan man
emellertid fa genom att koppla ett udda antal kretsar i en ring och darigenom
astadkomma positiv aterkoppling med atfoljande sjalvsvangningar. Ur svang-
ningsfrekvensen kan sedan stegens fordrojning bestammas.
Uppkoppling:
For att inte erhalla alltfor hog frekvens rekommenderas att koppla tvS. DIL-
kapslar, dvs 7 st NAND-grindar i serie (inte alia 8 ty da sjalvsvanger inte
kretsen).
+ 5,(71/
SN 7400
N = ett udda antal steg
75
Matning:
Bestam svangningsfrekvensen.
f= • '-\ •-<
Bearbetning:
Berakna stegfordrojningen = t^.
N = antalet seriekopplade NAND-grindar =
T = N
r*
Q-
Experiment 5 Uppbyggnad av en databuss genom tradning av grindar med oppen kollektor

Uppkoppling:
SN 7400 --------------------- 1
o “I TIL 209 A 1
- i
__________ i
I
SN 7400
£>
★Vcc Vcc Vcc
1 ¥ '1
Adress till Adress till
va!d sandare vald mottagare
Dimensionering av R^: Berakna med utgangspunkt fran garantivarden for

SN 7401 RLmax och RLmin.
76
Matningar:
Mat och variera R^. Bestam salunda max och min-varde for R^» dvs
Vid V_ hog okas RT tills Vn = 2,4 V

K
13 15 Lmax
Vid Vg lag minskas RL till V^ = 0,4 V RLmin =
Slutligen utfors funktionsmatningar av uppkopplingen och resultatet jamfors

med dvningsexempel 10.
6—Markesjo, Digital.i krelsur, Laborationcr 77
Arbetspaket D4
CMOS-kretsar
Omfattning
Arbetsmoment
D4:l Teori: Se laroboken kap D4

MOS-transistorn 1
PMOS och NMOS 2. 1 - 2.4
Principen for CMOS 3. 1 - 3.2
CMOS-vippor 4. 1 - 4.2
CMOS-kretsar och deras
specifikation 5. 1 - 5.3
D4:2 Typexempel med losningar A - G
D4:3 Ovningsexempel 1 - 12
D4:4 Laborationer Exp 1, 2 Exp 3
D4:1 Teori
Planering av normalkurs respektive storre kurs framgar av ovanstaende
tabell.

Bestam funktionstabeller och sanningstabeller vid negativ logik for de bada
>
nedanstaende PMOS-kretsarna. Ange aven kretsarnas benamning vid nega

tiv logik.
<■
■>
b)
78
Losning:
For PMOS-transistorerna galler att G = grindelektroden = 0 V stryper tran-
sistorn medan G = -10 V bottnar transistorn.
Fall a)
A B Qa A B Qa Q =A + B
a
NOR
L L H 0 0 1
L H H 0 1 0
H L H 1 0 0
H H L 1 1 0
Fall b)
——
A B Qb A B Qb Qb = A-B
1 L L H 0 0 1 NA ND
l L H L 0 1 1
H L L 1 0 1
H H L 1 1 0
to
Nedanstaende schema visar ett dynam islet 2-fas skiftregister med PMOS.
Anta 01 och 09, de bada klockpulserna, samt u-n givna enligt nedanstaende
diagram. Skissera u^, Ug, Ur och uq i nedanstaende samtidiga diagram.
vDD=-iov
----------------
—
&
--H F -
H l ----------------
"in
I I
I I
V
Eft steg
Antag rr>Son 2 << rOSon 3
rDSon 5 << rDSon 6
o -
-10V -
o ■
-1OV -
■ i r
"in
ru
o - —L t
-10V - —f
—I
I
79
Losning:
r'»-
— —
’'+■
1 1
1■
-- —
J - -1 ■
RCA CD 4044 A COS/MOS Quad

□
3-state RS-latchcs har ett kopp-

lingsschema enligt vidstaende.
a) Identifiera de olika delarna av
kopplingen och rita ett logik-
schema over en sadan latch.
b) Kretsen kallas ”3-state”. For-
klara denna benamning med hjalp
av logikschemat.
c) Gor en sanningstabell over R,
S, E och Q vid positiv logik. v$s
Losning:
a) R, S och E ingangarna ar alia forsedda med skyddskr etsar mot overspan-
ningar. Dessa ingar ej i den logiska delen av kopplingen.
Darefter kan tva NAND-grindar identifieras kopplade i latchkoppling. For

att lattare kanna igen dessa delar ritar vi en NAND-koppling i COS/MOS.
80
Dessutom Sterfinner vi en inverterare och en transmissionsgrind pa utgang
en frin latch-kopplingen. Kopplingens logikschema blir:
o
o
rr,,
rn
b) Transmissionsgrinden oppnas resp strings via Enable-ingangen. Oppen
I
,
transmissionsgrind kan ge Q hog eller lag beroende pa latchens lage. Stangs
transmissionsgrinden laggs utgangen Q i hogohmigt lage till jord (Vgg). Har-
av foljer beniimningen ”3-state”.
c) Sanningstabellen vid positiv logik blir:
O
R E
0 0 OC = open circuit = hogohmigt

1 0 OC
0 0 OC
1 0 OC
0 1 obestiimt tillstand, undviks
1 1 1
0 1 0
1 1 samma som foregaende, 1 eller 0
*oo Cl *DC
Vidstaende krets ar tagen fran RCA ♦

Q
CD 4006 A. 0
a) Rita ett logikschema over kopp-

lingen.
b) CL betyder klockpuls. Beskriv CL Voo *00
§
kretsens tillstand da CL = hog och

Ipt
da CL = l&g. CL
□
c) Identifiera kretsens totala funk-

£
tion.
NOTE all 'p -UN'T SUBSTRATES
ARE CONNECTED TO vD0
ALL "N" - UNIT SUBSTRATES
ARE CONNECTED TO Vss
92 C 5
Losning:
a) Kretsen bestar av ett antal inverterare och transmissionsgrindar. Logik-
schemat kan ritas enligt foljande:
CL CL
Tri Tr3
A
'I-
-o D+1
"
CL CL
t>°—
o
. W
*
—
I
I
«
4s
3
,
id
CL
81
b)
Tri Tr2 Tr3 Tr4 Anmarkning

C L = hog oppen stangd stangd oppen Io<5 och I4. bildar latch
CL = lag stangd oppen oppen stangd Ij och I2 bildar latch
c) Ij och I2 bildar en master-latch. I3 och I4 bildar en slav-latch.

Tillsammans bildar kopplingen en master-slave-vippa, eller ett master-
slave-steg i ett skiftregister.
voo
Identifiera de olika kretsfunktionerna

-
i vidstiende schema for RCA CD
l
4030. Studera kopplingens funktions-
l
tabell i ett antal punkter och bestam
darav kretsens logiska funktion ut- 2
bO-
tryckt i positiv logik. J
all p- Channel SuBSTrates

ARE INTERNALLY CONNECTED TO
Alt N-CHANNEL SUBSTRATES
ARE INTERNALLY CONNECTED to
Losning:
De fyra kombinationerna av insignaler ger:
h ^DD
_l
nuu
®°
EHEK
L_
Transmissions -
grind
1
Stangd
Oppen
I
Stangd
—
Oppen
L_
L
_L_
H
H
Nar transmissionsgrinden ar stangd far T4 och Tn spanning (VDD) och de

fungerar som inverterare.
Nar transmissionsgrinden ar oppen far och T3 ingen spanning. Det blir
i stallet transmissionsgrinden som bestammer spanningen i punkten D.
Sammanfattar vi funktionstabellen erhalls:
B A Q
L L L
L H H
H L H
H H L
82
Motsvarande sanningstabell vid positiv logik blir:
B A Q
0 0 0
0 1 1
1 0 1
1 1 0
Dvs det logiska uttrycket for Q kan skrivas som

Q =A ® B
Kretsen ar en EXOR-grind.
I kapitel D4 figur 4.27 aterfinns de garanterade in- och utspanningarna i

-
RCA COS/MOS serie 4000 vid Vgg = 5 V och Vgs = 0 V.

a) Anviind dessa varden for att berakna de garanterade stbrmarginalerna
for likstrom da kretsar ur 4000-serien driver andra kretsar ur 4000-serien.
b) Nedan visas ett bipolarsteg som driver en RCA 4012 NAND-krets.
+ 5,0V 5,0 V
o RCA 4012
0 V
Berakna ett hogsta resp lagsta varde for Rq om for transistorn galler:
B = 50, Upg = 0,7 V, RB = 100 kohm och I^gx “ lackstrommen kollektor
till emitter vid cut off, ICEX ~ 10 F°r 4000-serien galler IjL = 10 pA
och Ijjj = 10 pA.
c) Kan en standard TTL-krets med totempale direkt driva en krets ur 4000-
serien om bada matas Iran +5 V till 0 V? Om sa ej kan ske specificera var-
fbr.
d) Foresla slutligen nagon enkel koppling som loser det eventuella problem
som kan uppsta enligt c).
Losning:
Utspannmg InspOnning
VDDf=^0V
VOH = 4,99 V
4 -
Hmin 3,5 V
3 3-
2 2
VlLmo* = 1,5V
7 -
Mh = 4, 99 - 3, 5 *1,5 V
VOL=°fi1V
Cn
JO
UQ
>
O
ii
2
•»
^ss = ^
r*
in
>
Svar: Mu = 1, 5 V
II
J
83
b) Vid hog utspanning fran bipolartransistorn bestams RCmax:
+ 5,01/
(10 pA)
Vmin = 3,5 V
5-3,5
^150 kohm
Cmax -6 -12
10-10 +10-10
Vid Lag utspanning fran bipolartransistorn bestams Rp . :
+ 5,0 V
(10 pA)
A
^max 1>5 V
= 0, 043 mA
i:
I = 50 • 1= 50 • 0, 043 = 2, 15 mA
C B
i
= 1, 63 kohm
Cmin
2, 15
Svar: =150 kohm . = 1,63 kohm

M
C max Cmin ’
TTL CMOS
+ 5,0V
! H
etc.
11—i
84
- utspdnning CMOS - inspdnning
(V) (V)
ÎHmin 3t5 V
3- 3-
2- 2-
/
1-
Q) 1 -
Ovanstaende garanterade griinsvarden ger god marginal for Mt.
>
r2
II
jo
Diiremot racker inte marginalerna vid hog utspanning.
Svar: Standard TTL-kretsar med totempale kan inte direkt styra ut

CMOS-kretsar ur t ex RCA 4000-serien.
d) En enkel koppling, en extra yttre resistor inkopplad till TTL-kretsen,

loser problemet.
130 fl
Berakning av R*: Ett hogsta resp lagsta varde for Rx kan beraknas.
Vid hog utspanning Vjp|mjn = 3,5 V forser Rx den efterfoljande CMOS-kret-
sen med tillrackligt hog spanning. Endast lackstrommar begriinsar Rxmax
(jfr b).
= 5-3,5
a
xmax ~ ,-6 -12 150 kohm

10-10 +10- 10
Vid lag utspanning satts gransen vanligen vid de garanterade TTL-vardena

dvs Iql = 16 vid VqL = 0, 4 V. Alltsa
5-0,4
= 290 ohm
a
xmin
&9
16 • 10
Svar: Valj 290 ohm < R < 150 kohm
85
I Appendix C iterfinns bl a ett datablad for CD 4007 AE, "Dual Comple
□
mentary Pair Plus Inverter". Man har stor frihet att koppla denna kapsel
pa olika satt, se kopplingsforslagen a - f. I alternativ e ges en koppling
kallad "High Sink-Current Drive". Hur stor strom garanterar denna kopp
ling att minst kunna sanka vid +25 °C och VDD = 5 V utan att utspanningen
overskrider VQLmax for TTL-kretsar, dvs 0,4 V?
Loaning:
Ur tabellen avlases "Output Drive Current, N-Channel" I~N =0,3 mA
D min
vid VDD = 5 V, Vo = 0, 4 V och +25 °C.
• ) HiqH Sink-Current Driver

(6,3,10); (8.5,12).
*00 (11,14). (7,4,9)
IQMlOMkl vqq FUM.-U*>
<5 ---- £>—
I kopplingen har tre N-kanaler kopplats parallellt varfor den bdr kunna ga-
ranteras att ge minst 3 • 0, 3 = 0, 9 mA.
Svar: I0Lmin = 9 mA
1 En klockad NAND-grind i PMOS ar

uppbyggd enligt vidstaende schema. o -
Berakna uQ da klockpulsen ar 0 =
-10V
= -10 V och A = B = 1 (Negativ lo-
gik). For MOS-transistorerna antas
att rDSon3 = 10‘rDSon2 = 10’rDSonl
-T-0,5 pF
i
JI
Vidstaende schema visar en tva-fas-

klockad PMOS-inverterare. Man
o
konstaterar latt att denna krets aid-

-1OV
rig kopplar upp nagon likstromsvag,
varfor den blir mycket effektsnal.
0,5pF
Effektforlusten ar av storleksord-
ningen nW.
-10V
Visa i tv& tidsdiagram hur uQ varie-
rar under 0j och 02 a) da Uj = 0 V
b) d& u. = -10 V.
86
Ett steg av ett fyrskift PMOS-
register aterges i vidst&ende
figur. Skissera Uj och u2 da
a) Uj = 0 b) Uj = -10 V.
1—O
+4 4—-J-
#
I
LT
“T"
I nI ‘
U-1- ir
J --H
—1 F
T
1
1
4?
1
Ut
11
1
|----------
1
■- - i i -
U
t 1 r
L J
* - - i-t
1—TT L— —1.
Bestam de logiska uttrycken for Qa och i nedanstiende PMOS-kretsar.

Bestiim Q vid negativ logik men Q> vid positiv logik.
u c -o Qb
P TaoS
>
L
P MOS
TTT
QB
Det ar i manga fall aktuellt att bygga en 2-fas-klocka for MOS-skiftregister.

En sadan klocka kan astadkommas med nedanstaende koppling.
SN 7400 SN 7416
9^
■Q
Om uA ar givet i nedanstaende diagram redovisa 01 resp i tva samtidiga

re
diagram.
Vidstaende schema ar taget ur
RCA databok for COS/MOS 4000-
serien. Till kretsbeskrivningen
hor aven ett logikschema over
kapseln med angivna ben. Rita in
detta logikschema i kapseln. An-
slutningarnas numrering over-
ensstammer med kapselns ben-
nummer.
74 73
QJ
12 11 10 9
—
—
—
—*
— K
VO
<\j
I typexempel C diskuterades uppbyggnaden av RCA CD 4044 A. I deluppgift

ritades ett logikschema over kretsen. Anviind detta for att foresla hur en
"studsfri kontaktslutning” ska astadkommas med hjalp av en vaxelkontakt
och CD 4044 A.
Vidstaende schema visar en klockad

D-latch i CMOS. Hur ska signale ma
Gj ... mandvreras a) om data
I
I
ska lagras b) om ny data ska lasas
in?
Ange signalerna med H = hog och
L = lag i nedanstaende tabell:
1
G1 G2 G3 g4
a)
b)
i
Ett antal 4-input NOR-grindar, RCA

CD 4002 AE, har parallellkopplats for
att kunna driva en standard TTL-
krets. Hur manga 4002-grindar er-
fordras for att man vid +25 °C ska
i *
kunna garantera drivningen och darvid Standard
N st TTL
halla 0,4 V statisk stormarginal? For
datauppgifter se appendix C. Vdd=+5V
Vss= OV
88
✓
10 Vidstaende koppling visar en CMOS-
inverterare och dess overforingsfunk-
tion. Resistorerna ska valjas sa att
9
inverteraren fir en lamplig vilopunkt,
Uqq = 5 V. Steget kan da anvandas
som forstarkarkoppling for sma sig
naler. Bestam R2.
W4
10 (V)
11 Tva CMOS-inverterare ar kopplade

enligt vidstaende figur. De bildar c
darvid en astabil vippa. Inverterar-
9
nas overforingsdiagram antas givet.
Redovisa forloppen Uj, u2 och U3 i
tre samtidiga tidsdiagram. Berakna
aven frekvensen om R = 100 kohm
och C = 1 nF.
12 Vidstaende koppling visar en mono-

stabil vippa uppbyggd med en NOR-
grind och en inverterare i CMOS,
Uj ar en positiv triggerpuls.
a) Redovisa forloppen Up u2, u2
och U4 i fyra samtidiga diagram.
o
b) Bestam ett uttryck for pulstiden.
Omslagsnivan antas vid Vr>£)/2.
Svar och anvisningar till ovningsuppgifter D4:3
1 d> = -10 V gor T3 och ledande. A= B= 1 (-10 V) gor och T2 ledande.
DSonl + rDSon2
-10 = -1,67 V
II
c
o
DSonl + rDSon2 rDSon3
89
2
o
-1OV
o t
-1OV
a) uT = 0 o t
10* 0,5-/d'2 50 s
-1OV
o t
b) = -10 V
-1OV
t
o
-1OV
t
c
-1OV
t
-10 V
t
J
-1OV
s o
a) u} = 0 4-— t
-1OV
\(T*50s)
t
-10 V
I
s*
-10 V
3
o
II
r
T
I
-1OV
t
Q = hog om strom flyter via A • B eller C. Vici negativ logik innebar detta:
4-
a
W
£>
+
>
II
Qa = (A • B + C)
= hog om strom flyter via C och A eller B. Vid positiv logik innebar
detta:
(A1 + B)
q' = [c * (A' + b')] = c +a• b
Qb = (A • B + C)
90
-i
6
2 •1
A 9
GNO —
7 1/4 CD4044A
IMO
Vf
—
/
G1 G2 G3 °4
a H L L H
LU L H H L
Hog utspanning: VQHinin = 8,4 V.

-
Databladet for 4002 anger vid = 5 V och Vq = 2, 5 V I^P = -0, 3 mA.

TTL-kretsen kraver 40 //A, siledes inget problem.
Lag utspanning: VQLmax
Databladet for 4002 anger IDN = 0,3 mA vid Vq = 0,4. Varje NOR-grind har
4 parallellkopplade N-kanaler. Iq^ = 44 • 0,3 = 41, 2 mA/grind. TTL kraver
1,6 mA. Alltsa erfordras 2 st 4002 grindar.
10 U = 5 V ger Uj = 4, 5 V enligt overforingsdiagrammet
K
?)
U. =
1
+
O
R = 9 Mohm
■5
91
11 T = 2-RC - In 3
f = 4,55 kHz
^DD
^DD
^DD
12 T = RC In 2
7?D
^DD-
^DD~
VpD
2
t
92
D4:4 Laborationer

studerat liiroboken kap D4,
2
< > speciellt behandlat typexempel F och G samt ovningsuppgift 9,
<i studerat hanteringsanvisningar for MOS-kretsar,
studerat databladen for CD 4001, CD 4011 samt CD 4016 i appendix C.
2

redogora for hanteringsanvisningarna for MOS-kretsar,
2
o redogora for bverforingsdiagrammet for en 2-input NAND-grind

och hur antalet parallellkopplade ingangar paverkar bverforings-
diagrammet,
o bestamma de statiska stormarginalerna ur bverforingsdiagrammet,
redogora for vilka faktorer som paverkar belastbarheten av en
□
CMOS-grind,
redogora nagot for linjariteten hos en transmissionsgrind.
c
Introduktion
Du ska experimentellt fa undersoka en rad typiska egenskaper for CMOS-

kretsar samt lara dig att hantera dem pa ett sa sakert satt som mojligt.
MOS-kretsar riskerar latt bli skadade av elektrostatiska laddningar, sa-
dana som vi vardagligen gar och laddar upp oss med bl a pa grund av syn-
tetfibrer i klader och mobeltyger.
Hanteringsanvisningar for MOS-kretsar
Aven om alia ingangar ar skyddade med resistorer och dioder maste man
vara speciellt uppmarksam mot riskerna med elektrostatiska urladdningar
vid hanteringen av MOS-kretsar. Uppladdningar pa grund av plast och nylon-
material i var kliidedrakt och ovriga omgivning kan speciellt vid dagar med
lag relativ fuktighet ge kiinnbara urladdningsfenomen. Vi erfar kanske pa
sin hojd ett visst obehag medan MOS-kretsarna upplever urladdningarna
som odesdigra. Laddningsmangderna ar mycket sma, men spiinningarna av-
sevarda, 10 - 100-tals kV. Ur RCA Application Notes gor vi foljande sam-
mandrag.
1. Tilledningarna bor vara i kontakt med ett ledande material utom under
sjalva provmatningen eller i driftkopplingen. Detta betyder bl a att du
forst bor koppla upp kretsen pa kopplingsdacket och som sista atgard
ansluta MOS-kapseln. Inga ingangar far lamnas oppna. Icke anvanda in
gangar ansluts antingen till VDD eller Vgg.
2. Lodpennor, metalldelar, fixturer och verktyg bor vara jordade. Innan
du tar i en MOS-krets var noga med att ladda ur dig mot jord.
3. MOS-kapseln far inte anslutas till eller bortkopplas fran ett system un
der spanning. Transienter kan latt ge permanenta skador.
4. Insignaler fir inte anslutas om spanningsforsorjningen ar bortkopplad.

I Elektronik, Inledande kurs B, Gunnar Markesjo, sid 85, figur 5. 18 visas
en bild over hur en laborant forslagsvis utrustas vid sin laborationsplats.
Vi ska inte ga till overdrifter i detta avseende utan far ta forlusterna av en
och annan MOS-krets, men nagra ytterligare papekanden ma goras.
5. Det finns ledande skumplastdukar, sadana som kapslarna ofta stoppas in
i vid leveransen. Sadana kan man breda ut pa laborationsbordet och jor-
da.
7— Markesjd, Digitala kreuar, Laborationer 93
6. Ar luftfuktigheten for lag, relativa fuktigheten under 40 %, bor den okas
med hjalp av liimplig befuktare.
7. Det ar val inte vanligt med heltackande mattor i vara skolor, men det
vore olampligt med sadana pa laboratoriet. Stolarna bor inte vara for-
sedda med nylontyg utan hellre enkelt bomullstyg. Sjalv bor du se till
att inte anvanda nylonunderklader den dag du ska laborera med MOS-
kretsar.
8. Forvara alltid MOS-kretsarna i fabrikantens forpackning, platskena eller
ledande skumplast. Vanlig skumplast far inte anvandas.
Materielforteckning
1 st stabiliserad likriktare, 5 - 10 V
2 st universalinstrument, Volt-amperemeter
1 st kopplingsdack
Komponenter:
1 st IC-krets CMOS CD 4001 AE
1 st " " CD 4011 AE
1st ” " CD 4016 AE
st resistor, 1 kohm
st ” ,10 kohm
*
st omkopplare (t ex Siemens 9102 527)

st potentiometer, 5 kohm
st " , 50 kohm
Experiment 1 Upptagning av overforingsdiagram och statiska stormarginaler for en 2-input

NA ND-grind i CMOS
Uppkoppling:
For stiftnummer och ovriga data se appendix C. RCA CD 4011 eller liknande
valjs som undersokningsobjekt. Alla icke anvanda ingangar till kapseln kopp-
las till jord. VDD = +5 V, Vgg = 0 V. Vi ska speciellt undersoka hur over-
foringsdiagrammet forandras om endast en ingang anvands och om tva in
gangar kopplas parallellt.
CD401 1 AE
5 kA
Man kan tanka sig ett ytterligare kopplingsalternativ, namligen:
94
Varfor undersoker vi inte detta fall?
Matning:
Med voltmeter mats Uj och LT2 i de bada forsta fallen. Minst 10 matpunkter
valjs och registreras. Du far sjalv valja lampliga matpunkter.
u. U2a Ulb U2b

la
i
J1
Bearbetning:
Sammanfatta matningarna i diagramform.
::::
::::
H+j
Bestamning av stormarginalerna for likspanning: Pa samma satt som vid

TTL-kretsar anvander vi en grafisk rutin for att bestamma stormarginaler
for likspanning. Bedom omslagsnivan och darur ett varde for UjHmiii*
95
a a
lHmin
ILmax
ii
M i % av
sc
DD
M i % av
ii
DD
r
Experiment 2 Bestamning av max utstrommar och utimpedanser hos 2-input NAND- och
2-input NQR-grindar i CMOS
En vanlig situation ar kopplingar, dar CMOS-kretsar driver standard TTL-
logik. Lat oss valja detta fall for undersokningar av CMOS-kretsarnas ut-
gangsegenskaper. Vi ska saledes mata utstrommarna vid VQHmjn = 2,4 V
och VQLrnax =0,4 V. Vi valjer att undersoka RCA:s
CD 4001 AE Quad 2-input NOR
CD 4011 AE Quad 2-input NAND
Uppkoppling:
For datauppgifter se Appendix C.
Hog utspanning Lag utspanning
Hog utspanning
_______________________+5,0 V
o
CD 4011
Matning:
Strommen mats i de olika fallen sedan Uq justerats till de angivna varde-
na. OBS! att belastningen R^ omsom kopplas till +5 V och omsom till 0 V.
I bada fallen ska Rt justeras till angiven spanning Uq varvid Io ska avlasas.
Dessutom frankopplas R^ eft kort ogonblick och tomgangsspiinningen = EQ
avlases.
For CD 4001 erhalls:
Forvantad ut Berakna

A B
spanning H/L uo Eo Rut
.. ____________
L L
L H
_________________
H L
H H
96
Losning:
Totala adressordets langd = x + y = C
y=C -x
x
Antalet rader = r = 2
Antalet kolumner = k = 2^ = 2^
x C
Antalet minnesceller = N = r • k = 2 *2
to
II
o
N= to
Svar: Nej, antalet minnesceller ar oberoende av kvoten — och endast be-

roende av C = x + y. V
Manga minnestyper anvander koincidensprincipen for val av minnescell.

Minnet ar da organiserat som en matris i rader och kolumner. En onskad
minnescell valjs ut genom att valja den rad och den kolumn i vars kors-
ningspunkt cellen aterfinns. Med r = rader och k = kolumner kan saledes
N minnesceller valjas.
N= r•k
Hur ska kvoten r/k valjas, om man med ett begransat antal rader och ko
lumner vill kunna valja sa manga minnesceller som mojligt?
Losning:
r
rader N = r• k
kolumner
N = r-k
Om antalet rader och kolumner ar konstant = B ar:
B=r+k
k= B
m
i
och saledes:
eq
N = r(B - r) = r •
Deriveras N med avseende pa r erhalls:
dN
= B - 2r
dr
dN
Maximum erhalls for — = 0
dr
B - 2r = 0
^1
dvs
II
II
Svar: Man bor valja rA = 1, dvs minnesmatrisen bbr vara en kvadrat.
101
INTEL 1405 A ar ett 512 bitars atercirkulerande MOS-skiftregister, som
O
anvands som ett serieminne. Fabrikanten ger nedanstaende logikschema
for minnets uppbyggnad. Klockpulser etc har inte angivits men daremot
grindar for lasning, skrivning och recirkulation. Dessa funktioner styrs
via ingangarna A, B, C och D. Ange i nedanstaende tabell hur dessa ska
styras i de tre olika fallen.
Losning:
Funktion A B C D
Skriv till minnet utan samtidig

utlasning H H H L
Lat inlast information cirkulera L X X L

utan samtidig utlasning X L X L
X X L L
Las fran minnet medan samtidig
cirkulation uppratthalls L H H
lAj
H = hog, L = lag, x = irrelevant, dvs utan betydelse, hog eller lag.
INTEL 1405 serieminne innehaller 512 bitar och kan saledes lagra 64 bytes.
Om recirkulationen sker med en klockfrekvens av 2 MHz hur lang blir da
medelaccesstiden for en byte?
Losning:
Med medelaccesstiden menas den tid som i medeltal atgar fran det ogon-
blick da adressen ges till dess att byten finns tillganglig i ett yttre regis
ter.
1 byte = 8 bitar
Vi betraktar till en borjan den forsta av dessa bitar. Medelaccesstiden for
den forsta biten ar 512/2 = 256 skiftningar. Den onskade biten kan ligga i
tur att lasas ut eller just ha passerat utlasningsdonet och maste passera
512 nya skiftningar innan den finns tillganglig for utlasning.
Medelaccesstiden for en byte = medelaccesstiden for den forsta biten + ut-
skiftning av de ovriga efterfoljande 7 bitarna, dvs 256 + 7 = 263 skiftningar.
1
Varje skiftning kraver =------ 0, 5 /is

II
-
2-10
Medelaccesstiden for en byte = 263 • 0, 5 = 131, 5
Svar: Medelaccesstiden for en byte = 131, 5
102
SN 7488 AA ar ett 32x8 ROM som maskprogrammerats med en sinustabell,
Datauppgifter aterfinns i appendix D. Man ska saledes med hjalp av detta
ROM kunna bestamma t ex sin 22, 5°. Anvand databladets uppgifter for att
bestamma sin 22, 5° dels i binar form, dels i decimal form. Jamfor garna
det erhallna resultatet med motsvarande varde ur en raknetabell eller fran
en raknedosa. - Ar det troligt att raknedosan innehaller ett ROM av typen
SN 7488 AA for bestamning av sinus?
Losning:
De 32 olika adresserna motsvarar vinkeln 0 -90° uppdelade i 32 intervall.
Adressen till vinkeln 22, 5° ar saledes:
22,5-32
A= = 8, 00
90
Adressen 8^q =01000 lagrar 01100001 vilket ska lasas som
1
0.01100001 = = 0,37890610
+
256
00
Jamfort med vad Hewlett Packard HP 25, raknedosa ger
sin 22, 5° = 0, 382683
Skillnaden mellan de bada sinusvardena beror pa intervallstorleken vid

adresseringen av SN 7488 AA.
Accesstiden vid lasning fran SN 7488 AA ar delar av us medan raknedosan

kraver nagon sekund. Det ar saledes inte troligt att raknedosan anvander
ett ROM for att direkt sla upp sinus for vinklar. Troligare ar att dosan an
vander en serieutveckling for berakningen.
Svar: Enligt SN 7488 AA:

5'
22,5° = 0, 37890610
CO
Enligt HP 25: 22,5° = 0, 38268310

Raknedosan anvander en serieutveckling for berakning av sinus.
•
I laroboken kap D figur 5. 24 visas ett logikschema over Texas Instruments

RAM SN 7489. Detta minne ar organiserat som 16x4, dvs i 16 ord vardera
med ordlangden 4 bitar.
Adress < > Data ut
V
Data in
Anvand ovanstaende symbol samt ett erforderligt antal SN 7400 och SN 7403
for att organisera om minnet till 64 x 1 (vid lasning).
103
Losning:
A ME s.
xw
B $2
A dressingang
SN 7489
c S3
0 $4
WE DiD2D3D4 SN 7400 SN 7403 (0/C)
SN 7400
OBS! Funktionstabellen for en NOR-grind ar:
A B X
x
L L H
Co
L H L
H L L
H H L
G Nedanstaende beskrivning av RAM 93410 ar taget ur Fairchilds TTL Appli

cation Handbook:
INPUTS OUTPUT MODE
CS! cs2 cs3 WE din dout
H X X X X H Not Selected
X H X X X H Not Selected
X X L X X H Not Selected
L L H L L H Write Zero
L L H L H H Write One
L L H H X dout Read data from
addressed location
LEADS LOADING
CS i ,CS2/CS3 0.5 UL
A0’A7 0.5 UL
dIN 0.5 UL
dout 1OUL
WE 0.5 UL
1 UL - 40 pA High/1.6 mA Low
10 UL is the output Low drive factor. An
external pull up resistor is needed to provide
High level drive capability. This output will
sink 16 mA max at Vqj-|- = 0 45 V
A4 A5 Ag A7
a) Datautgangen bar tydligen oppen kollektor. Berakna lagsta tillatna ’’pull-

up”-resistor. Drivspanningen ar 5 V, anvand for dvrigt uppgifter ur ovan-
104 staende klipp.
Losning:
a) Hogsta garanterade strom som utgangen sanker ar 16 mA varvid UCEmax
= 0, 45 V. Detta ger
5 - 0,45 16 mA
= 0, 280 kohm
Lmin 16
= 0,45
Svar: a) RT . = 280 ohm.

' Lmin
b) Nedanstaende uppbyggnad med Fairchilds RAM 93410 ar ett exempel pa

hur man med CS = chip select-ingangarna kan bygga ut ett minne. Vilken
omfattning har nedanstaende utbyggnad, dvs hur manga ord har minnet samt
hur manga bitar har ordlangden?
Din Din __
vcc -1 - o WE Ao Al A2 A3 A4 Ajj A6 A7 A8
Ao A, A2 A3 A4 Ag Ag A7 Ao A, a2 A3 a4 A5 Ag a7
cs CS
93410 93410
256 WORD 256 WORD
BY ONE BIT BY ONE BIT
WE WE
READ WRITE READ WRITE
MEMORY MEMORY
°OUT Dqut
Ao A A? A3 A4 Ag Ag A7 AO A, A.' A3 A4 Ag A6 A?
CS cs
93410
256 WORD 256
BY ONE BIT WE BY o
WE
READ WRITE READ
MEMORY MEMORY
Dqut
Losning:
Adressingangarna ar Aq ... Ag dvs 9 st. Dessa kan adressera 29 = 512 ord.
Adresseringen utover minnesenheternas 8 normala ingangar erhalls med
hjalp av CS-ingangarna.
Ordlangden: De bada vanstra minnesenheterna har CS-ingangarna kopplade
lika, dvs de ger bit nr 0 resp bit nr 1. Samma galler de bada hogra minnes
enheterna, dvs ordlangden ar 2 bitar.
Svar: Minnets kapacitet ar 512 x 2 bitar.
105
1 Man onskar programmer a ett ROM, bestaende av en diodmatris, for om-

vandling av Gray-kod till decimal-kod. Visa i nedanstaende matris hur dio-
derna ska kopplas in. Positiv logik.
Gray-kod Decimalkod
ABC D
0 0 0 0 0
0 0 0 1 1
0 0 1 1 2
0 0 1 0 3
0 1 1 0 4
0 1 1 1 5
0 1 0 1 6
0 1 0 0 7
1 1 0 0 8
1 1 0 1 9
cc
Ct
Ct
0 ■J
r>o^
■A
S?
Qi
1 p°
bo
* ;1 ;1 /1 t* ; 1 t1 ;1 Lr
Co
CM
oooO )
106
2 Man onskar programmera ett ROM, bestaende av en diodmatris, for om-
vandling fran decimalkod till binarkod. Visa i nedanstaende matris hur
dioderna ska kopplas in. Positiv logik.
Decimalkod Binarkoc
w x y z
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
■X
tv
n(
Yd)
N
cc
Man onskar programmera ett ROM, bestaende av en transistormatris, dvs

bestaende av transistorer inkopplade i korsningspunkterna mellan ordled-
ningar och bitledningar. (Se kapitel D figur 5. 14.) Man onskar vidare
programmera en kodomvandling fran Graykod till Decimalkod samt vidare
till Binarkod, se nedanstaende tabell. Positiv logik.
Graykod Decimalkod Binarkod

ABC D w x y z
0 0 0 0 0 0 0 0 0
0 0 0 1 1 0 0 0 1
0 0 1 1 2 0 0 1 0
0 0 1 0 3 0 0 1 1
0 1 1 0 4 0 1 0 0
0 1 1 1 5 0 1 0 1
0 1 0 1 6 0 1 1 0
0 1 0 0 7 0 1 1 1
1 1 0 0 8 1 0 0 0
1 1 0 1 9 1 0 0 1
For enkelhets skull anvands en ring for att ange inkopplingen av en transis
tor enligt foljande metod:
107
Ange inkopplingen av transistorer med ringar i foljande matris.
0z
03
x
X
N
I laroboken kapitel D figur 5.26 presenteras en del av INTELs datablad for

RAM 21 02.
a) Hur ar detta minne organiserat, dvs bestam antalet ord samt ordlangden.
b) Ar minnet flyktigt? Vad menas med detta begrepp?
c) Ar lasningen destruktiv? Vad menas med detta begrepp?
d) Hur ska ingangarna R/W samt CE styras vid lasning resp skrivning?
ROM, SN 7488 AA, se Appendix D, ska maskprogrammeras for binar mul-

tiplikation av tva tai. Det ena talet betecknas EDC och bestar av 3 bitar me-
dan det andra talet betecknas BA och bestar av 2 bitar. Multiplikationen
kan saledes stallas upp som
E D C
x BA
108
Bestammer man nu resultatet for alia tankbara kombinationer av binara ta-
len EDC och BA samt anvander EDCBA som minnesadress kan de skilda re-
sultaten lagras i motsvarande minnespositioner. En sadan "multiplikator"
blir mycket snabbare an en aritmetisk multiplikator. Multiplikationstiden
blir lika med minnets accesstid.
Uppratta nu en erforderlig programmeringstabell for SN 7488 AA enligt ne-
danstaende formular:
INPUTS OUTPUTS
WORD BINARY SELECT ENABLE
E D c B A G Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1
0 0 0 0 0 0 0
1 0 0 0 0 1 0
2 0 0 0 1 0 0
3 0 0 0 1 1 0
4 0 0 1 0 0 0
5 0 0 1 0 1 0
6 0 0 1 1 0 0
7 0 0 "7^ 1 1 0
8 0 1 0 0 0 0
9 0 1 0 0 1 0
10 0 1 3 0 1 0 0
11 0 1 0 1 1 0 7
12 0 1 1 0 0 0
13 0 1 1 0 1 0
14 0 1 1 1 0 0
1u
16 1 0 0 0 0 0
a
17 1 0 0 0 1 0
18 1 0 0 1 0 0
19 1 0 0 1 1 0
20 1 0 1 0 0 0
21 1 0 1 0 1 0
22 1 0 1 1 0 0
23 1 0 1 1 1 0
24 1 1 0 0 0 0
25 1 1 0 0 1 0
26 1 1 0 1 0 0
27 1 1 0 1 1 0
28 1 1 1 0 0 0
29 1 1 1 0 1 0
30 1 1 1 1 0 0
31 1 1 1 1 1 0
All X X X X X 1 1 1 1 1 1 1 1 1
Anvand databladet over SN 74170 i Appendix D for att besvara foljande fra-
-
gor:
a) Hur stor ar typisk accesstid for SN 74170?
b) Hur ar utgangarna anordnade, totempale, passiv pull up eller oppen kol-
lektor?
Kan lasning och skrivning ske samtidigt i skilda ord?
o
d) Hur adresseras och styrs inskrivning i orden 0, 1, 2 resp 3? Gdr upp en

tabell over erforderliga spanningsnivaer, H/L, vid resp ingangar.
e) Hur adresseras och styrs utlasning av orden 0, 1, 2 resp 3? Gdr upp en
tabell over erforderliga spanningsnivaer, H/L, vid resp ingangar.
f) Hur forhaller sig polariteten hos inskriven resp utlast information, eller
om inskrivning sker med H spanning vilken niva far da utlasningen av
samma minnescell?
Organisera ett RAM om 16 ord x 8 bitar med hjalp av ett antal SN 74170
samt NAND-grindar och inverterare. Det racker att redovisa en uppkopp-
ling for adressering och lasning. For datauppgifter, se Appendix D.
00
Organisera ett RAM om 16 x 1 bi tar med hjalp av SN 74170 samt inverterare

och NAND-grindar. Det racker att redogora for uppkopplingen for adresse
ring och lasning.
8— Markesjd, Digitala kretsar, Laborationer 109
Svar och anvisningar till dvningsuppgifter D5:3
1^
cc
X x1 X X X X xx ------------ 0
X X X _______ , X
’x X X _______ 0
>
X X
I
X
X .X ------------ 0 z
1 1 1
X
1
x’
110
3
ct
0:
Oq
Oi
r \j
a) 1024 ord, ,ordlangd = 1 bit, 1024 x 1

b) Minnet ar flyktigt, dvs inskriven information forloras vid spanningsbort-
fall (bortfall av Vcc).
c) Ej destruktiv lasning. Destruktiv lasning innebar att de lasta cellerna
t ex nollstalls vid lasning.
R/W CE
Lasning H L
Skrivning L L
111
INPUTS OUTPUTS
E D c B A G Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1
0 0 0 0 0 0 0 X X X 0 0 0 0 0
1 0 0 0 0 1 0 0 0 0 0 0
2 0 0 0 1 0 0 0 0 0 0 0
3 0 0 0 1 1 0 0 0 0 0 0
4 0 0 1 0 0 0 0 0 0 0 0
5 0 0 1 0 1 0 0 0 0 0 1
6 0 0 1 1 0 0 0 0 0 1 0
7 0 0 1 1 1 0 0 0 0 1 1
8 0 1 0 0 0 0 0 0 0 0 0
9 0 1 0 0 1 0 0 0 0 1 0
10 0 1 0 1 0 0 0 0 1 0 0
11 0 1 0 1 1 0 0 0 1 1 0 1
12 0 1 • 1 0 0 0 0 0 0 0 0
13 0 1 1 0 1 0 0 0 0 1 1
14 0 1 1 1 0 0 0 0 1 1 0
15 0 1 1 1 1 0 0 1 0 0 1
16 1 0 0 0 0 0 0 0 0 0 0
17 1 0 0 0 1 0 0 0 1 0 0
18 1 0 0 1 0 0 0 1 0 0 0
19 1 0 0 1 1 0 0 1 1 0 0
20 1 0 1 0 0 0 0 0 0 0 0
21 1 0 1 0 1 0 0 0 1 0 1
22 1 0 1 1 0 0 0 1 0 1 0
23 1 0 1 1 1 0 0 1 1 1 1
24 1 1 0 0 0 0 0 0 0 0 0
25 1 1 0 0 1 0 0 0 1 1 0
26 1 1 0 1 0 0 0 1 1 0 0
27 1 1 0 1 1 0 1 0 0 1 0
28 1 1 1 0 0 0 0 0 0 0 0
29 1 1 1 0 1 0 0 1 1 1
30 1 1 1 1 0 0 o 1 1 1 0
31 1 1 1 1 1 0 1 0 1 0 1
All X X X X X 1 1 1 1 1 1 1 1 1
a) 20 ns
b) oppen kollektor
c) Ja, skriv- och lasingangarna har skilda adressingangar.
d) Inskrivning sker da Gw = L
wB WA
Ord nr 0 L L
1 L H
2 H L
3 H H
e) Utlasning sker da G-^ = L
rb ra
Ord nr 0 L L
1 L H
2 H L
3 H H
f) Samma polaritet erhalls pa den utlasta informationen som anvands vid

inlasningen. Detta ar en egenskap som langtifran alia halvledarminnen har.
112
Anvand symbol
SN 74 170
^
74170 74170 74170 74170
1
I
74170 74170 74170 74170
Read
Enable
o
(00)
(01)
(10)
(11)
113
8 Adressering och utlasning:
SN 74170
Gr
w/r
i>
Is
--A
A d re s s
A-
Is
l\)
bl
£>
ci
D5:4 Laborationer

studerat kapitel D5 grundligt,
o o
speciellt behandlat typexempel E, F och G samt lost dvningsuppgif-

terna 5, 7 och 8,
studerat databladet for SN 7489 i appendix D.
o
Efter denna laboration ska du kunna:

redgora for hur de olika Enable-ingangarna anvands,
o o
organisera om ett minne till okat antal ord resp okat antal bitar per
ord,
uppratta sanningstabell for programmering av ett RAM for att losa
o
ett givet logiskt samband, t ex binar multiplikation av tva binara tai.
114
Introduktion
Experimenten i denna laboration ska ge dig en mera handgriplig erfarenhet

av halvledarminnen, hur de fungerar utifran sett, hur man kan program -
mera ett RAM att satisfiera en given logisk funktion, har exemplifierad
av binar multiplikation av tva tai, och hur man organiserar om minnes-
uppbyggnaden for att oka ordlangd eller antal ord. Vi anvander genom-
gaende det RAM som laroboken presenterar, SN 7489.
Mater ielforteckning
1 st kopplingsdack
Komponenter:
st IC-krets, TTL SN 7489
rv>
st ” SN 7404
st " SN7412
rvj
st lysdiod TIL 209 A eller liknande

4^
st resistor, 330 ohm

rfx
17 st ” ,1 kohm
2 st omkopplare (minst 12 slutningar, t ex Siemens 9102 527)
Experiment 1 Funktionsprov av ett bipolart RAM, SN 7489

Se Appendix D for narmare specifikationer och data betraffande SN 7489.
Med funktionsprovning menar vi i detta fall, att du ska koppla upp en min-
neskapsel, skriva in ett visst monster av ettor och nollor och darefter lasa
ut samt kontrollera att samma monster erhalls igen.
Uppkoppling:
+5 V
H
H ft Iita Hi 330 A
bCti
o-------------
SN 7489
WE
\ \ \ \ ME
TIL 209 A
Dj D? D3 DA GND
+5 V
i i t i'“ o i'‘fl
T ex:
\ \ \ \ Siemens
9102 527
115
Matning:
Inskrivning: ME = Utlasning: ME =
WE = WE =
Du valjer sjalv ett monster for inskrivning och redovisas detta i nedanstaen-
de tabell:
Adress Inskrivet Utlast

A B c D D1 °2 D3 °4 S1 S2 S3 S4
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 1
Kommentarer angaende polariteten hos Sj - jamfort med Dj - :
Experiment 2 Programmerad multiplikation

I dvningsuppgift 5 har redan programmering av binar multiplikation disku-
terats. For att anpassa oss till SN 7489 valjer vi nu att programmera mul
tiplikation av tva binar a tai, vartdera bestaende av tva bitar, dvs
A B
x C D
o
•
a) Uppratta en sanningstabell for denna binar a multiplikation samt fyll i ne-

danstaende tabell.
b) Las in sanningstabellen i SN 7489 samt bestam med hjalp av experimen-
tellt produkterna
C
i
116
Forberedelse:
Sanningstabell for binar multiplikation av (AB)x(CD)
A B C D D1 D2 D3 D4
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
i n 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
Uppkoppling:
Samma som Exp 1. Observera dock polariteten hos den utlasta informationen.
Matningar:
Sedan programmet lasts in utfors foljande multiplikationer som uppslag i
minnet:
IN
x (
I
10
to
IN
x (
II
10
to
Fyll i parenteserna ovan.

Kommentar:
Experiment 3 Organisation och uppbyggnad av ett RAM med SN 7489 som medger utlasning
och adressering av 32 x 4 bitar
Din uppgift ar att foresla en uppkoppling, utfora den samt visa att kopplinge
c
fungerar. Till ditt forfogande har du:

2 st SN 7489
1 st SN 7404
omkopplare och resistorer i erforderlig omfattning
4 st lysdiod TIL 209 A
117
Uppkoppling:
118
Matningar:
Kontrollera kopplingens funktion.
Kommentar:
Experiment 4 Organisation och uppbyggnad av ett RAM med SN 7489 som medger utlasning
och adressering av 64 x 1 bitar
Vi koncentrerar uppgiften pa adressering och utlasning. Inskrivningen lam-
nar vi darhan, dvs vi tillater att den sker organiserat som 16 x 4 bitar. Din
uppgift ar saledes att foresla en uppkoppling, utfora densamma samt kontrol
lera dess funktion. Till ditt forfogande har du foljande komponenter:
1 st SN 7489
1 st SN 7404
st SN 7412
IC
omkopplare och resistorer i erforderlig omfattning

1 st lysdiod TIL 209 A
Uppkoppling:
Matningar:
Kontrollera kopplingens funktion.
Kommentar:
119
Appendix A
Datablad BSX20
TIL 209A
121
BSX19
BSX20
VERY HIGH SPEED SWITCHING TRANSISTORS
RATINGS (Limiting values) ‘)

N-P-N silicon planar epitaxial transistors in a TO-18 metal envelope with the Voltages
collector connected to the case. The BSX19 and BSX20 are primarily intended
Collector-base voltage (open emitter) max. 40
< <
for very high speed saturated switching. VCBO
>
Collector-emitter voltage (open base) CEO max. 15
QUICK REFERENCE DATA
max. 40
>
Collector-emitter voltage with VgE = 0
< <
CES
BSX19 BSX20
m ax. 4.5
>
Emitter-base voltage (open collector) EBO
Collector-base voltage (open emitter) VCBO max. 40 40 V
Col lector-emitter voltage (open base) VCEO max. 15 15 V Current
Collector-emitter voltage (VgE = 0) VCES max. 40 40 V Collector current (peak value; t = 10 ps) 'cm max. 500 mA
Collector current (peak value) ’cm max. 500 500 mA

Power dissipation
Total power dissipation up to Total power dissipation up to Tamb - 25 °C max 360 mW
360 mW ^tot
Tamb -- 25 °C ^tot max. 360
D.C. current gain at Tj = 25 °C Temperatures
o
-65 to +200
□
Storage temperature
H
Iq - 10 mA; VcE -IV hFE 20 to 60 40 to 120
1q = 100 mA; VqE = 2 V hFE > 10 20 Junction temperature max. 200 °C
Transition frequency
THERMAL RESISTANCE
lc = 10 mA; VCE = 10 V fT > 400 500 MHz
From junction to ambient in free air j-a 0.48 °C/mW
Storage time
o
From junction to case j-c 0.15 C/mW
IC a !B = -1BM = 10 mA cs < 10 13 ns
MECHANICAL DATA Dimensions in mm

Collector connected to case
W-18
45°^ e b
a / /
L
_
J
15.3"'Q’ ^2 *7 mln
7zo«n»
1) Limiting values according to the Absolute Maximum System as defined in
Accessories available: 56246, 56263 IEC publication 134.
Appendix
Datablad TTL-kretsar
7-segmentindikator
9—Markesjo. Digitala kretsar, Laborationer 125

54/74 FAMILIES OF COMPATIBLE TTL CIRCUITS 54/74 FAMILIES OF COMPATIBLE TTL CIRCUITS
126
SSI GATES . . . LOGIC AND PIN ASSIGNMENTS (TOP VIEWS) SSI GATES . . . LOGIC AND PIN ASSIGNMENTS (TOP VIEWS)
li
-
00 03
QUADRUPLE 2 INPUT QUADRUPLE 2 INPUT
POSITIVE NAND GATES POSITIVE NAND GATES
WITH OPEN-COLLECTOR OUTPUTS
positive logic: HI I r—1

±1 ±TbJ positive logic:
Y - AB .L
1A IB IV 2A 1A IB IV 2A 2B 2V GNQ
Y = AB
SN5400/SN7400IJ, N) SN5400/SN7400IWI
SN54H00/SN74H00IWI SN5403/SN7403(J. Nl
SN54H00/SN74H00U. N)
SN54L00/SN74L00IT) SN54L03/SN74L03(J, N|
SN54L00/SN74L001J, Nl
See page 88 SN54LS03/SN74LS03(J, N, Wl
See page 86 SN54 LS00/SN74 LSOO( J, N. W)
SN54S03/SN74S03IJ. N. W)
SN54S00/SN74S00IJ, N, Wl
VCC bA 6V SA S» 4A 4V IV bA 6V GNO 5V SA 4V
V(X 4V 4B 4A 3V 38 3A 14 LS •' * : 1 ’ i I • I
01 04
QUADRUPLE 2 INPUT HEX INVERTERS
;<3J ki
£>•
POSITIVE NAND GATES
WITH OPEN COLLECTOR OUTPUTS
r<Jfl r<3^ positive logic

Y = A
£>
WtwiW
positive logic:
Y = AB IA IV 2A 2V 3A 3V GNO 1A 2V 2A Vcc M 3* «A
IV 1A IB 2V 2A 28 GNO
SN5404/SN74041 J. N) SN5404/SN7404(W)
SN5401/SN7401 (J, N) SN5401 /SN7401 (W>
SN54H04/SN74H04IJ, N) SN54H04/SN74H04IW)
SN54LS01/SN74LSOKJ, N. W) SN54H01/SN74H01 (W)
SN54 L04/SN74 L04 (J, N) SN54L04/SN74L04(T)
SN54L01/SN74L0KT)
See page 86 SN54LS04/SN74LS04(J, N. W)
SN54S04/SN74S04(J, N, Wl
pj 1
05
>-
HEX INVERTERS
rra dCh | WITH OPEN-COLLECTOR OUTPUTS
positive logic: |O] |Oi iOi

SN54H01 /SN74H01 (J. Nl
Y = A 4irtiTLirmAnirLLr
1A IV 2A 2V 3A 3V GNO 1A 2V 2A VCC
VCC 3A 3V 4A
See page 88
SN5405/SN7405IJ, Nl SN5405/SN7405IW)
SN54H05/SN74H05IJ. Nl SN54H05/SN74H05IWI
See page 88 SN54LS05/SN74LS05IJ. N. Wl
]«
SN54S05/SN74S05(J. N. Wl
I I nr Vcc 6A 6V SA SV 4A 4V
5
06
co
UJ
z
ac
□
UJ
CO
>
<
C
t>' N
HEX INVERTER BUFFERS/DRI VERS
positive logic.
rOi WITH OPEN COLLECTOR
Y = A*B !H 1 HIGH VOLTAGE OUTPUTS
positive logic:
SN5402/SN7402U, N) SN5402/SN7402(W) Y = A
SN54 L02/SN74 L02( J, N) SN54L02/SN74L02(TI 1A IV 2A 2V 3A 3V GNO
See page 92 SN54LS02/SN74LS02(J. N, W> See page 106
SN5406/SN74Q6(J, N. W)
SN54S02/SN74S02( J. N, W|
Texas Instruments Texas Instruments

J
54/74 FAMILIES OF COMPATIBLE TTL CIRCUITS
FLIP FLOPS . . . LOGIC AND PIN ASSIGNMENTS (TOP VIEWS)

10 DUAL J-K FLIP FLOPS WITH PRESET AND CLEAR
TRIPLE 3 INPUT IK IQ 10 GNO 2K 20 20 2J
POSITIVE NAND GATES
'76. H76 LS76

positive logic: FUNCTION TABLE FUNCTION TABLE
Y =■ ABC INPUTS OUTPUTS INPUTS OUTPUTS
1A IB 2A ?B 2C ?V GNO PRESET CLEAR CLOCK J K Q Q PRESET CLEAR CLOCK J K a a
SN5410/SN7410IJ. N) SN5410/SN7410IW1 L H X X X H L L H X X X H L
SN54H10/SN74H10IJ. N) SN54H10/SN74H10IW) H L X X X L H H L X X X L H
SN54L10/SN74L10(J, N» SN54L10/SN74L10IT) L L X X X H- H" L L X X X H• H’
SN54LS10/SN74LS10I J, N. W) H H n L L Q0 Qo H H I L °0 Qo
See page 86
SN54S10/SN74S10IJ, N. W) H H n H L H L H H H L H L SN5476/SN74761J, N, W)
H H JT L H L H M H I H L H SN54H76/SN74H76IJ, N, W)
H H J~L H H TOGGLE H H H H TOGGLE SN54LS76/SN74LS76IJ, N, W)
H M H X X °0 □o
See pages 120, 124. an d 130
12
TRIPLE 3 INPUT
POSITIVE-NAND GATES
WITH OPEN COLLECTOR OUTPUTS
positive logic:
Y = ABC 1A 18 2A 2B 2C . ?V GNO
SN5412/SN7412(J. N, W)
See page 88
VCC 6A 6Y SA SV «A «V
14
HEX SCHMITT TRIGGER
INVERTERS
[B>i
positive logic:
WrimtrwrE1
Y = A
1A 1V 2A 2V 3A JV GNO
SN5414/SN7414(J, N. W)
See page 98
recommended operating conditions
POSITIVE-NAND GATES AND INVERTERS WITH TOTEM-POLE OUTPUTS

54 FAMILY SERIES 54 SERIES 54H SERIES 54L SERIES 54LS SERIES 64S
LSOO, •S00, SO4,
00, 04, H00, HO4. LOO, L04, UNIT
LSO4, LS10, S10, S2O.
•10, '20, '30 H10, H20. H30 L10, L20, L30
LS2O, LS30 S30. S133
MIN NOM MAX MIN NOM MAX MIN NOM MAX MIN NOM MAX MIN NOM MAX
54 Family 4.5 5 5.5 4.5 5 5.5 4.5 5 5.5 4.5 5 5.5 4.5 5 5.5
Supply voltage. Vcc V
74 Family 4 75 5 5.25 4 75 5 5.25 4.75 5 5 25 4 75 5 5 25 4.75 5 5.25
54 Family -400 -500 -100 -400 -1000
High-level output current, Iqh mA
74 Family -400 500 -200 -400 -1000
54 Family 16 20 2 4 20
Low-level output current, Iql mA
74 F amily 16 20 3.6 8 20
54 Family -55 125 -55 125 -55 125 -55 125 -55 ■ 125
Operating free-au temperature. T^ °C
74 Family 0 70 0 70 0 70 0 70 0 70
T exas In s t r u m e n t s
electrical characteristics over recommended operating free-air temperature range (unless otherwise noted)
SERIES 54 SERIES 54H SERIES 54L SERIES 54LS SERIES 54S
TEST LSOO. S00, S04.
PARAMETER TEST CONDITIONS’ 00. 04. H00, H04. L00. L04. UNIT
FIGURE LS04, LS10. S10. S20,
•10. '20, 30 H10, H20, 'H30 L10, L20, L30
LS20, LS30 S30, S133
MIN TYP MAX MIN TYP MAX MIN TYP’ MAX MIN TYP MAX MIN TYP MAX
V|H High-level input voltage 1. 2 2 2 2 2 2 V
54 Family 08 0.8 07 0 7 0.8
,V|l Low-level input voltage 1. 2 V
74 Family 0.8 08 0.7 08 08
V| Input clamp voltage 3 Vcc MIN. ‘l = s •-1.5 •-1.5 -1 5 -1 2 V
VqC ~ MIN. V|L = V||_ max. 54 Family 24 3.4 24 35 24 33 25 34 25 34
Vqh High-level output voltage 1 V
'OH = MAX 74 Family 24 3.4 24 35 24 3.2 2 7 34 2 7 34
VCC - MIN. V|H = 2V, 54 Family 0.2 04 02 04 015 03 0 25 0.4 0.5
Vol Low-level output voltage 2 V
Iql - MAX 74 Family 0.2 04 02 04 02 0.4 0 35 05 0.5
Input current at
4 Vqc MAX. V| = 5.5 V 0.1 0.1 1 mA
maximum input voltage
V|H 2.4 V 40 50 10
11H High-level input current 4 Vqc " MAX mA
VlH - 2 7.V 20 50
V(L - 03 V -0 18
LS30 -0.4
11[_ Low-level input current
Others -1 6 -2 -0 36
V|L = 0.5 V -2
Short-circuit 54 Family -20 -55 -40 -100 -3 -15 -6 -40 -40 100
‘os • 6 Vcc 1 MAX mA
output current* 74 Family 18 -55 -40 100 -3 -15 -5 -42 -40 - 100
‘CC Supply current 7 Vcc = MAX See table on next page mA
’ For conditions shown as MIN or MAX, use tne appropriate value specified under recommended operating conditions,
tAll typical values are at Vqq = 5 V, = 25 C.
§ 11 = -12 mA for SN547SN74'. 8 mA for SN54H7SN74H', and 18 mA for SN54LS7SN74LS' and SN54S7SN74S'.
*Not more than one output should be shorted at a time, and for SN54H7SN74H' and SN54S7SN74S’, duration of short-circuit should not exceed 1 second.
•The input clamp voltage specification is effective for Series 54/74 and 54H/74H parts date-coded 7332 or higher
supply current" switching characteristics at Vcc = 5 V, Ta = 25°C

•cc (,nA* ’PLH <n»> tpHL <"»>
•CCH <n’A> •CCL <mA> Propagation delay time, Propagation delay time,
Average per gate TEST
TYPE Total with outputs high Total with outputs low TYPE
POSITIVE-NAND GATES AND INVERTERS WITH TOTEM-POLE OUTPUTS

(50% duty cycle) CONDITIONS’ low-to-high-level output high-to-low-level output
TYP MAX TYP MAX TYP MIN TYP MAX MIN TYP MAX
00 4 8 12 22 2 00, ’10 11 22 7 15
04 6 12 18 33 2 04. -20 CL = 15pF, RL = 400 n 12 22 8 15
•10 3 6 9 16.5 2 '30 13 22 8 15
'20 2 4 6 11 2 H00 59 10 6.2 10
30 1 2 3 6 2 H04 6 10 6.5 10
■H00 10 16 8 26 40 4.5 5.9 10 6.3 10
■H10 CL = 25 pF. RL - 280 O
H04 16 26 40 58 4.5
H20 6 10 7 10
'H10 7.5 12.6 19.5 30 4.5
H30 68 10 8.9 12
H20 5 8.4 13 20 4 5
’LOO, L04.
H30 2.5 4.2 6.5 10 4.5 35 60 31 60
LIO, L20 CL = 50 pF, Rl » 4 kSi
L00 0 44 0.8 1 16 2.04 0.20
L30 35 60 70 100
■L04 0.66 1.2 1 74 306 0.20
T exas I n s t r u m e n t s
LSOO. LS04
0.33 0.6 087 1 53 0.20 9 20 10 20
•L10 •LS10, LS20 CL - 15pF. Rl - 2 kSi
L20 0 22 0.4 0 58 1.02 0.20
LS30 9 20 25 35
SN54L30 0.11 0.33 0.29 0.51 0 20
SOO, S04 CL = ’5pF. RL 280 Si 2 3 4.5 2 3 5
SN74L30 0.11 0.2 0 Z9 0.51 0.20
S10, S20 CL = 50pF. RL- 280Si 4.5 5
44 0.4
LSOO 0.8 1 6 2.4
0.4 ’S30, SI 33
CL = 15 pF. Rl 280 a 2 4 6 2 4.5 7
LSO4 1 2 2.4 3.6 6.6 5.5 6.5
CL = 50pF. RL« 280Si
LS10 0j6 1 2 1.8 3.3 0.4
1.2 2.2 0.4 ’’Load circuits and voltage waveforms are shown on pages 148 and 149.
LS20 0.4 08
LS30 0 35 0.5 0.6 1.1 0 48
SOO 10 16 20 36 3.75
S04 15 24 30 54 3.75
■S10 7.5 12 15 27 3.75
S20 5 8 10 18 3.75
S30 3 5 5.5 10 4.25
SI 33 3 5 5.5 10 4.25
Maximum values of are over the recommended operating ranges of
schematics (each gate)
_ iLILLIl*. .
_ _4_i JJll_»
- -4-ULU-
-- . -LILLh*
------- ILL# -
--------------- 4-L-w-
00, 04,'10,'20, '30 LSOO, LS04, LS1O, LS2O, SOO, ’S04, S10, 'S20,
H00, H04, H10, 'H20, 'H30 CIRCUITS S30, S133 CIRCUITS
LOO, L04, L10, L20, 'L30, CIRCUITS LS30 CIRCUITS
Input clamp diodes not on
SN54L7SN74L’ circuits. Resistor values shown are nominal and in ohms.
128

POSITIVE NAND GATES ANO INVERTERS
'01, 03, 'H01, 'LS01, LS03, S03, UNIT
'L01, L03
05, '12, '22 H05, H22 LSO5. LS22 S05, S22
54 Family 4.5 5 5.5 4.5 5 55 4.5 5 5.5 4.5 5 5.5 4.5 5 5.5
Supply voltage. Vqq
74 Family 4 75 5 5.25 4 75 5 5.25 4.75 5 5.25 4.75 5 5.25 4.75 5 5.25
High level output voltage, Vqh 5.5 5.5 5.5 5.5 5.5 V
54 Family 16 20 2 4 20
Low-level output current. Iql
74 Family 16 20 3.6 8 20
54 F amily 55 125 -55 125 55 125 55 125 -55 125
Operating free air temperature, TA
74 Family 0 70 0 70 0 70 0 70 0 70

TEST
PARAMETER TEST CONDITIONS* 01, '03. 'H01, LSO1, LSO3, S03. UNIT
FIGURE L01, L03
05, '12, '22 H05, H22 LS05, LS22 S05. S22
MIN TYPt MAX MIN TYPt MAX MIN TYPt MAX MIN TYPt MAX MIN TYPt MAX
Hiqh-level
V|H 1. 2 2 2 2 2 2 V
input voltage
Low-level 54 Family 0.8 0.8 0.6 0.7 0.8
V|L 1. 2 V
input voltage 74 Family 0.8 0.8 0.6 0.8 0.8
V Input clamp
3
Vqc MIN,
•-1.5 -1.5 -1.2 V
1 voltage *-1.5
•| = §
Vqc = MIN,
High-level
1 V|L = V|(_ max, 250 250 50 100 250 mA
•oh output current
Vqh = 5.5 V
Vqc - MIN, 54 Family 0.2 0.4 0.2 0.4 0.15 0.3 0.25 0.4 0.5
Low-level
VOL 2 V,H 2 V. V
output voltage 74 Family 0.2 0.4 0.2 04 0.2 0.4 0.35 0.5 0.5
IOL = MAX
Input current
VQC = MAX,
l| at maximum 4 1 1 0.1 0.1 1 mA
V| = 5.5 V
input voltage
High level V|H = 2.4 V 40 50 10
4 mA
•lH Vqc x max
20 50
input current V|H 2.7 V
V)L = 0.3 V -0.18
Low-level
1 IL 5 Vqc = MAX V(L 04 V -1.6 -2 -0.36 mA
input current
V)L = 0.5 V -2
*CC Supply current 7 Vqc = MAX See table on next page mA
TFor conditions shown as MIN or MAX, use the appropriate value specified under recommended operating conditions,
t All typical values are at V cc 5V,TA 25 C
§|( = - 12 mA for SN547SN74 . 8 mA for SN54H/SN 74H', and 18 mA for SN54LS7SN 74LS- and SN54S/SN74S'
•The input clamp voltage specification is effective for Series 54/74 and 54H/74H parts shipped after 31 July 1973.
supply current^ schematics (each gate)
•CCH •CCL <mA>

•cc
Average per Gate
TYPE Total with outputs high Total with outputs low
(50% duty cycle)
TYP MAX TYP MAX TYP
01 4 8 12 22 2
03 4 8 12 22 2
'05 6 12 18 33 2
'12 3 6 9 16.5 2
22 2 4 6 11 2
H01 6.8 10 26 40 4 1
01, 03, '05, '12, '22, HOI, 'H05, H22 CIRCUITS
H05 16 26 40 58 4.67
H22 3.4 5 13 20 4.1
'L01 0.44 0.8 1 16 2.04 0.20
L03 0.44 0.8 1.16 2 04 0.20

'LS01 0.8 1.6 2.4 4.4 0.4
LS03 0.8 1.6 2.4 4 4 0.4
LS05 1.2 2.4 3.6 6.6 0.4
LS22 0.4 0.8 1.2 2.2 0.4
S03 6 13 2 20 36 3.25
POSITIVE-NANO GATES AND INVERTERS
S05 9 19.8 30 54 3 25
S22 3 6.6 10 18 3.25
* Maximum values of >CC dre over ,fie recommended operating ranges of VqC
•and T A typical values are at Vcc 1 5 V. T A - 25 C
switching characteristics at Vqc = 5 V, Ta = 25°C

tpLH tpHL <ns>
Propagation delay time, Propagation delay time,
TYPE TEST CONDITIONS'* LS01, LS03, LS05, LS22 CIRCUITS
low-to-high level output high-to-low-level output
MIN TYP MAX MIN TYP MAX
01, '03 35 45 8 15
05
CL 15 pF, RL 4 ki2 for tpLH-
40 55 8 15
400 Si for tpHL
■12. '22 35 45 8 15
H01. H05, 'H22 cL 25 pF. RL 280 Si 10 15 7.5 12
L01, L03 cL 50 pF, Rl 4 kSi 60 90 33 60

LS01,'LS03,
cL 15pF, Rl 2 kSi 17 32 15 28
LS05, LS22
cl 15pF. rl 280 Si 2 5 75 2 4 5 7
S03, S05, S22
cl 50 pF. rl 280 Si 7 5 7
"Load circuits and voltage waveforms are shown on pages 148 and 149
129
POSITIVE-NOR GATES WITH TOTEM POLE OUTPUTS
54 FAMILY SERI ES 54 SERIES 54L SERIES 54LS SERIES 54S
74 FAMILY SER ES 74 SERIES 74L SERIES 74LS SERIES 74S

UNIT
02 25. '27 L02 LSO2. LS27 S02, S260
54 Family 4 5 5 55 4 5 5 55 4 5 5 5.5 4 5 5 5.5 4 5 5 55

Supply Voltage Vqc
v
74 Family 4 75 5 5 25 4 75 5 5 25 4 75 5 5 25 4 75 5 5 25 4 75 5 5 25
54 Family 400 800 100 400 1000

High level output current, Iqh
pA
74 Family 400 800 200 400 1000
54 Family 16 16 2 4 20
Low level output current, Iql
mA
74 Family 16 16 36 8 20
54 F amily 55 125 55 125 - 55 125 55 125 -55 125

Operating free air temperature.
•c
74 Family 0 70 0 70 0 70 0 70 0 70
electrical characteristics over recommended operating free air temperature range (unless otherwise noted)
SERIES 54 SERIES 54L SERIES 54LS SERIES 54S
TEST SERIES 74 SERIES 74L SERIES 74LS SERIES 74S

PARAMETER TEST CONDITIONS1 UNIT
FIGURE 02, '25. '27 L02 LS02, LS27 S02, S260
MIN TYP 1 MAX MIN TYPt MAX MIN TYP* MAX MIN TYPt MAX
High level input voltage 1. 2 2 2 2 2 V

V|H
54 Family 08 0 7 0.7 08
v
V|L Low-level input voltage 1. 2
74 Family 08 0 7 08 08
Input clamp voltage 3 Vqq ' MIN, l| < • -1 5 -15 -1.2 V

V|
Vqc MIN, V|l V|L max, 54 Family 24 34 24 3 3 2 5 34 2 5 34
VOH High level output voltage v
Iqh ’ MAX 74 Family 24 3.4 24 3.2 2.7 3.4 2.7 34
Vqq - MIN, V|h 2 V, 54 Family 0 2 0.4 0 15 03 0 25 04 0.5
y
vol Low level output voltage 2
Iql ~ MAX 74 Family 02 04 0 2 04 0 35 0.5 0.5
Input current at
ii 4 VCC MAX. V, = 5 5 V 1 0.1 0.1 1 mA
maximum input voltage
Oata inputs 40 10
High level - ■-
•|H Strobe of "25 4 vcc = max 160 mA
input current
All inputs V|H = 27 V 20 50
All inputs V|L = 0 3 V 0 18
Low level Data inputs -1 6 0 36

5 Vcc MAX V)L = 0.4 V mA
input current Strobe of '25 64
All inputs V|L ‘ 0 5 V 2
Short circuit 54 Family - 20 -55 -3 15 -6 - 40 -40 100

6 Vrr - MAX mA
•os output current* 74 Family -18 -55 3 -15 -5 -42 -40 -100
Supply current 7 VCC ‘ MAX See table on next page mA

•cc
’ F or condition* shown as MIN or MAX, use the appropriate value specified under recommended operating conditions.
1 All typical values are at Vqc “ 5 V. * 25°C.
§l| • -12 mA for SN54/SN74' and 18 mA.for SN54LS'/SN74LS . SN54S/SN74S'
♦Not more than one output should be shorted at a time, and for SN54SVSN74S’, duration of output short circuit should not exceed one second
•The input clamp voltage specification is effective for SN5402/SN7402 parts date coded 7332 or higher
supply current*! schematics (each gate)

•cc ,mA>
•CCL <mA>
Average per gate
TYPE Total w th outputs high Total with outputs low
(50% duty cycle)
TYP MAX TYP MAX TYP
02 8 16 14 27 2.75
'25 8 16 10 19 2 25
'27 10 16 16 26 4 34
L02 0.8 1.6 1 4 26 0 275
LS02 1.6 3.2 2 8 54 0.55
LS27 2.0 4 3.4 6.8 0.9

•S02 17 29 26 45 5 38 The portion of the schematic within the dashed
17 29 20 35 9 25 lines is repeated for the C input of the '27.
S260
Maximunf values of Iqq are over the recommended operating ranges of V£q '02, '27 CIRCUITS
POSITIVE-HOR GATES WITH TOTEM-POLE OUTPUTS
and Ttypical values are at V(;c ■ 5 V, - 25 C

switching characteristics at Vqc = 5 V, Ta = 25 C

tpLH <nsl tpHL <ns>
TEST Propagation delay time, Propagation delay time,

TYPE
CONDITIONS" low to high-level output high to low level output
MIN TYP MAX MIN TYP MAX
12 22 8 15 Resistor values are nominal and in ohms
02
'25 CL « 15pF. Rl = 400 u 13 22 8 15
'27 7 11 10 15
L02 CL*50pF. RL«4kU 31 60 35 60
LS02. LS27 CL “ 15pF. Rl = 2 kll 10 20 10 20
CL “ 15pF. Rl - 280 11 3 5 5.5 35 5.5

S02
Cl “50 pF, RL >280 11 5 5
S260 CL > 15pF. Rl - 280 Si 3 5* 3 5*
lines is repeated for each additional input of the

*S260, and the 0.9 kf7 resistor is changed to
0.6 ktl.
lines is repeated for the C input of the 'LS27.
L02 CIRCUITS LSO2. LS27 CIRCUITS S02, S260 CIRCUITS
130
WITH TOTEM POLE OUTPUTS

SCHMITT-TRIGGER POSITIVE-NANO GATES AND INVERTERS
54 FAMILY SERIES 54 SERIES 54S
74 FAMILY SERIES 74 SERIES 74S
UNIT
*13 '14 '132 SI 32
MIN NOM MAX MIN NOM MAX MIN NOM MAX MIN NOM MAX
54 Family 4.5 5 5.5 4.5 5 5.5 4.5 5 5.5 4.5 5 5.5
Supply voltage, Vcc
74 Family 4 75 5 5 25 4 75 5 5 25 4.75 5 5 25 4 75 5 5 25
High-level output current, Iqh -800 800 -800 1000 mA
Low-level output current. Iql 16 16 16 20 mA

54 Family -55 125 -55 125 55 125 -55 125
Operating free-air temperature, T^ "C
74 Family 0 70 0 70 0 70 0 70
SERIES 54 SERIES 54S

TEST SERIES 74 SERIES 74S
PARAMETER TEST CONDITIONS1 UNIT
FIGURE '13 ■14 •132 S132
MIN TYPl MAX MIN TYPt MAX MIN TYPt MAX MIN TYPi MAX
VT + Positive-going threshold voltage 8 VCC ' 5V 1.5 1.7 2 1.5 1.7 2 1.5 1.7 2 1.6 1.77 1.9 V
06 0.9 1.1 06 09 1.1 06 0.9 1.1 1.1 1.22 1.4 V
vT- Negative going threshold voltage 9 Vcc 5V
Hysteresis (V-j- + -Vt) 8. 9 Vcc 5V 04 08 0.4 0.8 04 08 0.2 0 55 V
V| Input clamp voltage 3 Yqc ' MIN, h - § -1.5 -1.5 -1.5 -1.2 V
Vcc “ min, 3.4

54 Family 24 34 2.4 24 34 2.5 3.4
V0H High level output voltage 9 V| - Vy.min,
74 Family 24 34 2.4 3.4 2.4 3.4 2.7 3.4
•OH = MAX
vCc “ min. V| = Vy + max,
vol Low-level output voltage 8 02 04 0.2 0.4 0.2 0.4 0.5 V
IOL = MAX
•t+ Input current at positive-going threshold 8 Vcc “5 V. V| -vT + -0 65 0 43 -0.43 -0.9 mA

Input current at negative-going threshold 9 Vcc “5 V, V|-VT -085 -0 56 —0.56 -1.1 mA
•t-
l| Input current at maximum input voltage 4 VCc “ MAX- V| = 5 5 V 1 1 1 1 mA
V, «= 2.4 V 40 40 40
•iH 4 VCC r MAX. mA
V| - 2 7V 50
V(L -04 V -1 -1.6 -0 8 -1.2 -0 8 -12
•lL uow-ievei input current 5 Vcc “ MAX, mA
V|L « 0.5 V -2
Short-circuit output current* 6 - 18 -55 -18 -55 -18 -55 -40 -100 mA
•os Vcc “ MAX
Total, output high 14 23 22 36 15 24 28 44
vCc “ MAX
7 20 32 39 60 26 40 44 68 mA
•cc Supply current Total, output low
Average per gate Vcc “ 5 v. 50% duty cycle 8.5 5.1 5.1 9
’For conditions shown as MIN or MAX, use the appropriate value specified under recommended operating conditions.
f All typical values are at VqC “ 5 V, ■ 25°C.
§ 11 - -12 mA for SN547SN74' and -18 mA for ’S132
*Not more than one output should be shorted at a time, and for 'S132. duration of output short circuit should not exceed one second.
switching characteristics, VqC = 5 V, Ta = 25 C schematics (each gate)

tpLH tpHL
TEST Propagation delay time, Propagation delay time,
TYPE
CONDITIONS low to high-level output high-to-low level output
TYP MAX TYP MAX
■13 18 27 15 22
CL 15 pF. Rl -- 400 n
•14. 132 15 22 15 22
SI 32 cL* 15 pF, RL = 280 n 7 10 5 8 5 13
SCHMITT-TRIGGER POSITIVE NANO GATES AND INVERTERS

PARAMETER MEASUREMENT INFORMATION
OUTPU1
'14. '132 CIRCUITS

WITH TOTEM-POLE OUTPUTS
LOAD CIRCUIT VOLTAGE WAVEFORMS
NOTES A The input waveform is supplied by a generator with the following characteristics
Zout “ 50 12 and PRR < 1 MHz Rise and fall times between 10 and 90 percent points
are 10 ns for SN54 /SN74' circuits and 2 5 ns for S132
8 Reference voltages for SN54 /SN74 circuits are Vref(H) • 1 7 V. Vre((L)’09V
Reference voltages for S132 are Vrof(H) « 1 8 V, Vf,f(L) * 1.2 V
C CL includes probe and j<g capacitance
D All diodes are 1N916 or 1N3064
S132 CIRCUITS
131
SERIES 54/74 FLIP FLOPS

'72. 73.
SERIES 54/74 '70 '74 109 •no 111
'76. '107 UNIT
MIN NOM MAX MIN NOM MAX MIN NOM MAX MIN NOM MAX MIN NOM MAX MIN NOM MAX
Senes 54 4 5 5 55 4 5 5 55 4 5 5 55 4 5 5 55 4 5 5 55 4 5 5 55
Supply voltage. VCC
Senes 74 4 75 5 5 25 4 75 5 5 25 4 75 5 5 25 4 75 5 5 25 4 75 5 5 25 4 75 5 5 25
High level output current. Iqh 400 400 400 800 800 800 mA
Low level output current, Iq( 16 16 16 16 16 16 mA

Clock high 20 20 30 20 25 25
Pulse width. tw Clock low 30 47 37 20 25 25 ns
Preset or clear low 25 25 30 20 25 25
Input setup time, t^tup 20’ 0’ 20 r 10' 20' O' ns
Input hold time, thold 5’ 0- 5U 6' 5’ 30' ns

Series 54 55 125 55 125 55 125 55 125 55 125 55 125
Operating free air temperature. TA C
Senes 74 # 0 70 0 70 0 70 0 70 0 70 0 70
' ' The a'row indicates the edge of the clock pulse used to> reference 1 for the rising edge, • for the falling edge
'72. 73.
■70 74 ■109 no 111
PARAMETER TEST CONDITIONS' ■76. '107 UNIT
MIN TYP MAX MIN TYP MAX MIN TYP MAX MIN TYP MAX MIN TYP 1 MAX MIN TYP MAX
V|H High-level input voltage 2 2 2 2 2 2 V
V|( Low-level input voltage 08 08 08 08 08 08 V

V| Input clamp voltage Vcc MlN '| 12mA • 1 5 • 1 5 • 1 5 1 5 1 5 1 5 V
Vcc MIN- VIH ' ? v

Vqh High level output voltage 24 34 24 34 24 34 24 34 24 34 24 34 V
V|L 0 8 V. IOH MAX
VCC MIN. V|H ? V. ’0 2 04
Vql Low level output voltaqc 02 04 02 04 02 04 02 04 02 04 V
V|L 0 8 V. Iql '6 mA
Input current at mA
Vcc MAX V< 56V 1 1 1 1
1 maximum input voltage
0 J. K. or K 40 40 40 40 40 40
High level Clear 80 80 120 160 160 80
mA
* 1H vcc MAX vl 24 v 80 160 80
•npul current Preset 80 80 80
Clock 40 80 80 80 40 120
D. J. K. or K 1 6 1 6 1 6 1 6 1 6 1 6
Low-level Clear 3 2 3 2 3 2 4 8 32 32
Vcc ■ MAX- Vl 04 V mA
input Current Preset 3 2
Clock - 1 6 3 2 32 3 2 1 6 48
Short Circuit Series 54 20 57 20 57 20 57 30 85 20 57 20 57

vcc MAX mA
'os output current*’ Senes 74 18 57 18 57 18 57 30 85 18 57 18 57
Supply current mA
Vcc MAX. See Note 1 13 26 10 20 85 15 9 15 20 34 14 20 5
'cc (Average per flip flop)
1 For conditions shown as MIN or MAX use the appropriate value spec died under recommended operating conditions
■ AH typical values are at VCC 5 V TA 25 C
♦Not mo'e than one output should be shorted at a time
NOTE 1 With all outputs open Iqc ,s measured with the Q and Q outputs high in turn At the time of measurement the clock input is at 4 5 V for the 70 I 10 and 1 1 1 and is
groundPd for all the others
• I he mput i lamp voltage specification is effective for Series 54/74 parts date coded 7332 or higher.
switching characteristics, Vqc = 5 V, Ta = 25°C

•72. '73
FROM TO TEST •70 •74 109 HO HI
PARAMETER' 76. 107 UNIT
(INPUT) (OUTPUT) CONDITIONS
MIN TYP MAX MIN TYP MAX MIN TYP MAX MIN TYP MAX MIN TYP MAX MIN TYP MAX
'max 20 35 15 20 15 25 25 33 20 25 20 25 MHz
'PLH Preset Q 50 16 25 25 10 15 12 20 12 18
'PHL (as applicable) 0 CL - 15pF. 50 25 40 40 23 35 18 25 21 30
’PLH Clear 0 Rl - 400 H. 50 16 25 25 10 15 12 20 12 18
n$
'PHL (as applicable) Q See Note 2 50 25 40 40 17 25 18 25 21 30
'PLH 10 27 50 10 16 25 10 14 25 4 10 16 10 20 30 6 12 17
O or 0
'PHL 10 18 50 10 25 40 10 20 40 9 18 28 6 13 20 10 20 30
^*max maximum clock frequency, tpt H propagation delay time, low to high level output. tpm_ propagation delay time, high to low level output
NOTE 2: Load circuit and voltage waveforms are shown on page 1 48
functional block diagrams

SERIES 54/74 FLIP FLOPS
CLOCK
CLOCK
'70-GATED J K WITH CLEAR AND PRESET '72-GATED J K WITH CLEAR AND PRESET
See following pages for: '73-DUAL J-K WITH CLEAR '109—DUAL J-K WITH CLEAR AND PRESET
'74 —DUAL D WITH CLEAR AND PRESET '110-GATED J-K WITH CLEAR AND PRESET
'76-DUAL JJ^WITH CLEAR AND PRESET '111—DUAL J-K WITH CLEAR AND PRESET
'107-DUALJ K. WITH CLEAR
132
OPEN-COLLECTOR OUTPUT APPLICATION DATA OPEN COLLECTOR OUTPUT APPLICATION DATA
Markesjo. Digitala kretsar. Laborationer
APPLICATION DATA APPLICATION DATA
combined fan-out and wire-AND capabilities low level (on-state) circuit calculations (see figure B)
The open-collector TTL gate, when supplied with a proper load resistor (R|_). may be paralleled with other similar TTL The current through the resistor must be limited to the maximum sink current of one output transistor. Note that if
gates to perform the wire-AND function, and simultaneously, will drive from one to nine standard loads of its own several output transistors are wire AND connected, the current through Rl may be shared by those paralleled
series. When no other open-collector gates are paralleled, this gate may be used to drive ten loads For any of these transistors. However, unless it can be absolutely guaranteed that more than one transistor will be on during low-level
conditions an appropriate load resistor value must be determined for the desired circuit configuration A maximum periods, the current must be limited to the recommended maximum Iql, the maximum current which will ensure that
resistor value must be determined which will ensure that sufficient load current (to TTL loads) and off current (through the low level output voltage. Vql, will be below Vql max
paralleled outputs) will be available while the output is high A minimum resistor value must be determined which will
ensure that current through this resistor and sink current from the TTL loads will not cause the output voltage to rise Also, fan out must be considered Part of Iql will be supplied from the inputs which are being driven. This reduces the
above the low level even if only one of the paralleled outputs is sinking all the currents amount of current which can be allowed through Rl
In both conditions (low and high level) the value of Rl is determined by Therefore, the equation used to determine the minimum value of Rl would be
vcc - Vql max

Iql capability - N • 11 l
where Vrl is the voltage drop in volts, and Irl is the current in amperes.
high level (off state) circuit calculations (see figure A)
The allowable voltage drop across the load resistor (Vrl) is the difference between Vqq applied and the Vqh level
required at the load
Vrl ■ vCC - VOH min
The total current through the load resistor (Irl) is the sum of the load currents (I|H> and off state reverse currents
OOH) through each of the wire AND connected outputs
IRL ■ H • ’OH * n • OH to TTL loads
Therefore, calculations for the maximum value of Rl would be
111
I
VCC - VQH mm
11
T) • Iqh ♦ N • l|H
where r? = number of gates wire-AND-connected. and N = number of standard loads *Curr«nt mto OFF outputs is negligible at tha low logic level.
MAXIMUM |QL CAPABILITY

OF ONE OUTPUT = 16 mA FIGURE B-LOW LEVEL CIRCUIT CONDITIONS
111
111
1
33

TYPES SN5446A, SN5447A, SN5448, SN5449, SN54L46, SN54L47,
SN7446A, SN7447A, SN7448, SN7449, SN74L46, SN74L47
BCD TO-SEVEN SEGMENT DECODERS/DRIVERS
134
'46A, '47A, 'L46, 'L47 '48 '49 functional block diagrams

feature features features
• Open-Co I lector Outputs • Internal Pull-Ups Eliminate • Open-Collector Outputs

Drive Indicators Directly Need for External Resistors
• Blanking Input
• Lamp-Test Provision • Lamp-Test Provision
• Leading/Trailing Zero • Leading/Trailing Zero
Suppression Suppression
• All Circuit Types Feature Lamp Intensity Modulation Capability
■46A. '47A .. J.N.OR W PACKAGE
■L46. L47 . . . J OR N PACKAGE '48 . J. N, OR W PACKAGE '49 W PACKAGE
(TOP VIEW) (TOP VIEW) (TOP VIEW)
juv^jvljw > MUnUnUnU- b •

r
1 2 1 4 S 4 I
H>
INPUTS RvT PUT 1NPU»S
positive logic: see function tables
description
Of these BCD-to-seven-segment decoder/driver circuits, the '46A, 'L46, '47A, and 'L47 feature active-low outputs
designed for d~iving indicators directly, and the other two, ’48 and '49, feature active-high outputs for driving lamp
buffers. The following table summarizes the differences in the driver outputs and gives the typical power dissipation.
DRIVER OUTPUTS TYPICAL

TYPE OUTPUT •OL- SINK MAX POWER
ACTIVE LEVEL
CONFIGURATION CURRENT VOLTAGE DISSIPATION
'46A low open-collector 40 mA 30 V 320 mW
'L46 low open-collector 20 mA 30 V 160 mW
’47A low open-collector 40 mA 15 V 320 mW
L47 low open-collector 20 mA 15 V 160 mW
48A high 2-kSZ pull-up 6.4 mA 5 5V 265 mW
49A high open-collector 10 mA 5.5 V 165 mW
All of the circuits except '49 have full ripple-blanking input/output controls and a lamp test input. The '49 circuit
incorporates a direct blanking input. Segment identification with resultant displays are shown on the following page
Display patterns for BCD input counts above 9 are unique symbols to authenticate input conditions.
Texas Instruments
TYPES SN5486, SN54L86, SN54LS86, SN54S86,
SN7486. SN74L86, SN74LS86, SN74S86
QUADRUPLE 2-INPUT EXCLUSIVE-OR GATES
schematics of inputs and outputs ■86. LS86. S86

86 J. N. OR W PACKAGE (TOP VIEW)
Vcc *8 «* *y 'B 3A 3V
I D 4>
IA IB IV 2A ?B ?v GNO
positive logic: Y =A0B = AB + AB

L86
J OR N PACKAGE (TOP VIEW)
L86
4^4 1 ■ 11 fh 44
44 441
■ HJ4
positive logic: Y = A (♦) B = AB + AB
"l86
T PACKAGE ITOP VIEW)
LS86
EQUIVALENT OF EACH INPUT TYPICAL OF ALL OUTPUTS
O
il1-' li I
i
a-
FUNCTION TABLE
INPUTS OUTPUT
S86
EQUIVALENT OF
A B Y
L L L
L H H
H L H
H H L
ugh level, L
TYPICAL AVERAGE TYPICAL

TYPE PROPAGATION TOTAL POWER
DELAY TIME DISSIPATION
86 14 ns
5 8
s s
3 3
'L86 55 ns
10 ns
in
LS86
7 ns
o
S86
Texas Instruments
135
0.3” SOLID STATE
HEWLETT^
PACKARD SEVEN SEGMENT
COMPONENTS INDICATOR
Package Dimensions
FUNCTION
PIN
5082-7730
1 CATHODE -a
2 CATHODE -f
3 ANODE [3)
4 NO PIN
5 NO PIN
6 CATHODE - dp
7 CATHODE-e
8 CATHODE-d
9 NO CONN. WJ
10 CATHODE-c
11 CATHODE-0
12 NO PIN
13 CATHODE-b
14 ANODE 131
Absolute Maximum Ratings

Power Dissipation TA = 25°C 400mW
Operating Temperature Range — 20°C to + 85°C
Storage Temperature Range —20°C to + 85°C
Average Forward Current/Segment or Decimal Pt. TA = 25°C^! 25 mA
Peak Forward Current/Segment or Decimal Pt. TA = 25°C (Pulse Duration < 500^s) 150mA
Reverse Voltage/Segment or Decimal Pt 6V
Max. Solder Temperature 1/16" Below Seating Plane (t < 5 sec.) ^2J 230°C
NOTES : 1. Derate from 25°C at .25mA/°C per segment or D.P. 2. Clean only in Freon TF, Isopropanol, or water.
160
mA
140
-
FORWARD CURRENT PER SEGMENT
120
100
80 A COMMON
4 LINE B_ ANODE
BCD T.I.
60 DATA u SN7447A
D- SEVEN
SEGMENT
40 DECODER
20
-
lF
0
.4 .8 1.2 1.6 2.0 2.4 2.8 3.2
VF - FORWARD VOLTAGE - V
Forward Current versus Forward Direct Drive Circuit for the 5082-7730/7731
Voltage. Common Anode Display.
136
Appendix C
Datablad CMOS-kretsar
137
File No. 479 File No. 479 ______________________________ _________ CD4000A, CD4001A, CD4002A, CD4025A
STATIC ELECTRICAL. CHARACTERISTICS (All inputs ............................................................................ < V-, < VDD)
Digital Integrated Circuits (Recommended DC Supply Voltage (Vpp — Vg§) ....................... 3 to 15 V)
Monolithic Silicon
138
LIMITS CHARAC
TERISTIC
CD4000A,CD4001A CHARACTERISTIC SYMBOL
TEST
CD4000AE, CD4001AE, CD4002AE, CD4025AE
UNITS
CURVES
& TEST
CD4002A,CD4025A CONDITIONS
Vo VDD —40°C 25° C 85°C CIRCUITS
Types Volts Volts Mm. Typ Max. Mm. Typ Max. Min. Typ | Max F ig No
U!
5 0.5 0 005 - 15
o
Quiescent Device - -
nA
Current •l
COS/MOS NOR Gates 10 - - 5 - 0 005 5 30
(Positive Logic) Quiescent Device

Dissipation/Package Pd
5
10
2.5
50
0 025 2.5
0.05 50 -
75
300
pW
V|=VDD - 0 05
Dual 3 Input plus Inverter CD4000AD,CD4000AE,CD4000AK Output Voltage 5 - 001 0 001 - 1 5
VOL 1 6
lO=OA
Quad 2 Input CD4001 AD, CD4001AE, CD4001AK Low Level 10 - 0 01 0 0 01 0 05
Dual 4 Input CD4002AD, CD4002AE, CD4002AK vi=vSs 5 4 99 - 4 99 5 4 95 -

High Level V
CD4025AD, CD4025AE, CD4025AK VOH
lO=OA 10 9 99 9 99 10 9 95
CD4001A
Triple 3 Input ------------------- 1
Threshold Voltage Id -- 10 yA 1 7 1 5 1 3 V
N Channel VthN —
Z 0^
“00 V -
0
P Channel VthP id --to mA -1 7 -1 3
VnD Noise Immunity 3.6 5 1 5 1 5 2 25 1 4

V
(All Inputs) VNL
7 .2 10 3 3 45 29
<O"O _______
For Definition
P See Appendix Q95 5 1 4 1 5 2 25 1 5 -
Vnh V
2 .9 10 29 3 4 5 3
2
<■
Output Drive Current 0.4* 5 0 35 0.3 1 1 “ 0 24 1 8
V| = Vdd mA
N-Channel IdN 0 72 j 1 10
0.5 06 2.5 - 0 48 -
10
CD4002A CD4025A
2.5* 5 -0.35 -0.3 2 -0.24
1 9
P Channel •dp V| = VSS mA
1 11
9.5 10 -0.3 ■- -0 25 -1 - 0.2 - -
Special Features
• nput Current •l 10 pA
■ Medium speed operation........... tPHL = tPLH = 25 ns (typ.) o p p
— ______ J ______ L
at CL = 15 pF I*
5
.p A Maximum noise free saturated Bipolar output voltage
■ Low "high"- and "low"-level output impedance........... 5OOS2 O
and 200^2 (typ), respectively at Vqd - V$$ = 10 V * Minimum noise-free saturated Bipolar output voltage
The combination of these devices and the RCA NAND

positive logic gate types CD4011A, CD4012A,and CD4023A
can account for appreciable package-count savings in various
logic function configurations.
u
c4
VSS
c)
92CS ‘SOSORi
DRAIN-TO-SOURCE VOLTS (VpS)
Fig. 1.2 Schematic diagram for

type CD4001A.
3
p I
kJ) 2<L
6(5 eb 92CS-I7776 92CS-I7853
vss 92CS-I464IRI
Fig. 1.9—Typ. p-channe! dram characteristics. Fig. 1.10—Min. n-channel drain characteristics.
Fig. 1.1 -Schematic diagram for type CD4000A. ôr maximum ratings, see page 20.
File No. 479 CD4007A
Digital Integrated Circuits
Monolithic Silicon STATIC ELECTRICAL CHARACTERISTICS (All inputs Vgg^V-j^VDQ)
(Recommended DC Supply Voltage (Vqq — Vgg) 3 to 15 V)
CHARAC
CD4007AD, CD4OO7AE, CD4007AK LIMITS
TERISTIC
CD4007AE CURVES
TEST
CHARACTERISTIC SYMBOL UNITS & TEST
CONDITIONS
Vo VDD -40°C 25°C 85°C CIRCUITS
Mm Typ Max Fig. No.
COS/MOS Dual Complementary Quiescent Device
Volts Volts
5
Min Typ Max.
0.5
Mm. Typ- Max.
0 009 0.5 15
mA 4 15
Pair Plus Inverter Current
10 1 - 0 006 1 - - 30
Quiescent Device 5 25 - 0025 2.5 - 75

Dissipation/Pack age pd mW
10 10 0 05 10 300
Special Features
Output Voltage 5 - - 0 01 0 001 - 0 05 4 2
■ Medium speed operation. . . tpuL = lPLH = 20 ns (typ.) at C|_ = 15 pF Low Level
VOL
0 001 0 05 4 3
10 0 01
■ Low "high"-ahd "low"-output impedance 5OOS2 (typ.) 44
5 4 99 - ! - 4 99 5 - 4 95 - 1 5
at Vqd — V$s = 10 V High Level VOH
10 9 99 9 99 10 9 95 4 6
Threshold Voltage Iq = 10 mA 1 1 15 1 3 V
Terminal No. 14 = Vqq Applications N Channel vthN
10 mA - 1-1 7 -1 5 -1 3 V
Terminal No. 7 = Vgg
P Channel VthP •d = -
■ Extremely high-input impedance amplifiers; inverters, shapers, linear
3.6 5 1 5 1 5 2 25 1 4
amplifiers, threshold detector Noise Immunity
V
(All Inputs) Vnl 7.2 3 45 29
10 3
4 16
CD4007A types are comprised of three N-Channel and three More complex functions are possible using multiple packages. For Definition.
0.95 5 1 4 1.5 2.25 1 5
Numbers shown in parentheses indicate terminals that are See Appendix V
P Channel enhancement-type MOS transistors. The transistor VNH
3 4 5
2.9 10 29 3
elements are accessible through the package terminals to connected together to form the various configurations listed.
For proper operation Vgg < V| < Vqq must be satisfied. Output Drive Current 0 35 - 0.3' 1 - 0.24 - - 4 7
provide a convenient means for constructing the various V| = Vdc 0 4‘ 5
N Channel idn 4 9
typical circuits shown in Fig.4.1. 0.5 10 1 2 1 2.5 0.8 - -
mA
-1.3 -1.1 -4 -0.9 - 4 8
V|=VSS 2.5* 5
(14,2,11); (8,13);
a) High Sink-Current Driver
(6,3,10); (8,5,12);
P Channel IdP 4 10
95 10 -0.65 - -055 -2.5 -0 45 -
(1,5); (7,4,9) (11,14); (7,4,9)
(OPTIONAL Vqo PULL-UP)
Input Current *1 - 10 - - pA
____
b) 3-lnput NOR Gate (13,2); (1,11);

! ‘Maximum noise tree saturated Bipolar output voltage
* Minimum noise free saturated Bipolar output voltage.
(12,5,8), (7,4,9)
9?CS- 5M9 J
c) 3-lnput HAND Cate (1,12,13); (2,14,11);
(4.8); (5,9)
*SS 92CS-55J0
d) Tree (Reloy) Logic (13,12,5); (4,9,8);

(14,2); (1,11)
f) High Source-Current Driver (6,3, 10), (13,1,12),

voo (14,2,11); (7,9)
1
c®- j
all p unit substrates
ARE CONNECTED TO Vqq OUT (VqoI-C’AB (OPTIONAL VSSPULL DOWN)
Alln-lmit substrates
are CONNECTEC TO OUT (V$$)-CA*C8
5JT9 92CS-i5527
Fig.4.1-Sample COS/MOS logic circuit arrangements using type CD4007A. (Continued) Fig.4 2- Mm. & max. voltage transfer charac Fig.4.3—Typ. voltage transfer characteristics
teristics for inverter for NOR gate.
File No. 479 File No. 479 CD4011A, CD4012A, CD4023A
Digital Integrated Circuits STATIC ELECTRICAL CHARACTERISTICS (All inputs

(Recommended DC Supply Voltage (Vqq — V<jg)
VSS V1 < VDD)
3 to 15 V)
Monolithic Silicon
LIMITS CHARAC
CD4011A,CD4012A,CD4023A TEST
TERISTIC
CURVES
CD4011AE, CD4012AE, CD4023AE
CHARACTERISTIC SYMBO UNITS
CONDITIONS & TEST
-40°C 25°C 85°C CIRCUITS
Vo vdd
Volts Volts Mm Typ. Max Mm. Typ. Max Mm Typ Max Fig No
COS MOS NAND Gates Quiescent Device 5 - 05 - 0 005 0.5 15
Current 1L pA
(Positive Logic) 10 5 - 0 005 5 - 30
Quiescent Device 5 - - 25 - 0025 2.5 - 75

Dissipation Package pd pW
10 - - 50 005 50 300
Quad 2 Input . . CD4011 AD, CD4011AE, CD4011AK Output Voltage 5 - 001 - 0 001 - - 0 05 7.4
VOL V
Dual 4 Input . . CD4012AD, CD4012AE, CD4012AK Low Level 10 0 01 0 001 - 0 05 75
Triple 3 Input . . CD4023AD, CD4023AE, CD4023AK 5 4 99 - 4 99 5 4 95 - - 76
High Level V0H
10 9 99 9 99 10 9 95 7.7
Threshold Voitage Iq = 10 pA 1 7 1 5 1 3 V
N Channel vthN ♦
P Channel vthp Iq = 10 p A -1 7 -1 5 -1 3 V
—
Special Features Noise Immunity 3.6 5 1 5 1 5 2 25 1 4
v
(All Inputs) Vnl 3 3 45 2.9
7.2 10
■ Medium speed operation tPHL = tPLH = 25 ns (typ.) For Defmitfbn
at Cl » 15 pF See Appendix 0.95 5 1 4 1 5 2 25 1 5
y
Vnh
■ Low "high"- and "low"-level output impedance 400 and 800Q (typ.) 2.9 10 29 3 45 3
respectively at Vqq — ^SS = 10 V Output Drive Current

CD4011 A 05 5 0 145 - - 0.12 05 r - 0.095 -
CD4023A
05 10 0.3 . - 0 25 0.6 - 0.2 -
The combination of these devices and the RCA NOR N Channel *DN Series mA
positive logic gate types CD4000A, CD4001A, CD4002A, CD4012A 0.5 5 0 072 - 0 06 025 - 0.05 - ♦
jX
and CD4025A can account for appreciable package-count Series

05 10 0 155 0 13 06 0.105
c
- -
savings in various logic function configurations.
4 5 5 -0 145 -0.12 -0.5 -0.095 -
P Channel InP mA
For maximum ratings, see page 20. -0 35 -0.3 -12 -0 24
9 5 10 - -
Input Current 'l 10 pA •

2
>
♦ See Appendix
20
30 5
k
dr
*ss
Fig. 7.2—Schematic diagram for type CD4011A.
JUr
JU.
JAL
XU.
XU.
JU
0 3
Z)
ZJ
Z
-----
•8
-o ~o «d
If
9- 9~
0 2 5 5 75 10 12 5 15
NPUT VOLTS (Vj) INPUT VOLTS (VT)
* 92CS-I7792
92CS-iS9?O
7 6- Typ multiple mput switching Fig. 7 7-Typ. current & voltage transfer
Fig.7.1-Schematic diagram for type CD4012A.
transfer charact for CD4012A characteristics.
Fig.7.3—Schematic diagram for type CD4023A.

rue no. 4/y
Digital Integrated Circuits

Monolithic Silicon
CD4016AD,CD4016AE, CD4016AK
COS/MOS Quad Bilateral Switch

For Transmission or Multiplexing of Analog or Digital Signals
Special Features
■ Wide range of digital and analog signal levels —
Digital or analog signal to 15 V peak
Analog signal ±7.5 V peak
■ Low "ON” resistance—
300 Q typ. over 15 Vp.p signal input range, for Vqd — Vgg = 15 V
■ Matched switch characteristics —
40 Q typ. difference between Ron values at a fixed bias point over 15 Vp.p
signal input range Vqd — V^S - 15 V
■ High "On/Off" output voltage ratio -65 dB typ. @ fj$ = 10 kHz, R(_ = 10 kf2
■ High degree of linearity — < 0.5% distortion typ. @ fjs = 1kHz,
vis = 5 Vp.p, VDD-Vss> 10V, RL = 10kQ.
Applications ■ Extremely low "OFF" switch leakage resulting in very low

■ Analog signal switching/multiplexing offset current and high effective "OFF" resistance —
Signal gating Modulator 10 pA typ. @ Vdd “ VSS = 10 V, TA = 25°C
Squelch control Demodulator ■ Extremely high control input impedance (control circuit
Chopper Commutating switch isolated from signal circuit) — lOl^Q typ.
■ Digital signal switching/Multiplexing ■ Low crosstalk between switches —
■ COS/MOS logic implementation -50 dB typ. @ fis = 0.9 MHz, R L = 1 kD
■ Analog-to-digital & digital-to-analog conversion ■ Matched control-input to signal-output capacitances —

Reduces output signal transients
■ Digital control of frequency, impedance, phase, and
analog-signal gain ■ Transmits frequencies up to 10 MHz
For maximum ratings, see page 20. *00

i4 o
CONTRCL
VOLTAGE (V(
H irifT -
INPUT SIGNALS (V,»)

TERMINAL Nos. 1,4.8.II
OUTPUT SIGNALS (Vot)

TERMINAL Nos 2.3.9.10
SWITCH A SWITCH B SWITCH C SWITCH 0

NOTE: All switch P-channel mbstrates are internally connected to terminal No. 14. 92SM 3838RI
All switch N-channel substrates are internally connected to terminal No. 7.

NORMAL OPERATION:
Control-Line Biasing
Switch ’'ON”: Vq"1" = Vqq SIGNAL LEVEL RANGE:
141
Switch "OFF": Vc"0" =■ vss£visLvdd
Fig. 11.1 -Schematic diagram.

Appendix D
Datablad Halvledarminnen
143
nL TYPES SN5488A, SN7488A TYPES SN5488A, SN7488A
MSI 256 BIT READ-ONLY MEMORIES 256-BIT READ-ONLY MEMORIES
BULLETIN NO. DL-S 7211445, JANUARY 1971-REVISED DECEMBER 1972
functional block diagram and word selection WORD SELECT TABLE

J OR N DUAL-IN-LINE
INPUTS
OR W FLAT PACKAGE (TOP VIEW) WORD
• Applications in Computer Subroutines 110) E D C a A
0 L L L L L
• Useful in Display Systems and Readouts 1 L L L L H
2 L L L H L
• Memory Organized as 32 Words of 8 Bits
3 L L L H H
Each 4 H
L L L L
• Input Clamping Diodes Simplify System 5 L L H L H
t t i i #
6 L L H H L
Design I Cl 7 L H
h t t r wg L H H
• Open Collector Outputs Permit Wire AND r ♦ t r t t 8 L H L L L
Capability 9 L H L L H
10 L H L H L
• Typical Access Time: 25 nanoseconds 11 L H L H H
12 L H H L L
• Typical Power Dissipation: 285 milliwatts BINARY
seutcT 13 L H H L H
• Fully Compatible with Most TTL and DTL 14 L H H H L
15 L H H H H
Circuits
16 H L L L L
description 17 H L L L H
18 H L L H L
These custom programmed, 256-bit, read only memories are organized as 32 words of eight bits each. Each monolithic,
19 H L L H H
high speed, transistor transistor logic (TTL), 32 word memory array is addressed in straight 5-bit binary with full
20 H L H L L
on chip decoding An overriding memory enable input is provided which, when taken high, will inhibit the 32 address
21 H L H L H
gates and cause all eight outputs to remain high (off). Data, as specified by the customer, are permanently programmed
22 H L H H L
into the monolithic structure for the 256 bit locations. This organization is expandable to n-words of N-b't length.
23 H L H H H
The address of an eight-bit word is accomplished through the buffered, binary select inputs which are recoded by the 24 H H L L L
25 H H L L H
32 five input address gates. When the memory-enable input is high, all 32 gate outputs are low, turning off the eight
26 H H L H L
output buffers.
- f r t 4 t t-. 27 H H L H H
Data are programmed into the memory at the emitters of 32 eight-emitter transistors. The programming process 28 H H H L L
involves connecting or not connecting each of the 256 emitters. If an emitter is connected, a low level voltage is read The line matrix shown above is an extreme simplification of the k9l M7> K6» l«5> |<4> K3» l(2i Hi 29 H H H L H
out of that bit location when its decoding gate is addressed. If the emitter is not connected, a high level voltage is read 256 program options A more precise representation of the possible v® *1 *6 vs. v« vj v? vi 30 H H H H L
when addressed. Those decoding gate output emitters which are used are connected to their repective b't lines to drive connections between a gate and the output sense lines is shown outputs
31 H H H H H
below.
the eight output buffers. Since only one decoding gate is addressed at a time, only one of the 32 transistors can supply
current to the output buffers at a time. H = high level, L = low level
This memory is fully compatible for use with most TTL or DTL circuits. Input clamping diodes are provided to
schematics of inputs and outputs
minimize transmission-line effects and simplify system design. Input buffers lower the fan in requirement to only one
normalized Series 54/74 load for all inputs including enable (G). The open-collector outputs are capable of sinking 12 EQUIVALENT OF EACH INPUT DECODING GATES AND OUTPUT BUFFERS
milliamperes of current and may be wire-AND connected to increase the number of words available. An external
pull up resistor from each output to the supply line (Vqq) is required to define the high level output voltage. Where
<-
o 0
multiple '88 devices are used in a memory system, the enable input allows easy decoding of additional address bits.
g
Access propagation delay time is typically 25 nanoseconds and power dissipation is typically 285 milliwatts. (256
♦
The customer can specify the output logic level desired at each of the 256 bit locations by completing the
supplementary ordering data and a set of data cards punched in accordance with the data format shown under ordering
—L—
instructions Upon receipt of the order, Texas Instruments will assign a special device number to the device
T
T
..J
programmed according to the customer's order. The completed device will be marked with the Tl special device number
(not SN5488A or SN7488A). It is important that the customer specify not only the output levels desired at all 256-bit I 'll
locations, but also the other information requested.

/77
Y8 Y7 Y6 V5 Y4 vj V2 v> I

National Semiconductor licenstillverkar SN 7488 under beteckningen DM7488
I en version A A har den programmerats med nedanstaende sinustabell.
truth tables
DM5488A/DM7488A SINE LOOK-UP TABLE

A pattern has been generated for the DM5488/DM7488. The AA pattern provides a
sine table. The 5-bit input code linearly divides 90° into 32 equal segments. Each 8-bit
output is therefore the sine of the angle applied.
EXAMPLE: Input 11010 means 26/32 of 90°, or about 73°. The corresponding output
11110100 indicates (1/2+1 /4+1 /8+1/16+1/64) or about .95, which is close to the sine
of 73°. Rounding-off has not been employed, since without rounding-off it is possible
to extend the accuracy with additional ROMs.
INPUTS OUTPUTS
E D C B A G Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
1 0 0 0 0 1 0 0 0 0 0 1 1 0 0
2 0 0 0 1 0 0 0 0 0 1 1 0 0 1
3 0 0 0 1 1 0 0 0 1 0 0 1 0 1
4 0 0 1 0 0 0 0 0 1 1 0 0 0 1
5 0 0 1 0 1 0 0 0 1 1 1 1 1 0
6 0 0 1 1 0 0 0 1 0 0 1 0 1 0
7 0 0 1 1 1 0 0 1 0 1 0 1 1 0
8 0 1 0 0 0 0 0 1 1 0 0 0 0 1
9 0 1 0 0 1 0 0 1 1 0 1 1 0 1
10 0 1 0 1 0 0 0 1 1 1 1 0 0 0
11 0 1 0 1 1 0 1 0 0 0 0 0 1 1
12 0 1 1 0 0 0 1 0 0 0 1 1 1 0
13 0 1 1 0 1 0 1 0 0 1 1 0 0 0
14 0 1 1 1 0 0 1 0 1 0 0 0 1 0
15 0 1 1 1 1 0 1 0 1 0 1 0 1 1
16 1 0 0 0 0 0 1 0 1 1 0 1 0 1
17 1 0 0 0 1 0 1 0 1 1 1 1 0 1
18 1 0 0 1 0 0 1 1 0 0 0 1 0 1
19 1 0 0 1 1 0 1 1 0 0 1 1 0 1
n o o
0
21 1 0 1 0 1 0 1 1 0 1 1 0 1 1
22 1 0 1 1 0 0 1 1 1 0 0 0 0 1
23 1 0 1 1 1 0 1 1 1 0 0 1 1 1
24 1 1 0 0 0 0 1 1 1 0 1 1 0 0
25 1 1 0 0 1 0 1 1 1 1 0 0 0 1
26 1 1 0 1 0 0 1 1 1 1 0 1 0 0
27 1 1 0 1 1 0 1 1 1 1 1 0 0 0
28 1 1 1 0 0 0 1 1 1 1 1 0 1 1
29 1 1 1 0 1 0 1 1 1 1 1 1 0 1
30 1 1 1 1 0 0 1 1 1 1 1 1 1 0
31 1 1 1 1 1 0 1 1 1 1 1 1 1 1
All X X X X X 1 1 1 1 1 1 1 1 1
X= Don't Care
145
TTL TYPES SN54170, SN54LST70, SN74170. SN74LS170 TYPES SN54170, SN54LS170, SN74170, SN74LS170
MSI 4-BY-4 REGISTER FILES WITH OPEN-COLLECTOR OUTPUTS 4-BY-4 REGISTER FILES WITH OPEN-COLLECTOR OUTPUTS
146
BULLETIN NO DL S 7411349. MARCH 1974
SN54170, SN54LS170 . . . J OR W PACKAGE logic

• Separate Read/Write Addressing Permits
SN74170. SN74LS170 ... J OR N PACKAGE WRITE FUNCTION TABLE (SEE NOTES A. B. ANO C) READ FUNCTION TABLE (SEE NOTES A AND D)
Simultaneous Reading and Writing
(TOP VIEW)
WRITE INPUTS WORD READ INPUTS OUTPUTS
• Fast Access Times . . . Typically 20 ns
*B "A Gw 0 1 2 3 rb RA gR QI Q2 Q3 Q4
• Organized as 4 Words of 4 Bits L L L Q=D Qo Qo Qo L L L W0B1 W0B2 W0B3 W084
L H L Qo Q= D Qo Qo L H L W1B1 W1B2 W1B3 W1B4
• Expandable to 1024 Words of n-Bits
H L L Qo Qo Q= D Qo H L L W2B1 W2B2 W2B3 W2B4
• For Use as: H H L Qo Qo Qo Q= D H H L W381 W3B2 W383 W3B4
Scratch-Pad Memory X X H Qo Qo Qo Qo X X H H H H
Buffer Storage between Processors
z
O
4
)
Bit Storage in Fast Multiplication Designs
m
u o
• Open Collector Outputs with Low
Maximum Off-State Current:
functional block diagram 170
'170 ... 30 p A
'LS170 . . . 100 mA
• SN54LS670 and SN74LS670 Are wo«oo wono J
Similar But Have 3-State Outputs
description
The '170 and 'LS170 MSI 16-bit TTL register files incorporate the equivalent of 98 gates The register file is organized
as 4 words of 4 bits each and separate on-chip decoding is provided for addressing the four word locations to either
write-in or retrieve data. This permits simultaneous writing into one location and reading from another word location
Four data inputs are available which are used to supply the 4-bit word to be stored. Location of the word is determined
by the write-address inputs A and B in conjunction with a write-enable signal. Data applied at the inputs should be m its
true form. That is, if a high-level signal is desired from the output, a high level is applied at the data input for that
particular bit location. The latch inputs are arranged so that new data will be accepted only if both internal address gate
inputs are high. When this condition exists, data at the D input is transferred to the latch output. When the write-cnable
input, Gyv, is high, the data inputs are inhibited and their levels can cause no change in the information stored in the
internal latches. When the read-enable input, Gr, is high, the data outputs are inhibited and remain high
DATA _
INPUTS
The individual address lines permit direct acquisition of data stored in any four of the latches Four individual decoding
gates are used to complete the address for reading a word. When the read address is made in conjunction with the
read-enable signal, the word appears at the four outputs
This arrangement—data-entry addressing separate from data read addressing and individual sense line—eliminates recovery
times, permits simultaneous reading and writing, and is limited in speed only by the write time (30 nanoseconds
typical) and the read time (25 nanoseconds typical). The register file has a nondestructive readout in that data is not
lost when addressed.
All '170 inputs and all inputs except the read enable and write enable of the 'LSI70 are buffered to lower the drive
requirements to one Series 54/74 or Series 54LS/74LS standard load, respectively. Input-clamping diodes minimize
switching transients to simplify system design. High-speed, double-ended AND-OR INVERT gates are employed for the
read-address function and drive high-sink-current, open-collector outputs. Up to 256 of these outputs may be wire-AND
connected for increasing the capacity up to 1024 words. Any number of these registers may be paralleled to provide
n-bit word length.
The SN54170 and SN54LS170 are characterized for operation over the full military temperature range of -55 C to
125°C, the SN741 70 and SN74LS170 are characterized for operation from 0°C to 70°C

TTL TYPE SN7489 TYPE SN7489
LSI 64 BIT READ/WRITE MEMORY 64-BIT READ/WRITE MEMORY
BULLETIN NO. DL-S 7211386. FEBRUARY 1971 - RE VISE D DECE MBE R 1972
functional block diagram

• For Application as a "Scratch Pad" Memory J OR N DUAL IN-LINE
OR W FLAT PACKAGE (TOP VIEW)1
with Nondestructive Read-Out
• Fully Decoded Memory Organized as 16
Words of Four Bits Each 4—*—F
• Fast Access Time ... 33 ns Typical t
♦Cl- &
• Diode-Clamped, Buffered Inputs t I ■ »

-I—•---- 1-
• Open-Co I lector Outputs Provide Wire-AND
fl e
Capability 4
• Typical Power Dissipation . . . 375 mW

ten
&
•
fEh rEEH
*
• Compatible with Most TTL and DTL Circuits
••
44
description
Si
This 64 bit active element memory is a monolithic, I H
L-LL
■4
o-
high speed, transistor transistor logic (TTL) array of
64 flip flop memory cells organized in a matrix to
provide 16 words of four bits each. Each of the 16
St
words is addressed in straight binary with full on-chip
decoding.
positive logic: see description
Si
’Pin assignments for these circuits are the same for all packages.
The buffered memory inputs consist of four address FUNCTION TABLE

lines, four data inputs, a write enable, and a memory
enable for controlling the entry and access of data ME WE OPERATION CONDITION OF OUTPUTS
The memory has open-collector outputs which may L L Write Complement of Data Inputs
be wire-AND connected to permit expansion up to L H Read Complement of Selected Word
4704 words of N bit length without additional output H L Inhibit Storage Complement of Data Inputs
buffering. The open-collector outputs may be utilized H H Do Nothing High
to drive external loads directly; however, dynamic
reponse of an output can, in most cases, be improved by using an external pull-up resistor in conjunction with a
partially loaded output. Access time is typically 33 nanoseconds, power dissipation is typically 375 milliwatts.
write operation
Information present at the data inputs is written into the memory by addressing the desired word and holding both the
memory enable and write enable low. Since the internal output of the data input gate is common to the input of the schematics of inputs and outputs
sense amplifier, the sense output will assume the opposite state of the information at the data inputs when the write
enable is low. EQUIVALENT OF EACH INPUT
read operation
VCC
The complement of the information which has been written into the memory is nondestructively read out at the four
sense outputs. This is accomplished by holding the memory enable low, the write enable high, and selecting the desired INPUT
address.
D1. D2, D3, D4: Req = 6 kL2 NOM

All others: Req = 4 kll NOM

Digitala kretsar, Laborationer och dvningar
ansluter sig till laroboken Digitala kretsar
och innehaller fem arbetspaket som vartdera
omfattar typexempel, dvningsuppgifter och laborationer
0 ESSELTE STUDIUM
ISBN 91-24-26210-2
Best, nr 24-26210-2
(24-26210-2) B

Elektronik - Digitala Kretsar - Labrationer

Uploaded by

Copyright:

Available Formats

You might also like

Elektronik - Digitala Kretsar - Labrationer

Uploaded by

Document Information

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

Elektronik - Digitala Kretsar - Labrationer

Uploaded by

Copyright:

Available Formats

Digitala kretsar

Laborationer och dvningar av

Kopplingsdack (best, nr 8004-366)

Appendix A Datablad BSX20, TIL 209A 121

Dl:l Teori: Se liiroboken kap DI

Dl:2 Typexempel med losningar A -H

Dl:4 Laborationer Exp 1 - 3 Exp 4-5

D1:2 Typexempel med losningar

xz anges med lllllI

anges med II11II

Av Venn-diagrammet framgar att yz absorberas av (xz + x'y) varfor denna

c) Vi studcrar for st viinster led:

INVERT-grinden kan da omedelbart astadkommas med en NAND-grind:

AND-grinden kan astadkommas med tva NAND-grindar:

OR-grinden tistadkoms med hjalp av tre NAND-grindar:

Riikna med Vp = 0,7 V for dio-

derna samt LTBE = 0,7 V och

2,2 kft 2,2 kH

CE0 = Ut = 0>7E *+ *0’7 - 0,7 =4-0,7 V

I = 4,23 + n-0,57 (mA)

Basstrommen for Tq blir:

Detta leder slutligen till:

Berakning av Tps vilostrom:

<icq*ibq)1-6 + ibq'2*2 + 0’7=’3-6

dessa berakningar och av resistanslinjen for Tj framgar att Tj harvid

*1 ICQ + IBQ *CQ( ) = 1,62 • 1, 05 = 1,70 mA

Slutligen kan I beraknas:

INVERT-grind. Kopplingen far foljande utseende:

Inom datortekniken anviinds ofta s k udda paritetscheck av registcrinnchallen

Sammanfattning: X = 1 om A • B • C • D innehaller ett udda antal ”ettor” eller

EXOR-grindens sanningstabell och uppbyggnad med NAND-grindar har nu

Forenkla nedanstaende logiknat till sa fa standardgrindar som mojligt om

vi bland standardgrindarna inraknar NAND-, NOR-, EXOR- och AOI-grin-

Anta Ube = 0,7 V, ^ = 0,27

U = 0, 7 V for de aktiva komponen-

a) Anta ingangarna B och C ar an-

slutna till +6 V samt berakna vid

Anm: For att ova IEC-symbolerna anvands dessa i de foljande ovnings-

Tva NAND-grindar ur DTL-familjen kopplas samman enligt nedanstaende fi-

For vilken kombination av insignalerna blir utsignalen hog i nedanstaende

10 Visa hur man med INVERT-grindar och 3-ingangars NAND-grindar utan

a) Redovisa sanningstabellen for S och C.

12 I en storre varmeanlaggning ska tempcraturen matas i 26 olika punkter.

Svar och anvisningar till bvningsuppgifter Dl:3

= x'y + xy' = EXOR

Fan out = 160

2—Markesjo, Digitala krctsur. Laborationcr 13

A B T T=A © B dvs EXOR

Pulstaget till B inverteras saledes da D = 1. Vid D = 0 passerar pulstaget

X = (Aa + A'a') • (Bb + B'b')

b) Bada registren m&ste innehalla 2 bitar vardera.

ooooo OOOO1 11001

Innan du borjar med derma laboration ska du forst ha:

speciellt behandlat typexempel B och H samt lost ovningsuppgifterna

nen, SN 7400, SN 7404, SN 7410 samt SN 7486.

Efter laborationen ska du kunna:

Du far i denna laboration bekanta dig med nagra grundlaggande egenskaper

Pa marknaden finns en rad kopplingsbord eller kopplingsdack med tillho-

Experiment och resultat

CE0 = Ut = 0>7E + 0’7 - 0,7 =4-0,7 V

<icqibq)1-6 + ibq'22 + 0’7=’3-6

1 ICQ + IBQ CQ( ) = 1,62 • 1, 05 = 1,70 mA

51/ + 5/ 51/ ¥-51/

5/ 5/ *51/