MODULE: SIC

MEMORY: AC[18]; MD[18]; PC[13]; IR[13]; IA[13]; IB[13]; MA[13]; lf; M[8192,18]
INPUTS: start
BUSES: ABUS[18]; BBUS[18];OBUS[19]

1. →( start
´ )/(1)
2. MA ← PC
3. MD ← BUSFN ( M ; DCD ( MA))
4. IR ← MD
5. →(IR 0 ⋀ IR 1 ⋀ IR2 )/(25)
6. NO DELAY
´ 3 ⋀ IR
→( ( IR ´ 4 ) , ( IR
´ 3 ⋀ IR 4 ) , IR 3)/( 13,7,10)
7. MA ← IR 5 : 17
8. MD ← BUSFN ( M ; DCD( MA))
9. IR5 : 17 ← MD5 : 17
→(13)
10. NO DELAY
→(IR 4 )/(12)
11. IR5 : 17 ← ADD (IR5 : 17 ; IA )
→(13)
12. IR 5 : 17 ← ADD( IR 5 :17 ; IB)
13. NO DELAY
→( IR 0 ´⋀ IR1 )/(15)
14. PC ← IR5 : 17
→(2)
15. MA ← IR 5 : 17
→( IR 0)/(21)
16. MD← BUSFN ( M ; DCD (MA))
→( IR´ 1 ⋀ IR´ 2 )/(18)
17. AC ← ( MD ! ( MD ∧ AC ) ! ( ADD1 :18 ( MD ; AC ) ) )∗(( IR´ 1 ⋀ IR 2) , ( IR 1 ⋀ IR
´ 2 ) ,( IR 1 ⋀ IR 2) )
lf ∗(IR 1 ⋀ IR 2)← ADD0 ( MD ; AC )
→(24)
18. MD← INC( MD)
19. M∗DCD(MA )← MD
→(∨/ MD)/(24)
20. PC ← INC(PC)
→(24)
21. MD ← ( ( AC ) ! ( 5 ⊺ 0 , INC ( PC ) ) )∗( IR2 , IR
´ 2)
22. M∗DCD(MA )← MD
→(IR 2)/(24 )
23. PC ← IR5 : 17
24. PC ← INC(PC)
→(2)
25. NO DELAY
→(IR 3)/(50)
26. NO DELAY
→(IR 5)/(30)
27. NO DELAY
→( ( IR 6 ⋀ IR7 ) , (IR 6 ⋀ IR 7))/(1 , 29)
(No Step 28)
29. AC∗( IR 8 ∨ IR 9 ) ←(( 18⊺ 0)) !(18 ⊺ 0)! AC ¿
¿(( IR 8 ⋀ IR9 ) ,( IR8 ⋀ IR 9 ),(IR 8 ⋀ IR 9));
If ∗IR6 ← 0; If ∗IR 7 ← 1
→ ( 33 )
30. →(IR4 )/(32) NO DELAY
31. If , AC ← AC , If
→(33)
32. If , AC ← AC 17 , If , AC 0 : 16
33. NO DELAY
→( IR 10 ¿/(40)
34. NO DELAY
→¿
( IR ¿ ¿11 ⋀ IR12 )¿ /(35 , 37 ,38 , 39)
35. NO DELAY
→(IR 13 ⋀ If )/(43)
36. PC ← INC(PC)
→(24)
37. AC ← ( 5⊺ 0 , IA ! 5 ⊺ 0 , IB )∗( IR13 , IR 13)
→( 43)
38. IA ←( ( AC 5 : 17 ) ! (INC ( IA )))∗(IR13 , IR 13)
→( 43)
39. IB ←( ( AC 5 :17 ) !(INC ( IB )))∗(IR13 , IR 13)
→( 43)
40. NO DELAY
→( IR 4 ¿/(42)
41. If , AC ← AC , If
→( 43)
42. If , AC ← AC 17 , If , AC 0 :16
43. NO DELAY
44. →( IR 14)/( 45)
44. →(f , f )/(36 , 24)
¿
∨(AC 0 ⋀(∨/ AC )⋀ IR17 )¿
45. NO DELAY
→( IR 4 ¿/( 47)
46. If , AC ← AC , If
→(24)
47. If , AC ← AC 17 , If , AC 0 :16
→(24)
50. →(IR 4 )/(∫ seq)
´ 5 )/(70 , TST seq)
51.→(IR 5 , IR
60. intf , enif ← 0 ,0
61. IR 5: 17 ← ADDR(PRI ( INTR MR ))
62. MA ← IR 5: 17 ; MD ← 5 ⊺0 , PC
63. M∗DCD ( MA ) ← MD
64. PC ← IR 5 :17
→(24)
70. PC ← IR 6 :17
71. CSBUS=CSR ; csrdy=1
72. PC ← IR 5 :17
→(accept )/(71)
72. NO DELAY
→(IR 9)/(74)
73. NO DELAY
→(IR 10 , IR10 )/(24 , 85)
74. NO DELAY
→( IR 11) /(78)
75. MD ← AC
76. Null
→(ready)/(76)
77. IOBUS=MD ; datavalid =1
78.ready=1
→(datavalid )/(80)
79. CRS∗IR 10 ← CSBUS ; MD∗IR 10 ← IOBUS
80. accept=1
→(datavalid )/(80)
81. NO DELAY
→(IR 10)/(83)
82. AC ← MD
→(24)
83. NO DELAY
→(∨/ IR12 :17 ⋀ IR 6 :11 ) ¿/ 24
84. PC ← INC (PC )
→(24)
85. BIOR∗DCD( IR 7 :8 ) ←¿
→(24)
90. → ¿
91. CC ← INC (CC ) ;
→(90)
92. IR 5: 17 ← BADDR ( CC ) ;
BCR∗DCD ( CC ) ← 4 ⊺0
93. MA ← IR 5: 17
94. MD ← BUSFN ( M ; DCD ( MA ) ) ;
IR 5: 17 ← INC(IR 5 :17 )
95. MA ← IR 5: 17 ; BWC ← MD
96. MD ← BUSFN ( M ; DCD ( MA ) ) ;
97. MA ← ADD(MD ; BWC)
98. BWC ← INC ( BWC ) ; BUFRDY =DCD(CC )
99. NO DELAY
→(∨/(DCD ( CC ) ⋀ BIOR))/(103)
100. MD ← BUSFN ( M ; DCD ( MA ) ) ;
101. Null
→(ready)/(101)
102. IOBUS=MD ; datavalid =1
→(accept , accept)/(107 ,102)
103. ready=1
→(datavalid )/( 103)
104. MD ← IOBUS
105. M∗DCD (MA) ← MD
106. accept=1
→(datavalid )/(106)
107. NO DELAY
→¿
108. bufend=1
→(2)
109. BUFRDY =DCD ¿ )
110. MA ← BADDR ( CC ) ; MD ← BWC
111. M∗DCD (MA) ← MD
→(2)