EEE F313/ INSTR F313,     ANALOG AND DIGITAL VLSI DESIGN 

Take Home Assignment‐1 (THA‐1) 

Q1‐‐‐Sketch and label multi‐fingered gate layout (of an NMOS transistor , with (W/L)= 100λ / 2λ, using

1. 4 gate fingers 
2. 5 gate fingers 
 
Sketch the layouts for  minimum junction capacitance  Cdb.   
Use colored pencils . 
Calculate the source  and drain junction capacitances Csb, and Cdb 
 
Given‐‐‐ 2λ= 1 um,  
Model parameters are given below‐‐‐ 
 
 

 
 
Design Rules are given below‐‐‐