BÀI TẬP

CÔNG NGHỆ VI ĐIỆN TỬ

Giảng viên hướng dẫn: PGS.TS Nguyễn Văn Cường

Sinh viên thực hiện: NGUYỄN TẤN HÙNG
Lớp: 16DTCLC2
MSSV: 106160152
 BÀI TẬP
CÔNG NGHỆ VI ĐIỆN TỬ

ĐỀ TÀI: Thiết kế mạch Half-Adder mô phỏng Layout.

Half adder
Truth Table

Logical Expression
Sum = A XOR B
Carry = A AND B
 
 
Implementation
 

Half adder Schematic

Symbol for half adder

Half adder Simulation
C:
Rise time=2.989 ns
Fall time= 2.771 ns

S:
Rise time=5.974 ns
Fall time=1.84 ns
Half adder Layout and DRC

Half adder LVS and extracted

Half adder Layout Simulation

C:
Rise time=3.11 ns
Fall time= 2.816 ns

S:
Rise time=5.482 ns
Fall time=1.851 ns