Professional Documents
Culture Documents
BG - DTSo 2018 DTVT-C3
BG - DTSo 2018 DTVT-C3
BG - DTSo 2018 DTVT-C3
Chương 1: Hệ đếm
1
BÀI GIẢNG ĐIỆN TỬ SỐ
Mạch tổ hợp (2) – Sơ đồ khối tổng quát
2
BÀI GIẢNG ĐIỆN TỬ SỐ
Phân tích mạch logic tổ hợp (2) – Ví dụ
Phân tích mạch điện sau, nêu chức năng của mạch:
A
B
C
A
B
C
A f
B
C
A
B
C
3
BÀI GIẢNG ĐIỆN TỬ SỐ
Phân tích mạch logic tổ hợp (5) - VD
Bước 5: Vẽ mạch điện dạng tối ưu:
A
B A
C
A B
B A
C
A f C f
B B
C
A C
B
C
Ví dụ 2-1
Ví dụ 2-2
4
BÀI GIẢNG ĐIỆN TỬ SỐ
Ví dụ 2-2
Ví dụ 2-3
Bảng trạng thái
5
BÀI GIẢNG ĐIỆN TỬ SỐ
Chương 3 – MẠCH LOGIC TỔ HỢP
3.1. Khái niệm chung
3.2. Phân tích mạch logic tổ hợp
3.3. Thiết kế mạch logic tổ hợp
3.4. Mạch mã hóa – giải mã
3.5. Mạch hợp kênh – phân kênh
3.6. Mạch số học
3.7. Mạch so sánh
3.8. Mạch tạo/ kiểm tra chẵn lẻ
3.9. Mạch tạo/ kiểm tra mã Hamming
3.10. Đơn vị số học và logic ALU
3.11. Hazard trong mạch tổ hợp
6
BÀI GIẢNG ĐIỆN TỬ SỐ
3.4.1. Mạch mã hóa – Khái niệm
Mã hóa: là dùng văn tự, ký hiệu (hay mã) để biểu thị một đối
tượng nào đó (tin tức).
Mục đích: để tin tức truyền đi tốt hơn, cải thiện một số đặc tính
như: độ tin cậy, tốc độ truyền tin, dung lượng kênh, tính bảo
mật, …
Bộ mã hóa: thực hiện nhiệm vụ mã hóa. Một số bộ mã hóa:
- Bộ mã hóa nhị phân
- Bộ mã hóa BCD
- Bộ mã hóa ưu tiên
…
Chức năng: mã hóa từ dạng thập phân đầu vào thành dạng
nhị phân đầu ra.
Bộ mã hóa N tín hiệu thập phân đầu vào có số bit đầu ra n
thỏa mãn: N 2n
Sơ đồ khối tổng quát:
A0
D0 Mạch
2n D1 mã hóa A1 n
lối vào thập lối ra
phân –
D2n- 1 nhị phân An-1
7
BÀI GIẢNG ĐIỆN TỬ SỐ
3.4.1. Mạch mã hóa: Mã hóa thập phân – nhị phân (3)
Biểu thức hàm ra:
Mạch điện: D0
D1
D2
D3
A1 A0
A = 8 +9 = (8,9) 7 0 1 1 1
B=4+5+6+7 = ( 4,5,6,7) 8 1 0 0 0
C=2+3+6+7 = (2,3,6,7)
9 1 0 0 1
D=1+3+5+7+9 = (1,3,5,7,9)
3 1
4 2
5 3
4
6
5
7
6
8
7
9
8
9
A B C D
8
BÀI GIẢNG ĐIỆN TỬ SỐ
3.4.1. Mạch mã hóa: Mã hóa ưu tiên TP – NBCD (1)
Khi có nhiều đầu vào tác động Vào thập phân Ra BCD
đồng thời, chỉ mã hoá tín hiệu vào 1 2 3 4 5 6 7 8 9 A B C D
có mức ưu tiên cao nhất. Mức ưu
tiên do người thiết kế mạch xác 0 0 0 0 0 0 0 0 0 0 0 0 0
định. 1 0 0 0 0 0 0 0 0 0 0 0 1
Sơ đồ khối: x 1 0 0 0 0 0 0 0 0 0 1 0
L1 8 x x 1 0 0 0 1 1
A
... Mạch 4 1 0 1 0 0
Vào B
mã hoá 2 Ra
C 1 0 1 0 1
L9 ưu tiên 1
D 1 0 1 1 0
mức ưu tiên
tăng
1 0 1 1 1
1 1 0 0 0
Bảng trạng thái:
1 1 0 0 1
9
BÀI GIẢNG ĐIỆN TỬ SỐ
3.4.2. Mạch biến mã (2)
Rút gọn: G 0 1,2,5,6 ; G1 2,3, 4,5 ; G 2 4,5,6,7
G0 B1B0 G1 B1B0
00 01 11 10 00 01 11 10
B2 B2
0 0 1 0 1 0 0 0 1 1
1 0 1 0 1 1 1 1 0 0
G2 B1B0 B2 G2
00 01 11 10
B2
0 B1 G1
0 0 0 0
1 1 1 1 1 G 2 B2 B0 G0
a
f g b
e c
d
K chung
A chung
10
BÀI GIẢNG ĐIỆN TỬ SỐ
3.4.3. Mạch giải mã: BCD -> LED 7 đoạn (2)
Sơ đồ khối: a
A B C D a b c d e f g
A b 0 0 0 0 0 0 0 0 0 0 0 1
B Mạch c
d 1 0 0 0 1 1 0 0 1 1 1 1
C giải mã e
7 đoạn 2 0 0 1 0 0 0 1 0 0 1 0
D f
g 3 0 0 1 1 0 0 0 0 1 1 0
Bảng trạng thái: (A chung) 4 0 1 0 0 1 0 0 1 1 0 0
Biểu thức: 5 0 1 0 1 0 1 0 0 1 0 0
a = (1,4)
b = (5,6) 6 0 1 1 0 0 1 0 0 0 0 0
c = (2) 7 0 1 1 1 0 0 0 1 1 1 1
d = (1,4,7)
e = (1,3,4,5,7,9) 8 1 0 0 0 0 0 0 0 0 0 0
f = (1,2,3,7) 9 1 0 0 1 0 0 0 0 1 0 0
g = (0,1,7)
d
CMOS: 4511
Rp
...
a g
LT 7447 RBO
RBI
A B C D
Chức năng: giải mã từ dạng nhị phân đầu vào thành dạng
thập phân đầu ra.
Lựa chọn duy nhất một đầu ra ứng với một tổ hợp nhị phân
đầu vào.
- Mức tích cực cao: đầu ra được chọn bằng ‘1’, các đầu ra còn
lại bằng ‘0’.
- Mức tích cực thấp: đầu ra được chọn bằng ‘0’, các đầu ra còn
lại bằng ‘1’.
Bộ giải mã nhị phân n đầu vào có số đầu ra: N 2
n
11
BÀI GIẢNG ĐIỆN TỬ SỐ
3.4.3. Mạch giải mã: Mạch giải mã nhị phân (2)
Bài toán 1: Thiết kế mạch
giải mã nhị phân 2 vào – 4 ra. D0
A0 Bộ giải
D1
Sơ đồ khối: mã nhị
phân D2
A1 D3
Bảng trạng thái:
A1 A0 D0 D1 D2 D3
Biểu thức:
0 0 1 0 0 0
D 0 A1.A 0
0 1 0 1 0 0
D1 A1.A 0 1 0 0 0 1 0
D 2 A1.A 0 1 1 0 0 0 1
D 3 A1.A 0
A0 D0
A1 D1
A2 D0 D1 D2 D3
A3 74154
E1
E2 D15
12
BÀI GIẢNG ĐIỆN TỬ SỐ
3.4.3. Mạch giải mã: Mạch giải mã nhị phân (5)
Bài toán 2: Cho mạch điện có
E A1 A0 Y0 Y1 Y2 Y3
BTT sau, nêu chức năng của
mạch: 1 x x 1 1 1 1
- Sơ đồ khối: 0 0 0 0 1 1 1
E Y3
0 0 1 1 0 1 1
DECODER Y2
A1 0 1 0 1 1 0 1
Y1
A0 Y0 0 1 1 1 1 1 0
X0 Y0
X1 Y1
Y X
Xj Yj
X2n-1 Y2n-1
13
BÀI GIẢNG ĐIỆN TỬ SỐ
3.5.1. Mạch hợp kênh – MUX (1)
Chức năng: lựa chọn nối một
đầu vào dữ liệu tới đầu ra. En
D0
Sơ đồ khối: D1 MUX
2n lối
2n 1 Y- Lối ra
vào dữ
- Gồm: 2n lối vào dữ liệu, n lối vào địa chỉ, liệu D2n-1
1 lối vào chọn mạch E và 1 lối ra.
- Tuỳ theo giá trị của n lối vào địa chỉ mà An-1 An-2 A0
lối ra sẽ bằng một trong những giá trị ở lối n lối vào địa chỉ
vào (Dj).
- Nếu giá trị thập phân của n lối vào địa
chỉ bằng j thì Y = Dj.
Biểu thức:
Y E.(A1.A0 .D0 A1.A 0 .D1 A1.A 0 .D 2 A1.A 0 .D3 )
E
D0
.. MUX Y
.
D7 74151
W
EN
C B A Y
14
BÀI GIẢNG ĐIỆN TỬ SỐ
3.5.1. Mạch hợp kênh – MUX (4)
Mở rộng dung lượng bộ hợp kênh: Sử dụng IC 74151 thực hiện
MUX 16 vào – 1 ra.
D0 D 7
74151
A0 A Y1
A1 B
A2 C
A3 EN
Y
D8 D15
74151 Y
2
A
B
C
EN
15
BÀI GIẢNG ĐIỆN TỬ SỐ
3.5.2. Mạch phân kênh – DEMUX (2)
Bài toán: Thiết kế DEMUX hai lối vào địa chỉ, một lối vào điều
khiển mức tích cực cao.
Sơ đồ khối: Bảng trạng thái:
Y3
D E A1 A0 Y0 Y1 Y2 Y3
Y2
DEMUX 0 x x 0 0 0 0
Y1
E
Y0 1 0 0 D 0 0 0
1 0 1 0 D 0 0
A1 A0
1 1 0 0 0 D 0
Biểu thức: Y0 E.A1 .A 0 .D
1 1 1 0 0 0 D
Y1 E.A1.A 0 .D
Y2 E.A1 .A 0 .D
Y3 E.A1 .A 0 .D
www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu
Trang 46
Bộ môn: Điện tử máy tính - Khoa KTĐT1
G1 Y7 Y1
Y0 Y2 Y3
G2A DEMUX ..
G2B 74138 .
C
Y1
B
A Y0
G1 Y7
G2A ..
G2B 74138 .
C Y1
B
A Y0
16
BÀI GIẢNG ĐIỆN TỬ SỐ
3.5.3. Mạch hợp kênh - phân kênh hỗn hợp
A1 A0
Sơ đồ:
D D0
Vào/Ra
D1
Ra/Vào
D2
D3
dãy:
A0 . . . An-1
- Thay đổi giá trị đầu vào Clock Bộ đếm
dữ liệu MUX. n bit
17
BÀI GIẢNG ĐIỆN TỬ SỐ
3.5.4. Một số ứng dụng của bộ hợp kênh – phân kênh (3)
A B C f
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 0
f A, B,C D 2 D 3 D 5 D 6
18
BÀI GIẢNG ĐIỆN TỬ SỐ
3.5.4. (6) – Ví dụ: a. Sử dụng Decoder
f A, B,C D2 D3 D5 D6
Sơ đồ khối:
D7
A D6
A2 D5
DECODER D4
B A1 3 - 8 f
D3
D2
C D1
A0 D0
D6 = 1 0 D0
D7 = 0
A B C
19
BÀI GIẢNG ĐIỆN TỬ SỐ
3.5.4. (9) – Ví dụ: c. Sử dụng Mux 4 - 1
Chọn A, B là 2
A B C f=Y Mux 4 - 1
đầu vào địa chỉ của
Mux.
0 0 0 0
C là đầu vào dữ Y = D0
liệu. 0 0 1 0
Bảng trạng thái: 0 1 0 1
Y = D1
0 1 1 1
1 0 0 0
Y = D2
1 0 1 1
1 1 0 1
Y = D3
1 1 1 0
D0 0 0 D0
D1 1 1 D1 MUX
Y=f
D2 C C D2 4 - 1
’
D3 C C D3
A1 A0
A B
20
BÀI GIẢNG ĐIỆN TỬ SỐ
3.6.1. Mạch tổng (1) – Mạch bán tổng
Sơ đồ khối:
a0 S0
HA
b0 C0
Biểu thức:
S0 a 0 b 0
C0 a 0 .b0
Mạch điện:
a0
S0
b0
C0
Sơ đồ khối: ai Si
bi FA
Cin Cout
Cin ai bi Si Cout
21
BÀI GIẢNG ĐIỆN TỬ SỐ
3.6.1. Mạch tổng (4) – Mạch tổng toàn phần
Biểu thức:
Si a i bi Cin a i bi Cin a i bi Cin a i b iCin a i bi Cin
Cout a i bi Cin a i bi Cin a i bi Cin a i bi Cin a i bi a i bi Cin
Mạch điện:
HA1 HA2
bi a i bi
ai Si
Cin
a i bi
Cout
a0 b0 a1 b1 ai bi
C3 C0 C3 C0
7483A 7483
B3 B0 A3 A0 B3 B0 A3 A0
Ci A i Bi Ci 1 A i Bi ; Si A i Bi Ci1
Đặt: A i Bi Pi và Ai .Bi G i
22
BÀI GIẢNG ĐIỆN TỬ SỐ
3.6.1. Mạch tổng (7) – Mạch cộng nhớ nhanh
Biểu thức:
a0
D0 a 0 b0 D0
b0
B0 a 0 b 0
B0
Mạch điện:
a0 S0/D0
b0
C0/B0
M (điều khiển)
23
BÀI GIẢNG ĐIỆN TỬ SỐ
3.6.2. Mạch hiệu (3) – Mạch hiệu toàn phần
Sơ đồ khối:
ai
Di
bi FS
Bin Bout Bin
ai bi Di Bout
0 0 0 0 0
0 0 1 1 1
Bảng trạng thái: 0 1 0 1 1
0 1 1 0 1
1 0 0 1 0
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1
24
BÀI GIẢNG ĐIỆN TỬ SỐ
3.6.3. Mạch cộng trừ theo phương pháp bù (2) – bù 2
Sơ đồ: Thực/Bù
B3
..
.. .
A3 A0 .
B0
... ...
a3 a 0 b3 b0 Cin
C out
Hoạt động: 7483A
M: Điều khiển
S3 S2 S1 S0
01 0 0 0 0
F = S3S2 + S3S1
11
1 1 1 1 S3S2
- Khi 15 < S <19: có nhớ.
10 0 0 1 1 S3S1
25
BÀI GIẢNG ĐIỆN TỬ SỐ
3.6.4. Mạch cộng số NBCD (3)
26
BÀI GIẢNG ĐIỆN TỬ SỐ
3.6.5. Mạch nhân số nhị phân (3) – Dùng mạch tuần tự
ai
gi
-Mạch điện: bi
a 3 b 3
Bộ so sánh bằng nhau 4 bit: a b
A = a3a2a1a0 với B = b3b2b1b0 AB 2 2
a1 b1
a 0 b0
www.ptit.edu.vn Giảng viên: TS. Nguyễn Trung Hiếu
Trang 81
Bộ môn: Điện tử máy tính - Khoa KTĐT1
27
BÀI GIẢNG ĐIỆN TỬ SỐ
3.7.2. Bộ so sánh 1 bit
Sơ đồ khối: ai ai bi f< f= f>
Bộ so f
sánh f 0 0 0 1 0
bi
1 bit f
0 1 1 0 0
Bảng trạng thái: 1 0 0 0 1
Biểu thức: 1 1 0 1 0
f a i . bi ai
f<
f a i bi bi
f a i . bi f=
Mạch điện:
f>
f a 3 .b 3 a 3 b3 .a 2 .b 2
a 3 b3 .a 2 b 2 .a1.b1
a 3 b3 .a 2 b 2 .a1 b1 .a 0 .b 0
a3 a0 .. a7 a4 ..
. f .
> > f
= 7485 f = 7485 f
< <
.. f .. f
b3 b0 . b7 b 4 .
28
BÀI GIẢNG ĐIỆN TỬ SỐ
Chương 3 – MẠCH LOGIC TỔ HỢP
3.1. Khái niệm chung
3.2. Phân tích mạch logic tổ hợp
3.3. Thiết kế mạch logic tổ hợp
3.4. Mạch mã hóa – giải mã
3.5. Mạch hợp kênh – phân kênh
3.6. Mạch số học
3.7. Mạch so sánh
3.8. Mạch tạo/ kiểm tra chẵn lẻ
3.9. Mạch tạo/ kiểm tra mã Hamming
3.10. Đơn vị số học và logic ALU
3.11. Hazard trong mạch tổ hợp
po p e d1 d 2 d 3
29
BÀI GIẢNG ĐIỆN TỬ SỐ
3.8.3. Mạch kiểm tra chẵn lẻ
n bit dữ d3 d2 d1 P fe fo
Sơ đồ khối:
liệu 0 0 0 0 1 0
fe 0 0 0 1 0 1
Kiểm tra
hệ 0 0 1 0 0 1
Bit chẵn lẻ fo 0 0 1 1 1 0
chẵn/lẻ
Pe ,Po 0 1 0 0 0 1
0 1 0 1 1 0
0 1 1 0 1 0
Bảng trạng thái:
0 1 1 1 0 1
Biểu thức: 1 0 0 0 0 1
1 0 0 1 1 0
f o d 3 d 2 d1 p 1 0 1 0 1 0
1 0 1 1 0 1
f e f o d 3 d 2 d1 p 1 1 0 0 1 0
1 1 0 1 0 1
1 1 1 0 0 1
1 1 1 1 1 0
30
BÀI GIẢNG ĐIỆN TỬ SỐ
3.9.2. Mạch tạo mã Hamming (1)
Vị trí Hệ nhị phân
Bit P0 kiểm tra tính chẵn/lẻ tại các vị trí : P3P2P1P0
1 0001
1, 3, 5, 7, 9, 11,13,15 2 0010
3 0011
Bit P1 kiểm tra tính chẵn/lẻ tại các vị trí : 4 0100
5 0101
2, 3, 6, 7, 10, 11,14,15 6 0110
7 0111
Bit P2 kiểm tra tính chẵn/lẻ tại các vị trí :
8 1000
4, 5, 6, 7, 12,13,14,15 9 1001
10 1010
Bit P3 kiểm tra tính chẵn/lẻ tại các vị trí : 11 1011
12 1100
8, 9, 10, 11,12,13,14,15 13 1101
14 1110
15 1111
D5 P3 D4 D3 D2 P2 D1 P1 P0 (*)
P0 D1 D2 D4 D5 = 0 P0 = D1 D2 D4 D5
P1 D1 D3 D4 =0 P1 = D1 D3 D4
P2 D2 D3 D4 =0 P2 = D2 D3 D4
P3 D5 =0 P3 = D5
D5 P3 D4 D3 D2 P2 D1 P1 P0 (*)
P0 D1 D2 D4 D5 = 1 P0 D1 D 2 D 4 D5
P1 D1 D3 D4 =1 P1 D1 D3 D 4
P2 D2 D3 D4 =1 P2 D 2 D3 D 4
P3 D5 =1 P3 D5
31
BÀI GIẢNG ĐIỆN TỬ SỐ
3.9.3. Mạch kiểm tra mã Hamming
Khi nhận được từ mã, tiến hành kiểm tra tính chẵn lẻ trong nhóm bit tại các vị trí:
S0 : 1, 3, 5, 7, 9, 11,13,15
S1 : 2, 3, 6, 7, 10, 11,14,15
S2 : 4, 5, 6, 7, 12,13,14,15
S3 : 8, 9, 10, 11,12,13,14,15
* Kiểm tra mã Hamming: (ví dụ số bit thông tin D = 5, số bit kiểm tra P = 4)
Giải:
-Số bit thông tin: D = 5, suy ra số bit kiểm tra: P = 4
- Vị trí các bit P:
9 8 7 6 5 4 3 2 1
D5 P3 D4 D3 D2 P2 D1 P1 P0 (*)
P1 D1 D3 D4 =0 P1 = D1 D3 D4 = 0 1 0 =1
P2 D2 D3 D4 =0 P2 = D2 D3 D4 = 1 1 0 =0
P3 D5 =0 P3 = D5 =1
32
BÀI GIẢNG ĐIỆN TỬ SỐ
3.9.4. Ví dụ (3) – Kiểm tra và sửa lỗi
Từ mã nhận được: b9 b8 b7 b6 b5 b4 b3 b2 b1
1 1 0 0 1 0 0 1 0
Kiểm tra các S:
S0 = b1 b3 b5 b7 b9 = 0 0 1 0 1= 0
S1 = b2 b3 b6 b7 = 1 0 0 0 =1
S2 = b4 b5 b6 b7 = 0 1 0 0 =1
S3 = b8 b9 =11 =0
b9 b8 b7 b6 b5 b4 b3 b2 b1
1 1 0 1 1 0 0 1 0
33
BÀI GIẢNG ĐIỆN TỬ SỐ
Chương 3 – MẠCH LOGIC TỔ HỢP
3.1. Khái niệm chung
3.2. Phân tích mạch logic tổ hợp
3.3. Thiết kế mạch logic tổ hợp
3.4. Mạch mã hóa – giải mã
3.5. Mạch hợp kênh – phân kênh
3.6. Mạch số học
3.7. Mạch so sánh
3.8. Mạch tạo/ kiểm tra chẵn lẻ
3.9. Mạch tạo/ kiểm tra mã Hamming
3.10. Đơn vị số học và logic ALU
3.11. Hazard trong mạch tổ hợp
34