CADLab#4 Delay Element and Taper Buffer

一、 電路原理
介紹Delay Element與元件大小，以及Taper Buffer級數與成長倍數n之間的關係。

Delay Element
首先模擬1個串接5級的Static Inverter，如圖3.1，改變Inverter元件尺寸，觀察第1級輸入到第5
級輸出的Delay。模擬結果如表3.1

圖3.1
表3.1

Wp/ Lp (m/m) Wn/ Ln (m/m) Delay (ns)

Case1 3.6 / 0.18 1.2 / 0.18 0.0913
Case2 1.8 / 0.18 1.2 / 0.18 0.1038
Case3 3.6 / 0.36 1.2 / 0.36 0.1807
Case4 1.8 / 0.36 1.2 / 0.36 0.1611

Case2的PMOS Width為Case1的1/2，Width減小，阻抗增加，電流減小，可能會很直覺的認為
Delay應該增加，但其實Width減小，元件的寄生電容也跟著減小，Delay為RC Time
Constant，因此結果會如何並不ㄧ定，在此例中，Delay顯示增加的結果。
Case3與Case4為使用Long Channel的情況，分別為將Case1與Case2的Length加倍，可發現增
加Length對於Delay的增加相當有幫助，這是因為Length增加，除了使電流減小外，也增加了
寄生電容，因此Delay增加的幅度頗大。
因此當需要將訊號Delay時，改變Width，並無法預料Delay會增加或減小，必須透過模擬才
可得出結果，這是因為如前述RC Trade Off的結果，但改變Length的結果則是可以預期的。
使用較小Width元件，可得到較大之Delay，使用較大之Length，可減小製程漂移對Delay造成
影響。

Tapper Buffer
串接Taper Buffer 5級，如圖3.2，n代表第k級的Inverter Size為k – 1級的倍數，Ex：當n = 2時，
倍數為1：2：4：8：16，當n = 3時，倍數為1：3：9：27：81。當n=2時，第1級的Inverter Size

Sim3_1
為 Wp/ Lp = 1.8m/0.18m， Wn/ Ln = 0.6m/0.18m， 第二級的Inverter Size 即為Wp/ Lp =

3.6m/0.18m，Wn/ Ln = 1.2m/0.18m，以此類推。量測輸入到第5級Inverter輸出之間的Delay，
結果如表3.2與圖3.3。

圖3.2
表3.2

n Delay (ns)
2 0.2684
3 0.1536
4 0.2629
5 0.2981

Delay (ns)
0.35

0.3

0.25
Delay(ns)

0.2

0.15

0.1

0.05

0
2 3 4 5

圖3.3

模擬結果得出，當n=3時所造成的Delay最小。最後一級大小為(Wp/ Lp=1.8m/0.18m，Wn/

Ln = 0.6m/0.18m)*n4。事實上，一般設計取的級數k與Output Load有關，因此應由Output Load

大小逆推最後一級大小與n值。想要縮短Delay，增加元件Size並不是最好的方式，有時會造成
反效果。

Sim3_2
二、模擬作業
1. 如圖3.1電路之接法，模擬並比較表3.1之4種Case。
2. 如圖3.2電路之接法，將CL調整為1u與10u，並且改變n值模擬其Delay並完成下表放至於
特性參數表欄位，Vin請使用下電路圖之方波。

n CL=1u CL=10u
2
3
4
5

延遲時間求法:
1
t= (𝑡 + 𝑡𝑃𝐿𝐻 )
2 𝑃𝐻𝐿

Sim3_3