UNIVERSIDAD TÉCNICA ¨LUIS VARGAS TORRES¨ DE

ESMERALDAS
FACULTAD: FACI

CARRERA: ELECTRICIDAD

MATERIA: SISTEMA DIGITALES

TEMA:

“EJERCICIOS CAPITULO 3 Y 4”

INTEGRANTE

 QUIÑONEZ MOSQUERA JOHAN JOEL

CURSO: 5 “A”

DOCENTE: ING. JOSE SAMPIETRO

ESMERALDAS – ECUADOR

PERÍODO

2021
3.13

E D C B A (A+B) (A+B)C [(A+B)C]’ D+[(A+B)C]’ [D+(A+B)C)’]E

0 0 0 0 0 0 0 1 1 0
0 0 0 0 1 1 0 1 1 0
0 0 0 1 0 1 0 1 1 0
0 0 0 1 1 1 0 1 1 0
0 0 1 0 0 0 0 1 1 0
 0 0 1 0 1 1 1 0 0 0
0 0 1 1 0 1 1 0 0 0
0 0 1 1 1 1 1 0 0 0
0 1 0 0 0 0 0 1 1 0
0 1 0 0 1 1 0 1 1 0
0 1 0 1 0 1 0 1 1 0
0 1 0 1 1 1 0 1 1 0
0 1 1 0 0 0 0 1 1 0
0 1 1 0 1 1 1 0 1 0
0 1 1 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 1 1
1 0 0 0 0 0 0 1 1 1
1 0 0 0 1 1 0 1 1 1
1 0 0 1 0 1 0 1 1 1
1 0 0 1 1 1 0 1 1 0
1 0 1 0 0 0 0 1 1 0
1 0 1 0 1 1 1 0 0 0
1 0 1 1 0 1 1 0 0 1
1 0 1 1 1 1 1 0 0 1
1 1 0 0 0 0 0 1 1 1
1 1 0 0 1 1 0 1 1 1
1 1 0 1 0 1 0 1 1 1
1 1 0 1 1 1 0 1 1 1
1 1 1 0 0 0 0 1 1 1
1 1 1 0 1 1 1 0 1 1
1 1 1 1 0 1 1 0 1 1
1 1 1 1 1 1 1 0 1 1

3.14

E D C B A AB (AB)+C [(AB)+C]’ D+[(AB)+C]’ [D+(AB)+C)]’+E

0 0 0 0 0 0 0 1 0 0
0 0 0 0 1 0 0 1 0 0
0 0 0 1 0 0 0 1 0 0
0 0 0 1 1 1 1 0 0 0
0 0 1 0 0 0 1 0 0 0
0 0 1 0 1 0 1 0 0 0
0 0 1 1 0 0 1 0 0 0
0 0 1 1 1 1 1 0 0 0
0 1 0 0 0 0 0 1 1 1
0 1 0 0 1 0 0 1 1 1
0 1 0 1 0 0 0 1 1 1
0 1 0 1 1 1 1 0 0 0
0 1 1 0 0 0 1 0 0 0
0 1 1 0 1 0 1 0 0 0
0 1 1 1 0 0 1 0 0 0
 0 1 1 1 1 1 1 0 0 0
1 0 0 0 0 0 0 1 0 1
1 0 0 0 1 0 0 1 0 1
1 0 0 1 0 0 0 1 0 1
1 0 0 1 1 1 1 0 0 1
1 0 1 0 0 0 1 0 0 1
1 0 1 0 1 0 1 0 0 1
1 0 1 1 0 0 1 0 0 1
1 0 1 1 1 1 1 0 0 1
1 1 0 0 0 0 0 1 1 1
1 1 0 0 1 0 0 1 1 1
1 1 0 1 0 0 0 1 1 1
1 1 0 1 1 1 1 0 0 1
1 1 1 0 0 0 1 0 0 1
1 1 1 0 1 0 1 0 0 1
1 1 1 1 0 0 1 0 0 1
1 1 1 1 1 1 1 0 0 1

3.15

A B C D A’BC A+D (A+D)’ (A+D)’(A’BC)

0 0 0 0 0 0 1 0
0 0 0 1 0 1 0 0
0 0 1 0 0 0 1 0
0 0 1 1 0 1 0 0
0 1 0 0 0 0 1 0
0 1 0 1 0 1 0 0
0 1 1 0 1 0 1 1
0 1 1 1 1 1 0 0
1 0 0 0 0 1 0 0
1 0 0 1 0 1 0 0
1 0 1 0 0 1 0 0
1 0 1 1 0 1 0 0
1 1 0 0 0 1 0 0
1 1 0 1 0 1 0 0
1 1 1 0 0 1 0 0
1 1 1 1 0 1 0 0
3.20

A B C D X
0 0 0 0 1
0 0 0 1 1
0 0 1 0 1
0 0 1 1 1
0 1 0 0 1
0 1 0 1 1
0 1 1 0 1
0 1 1 1 1
1 0 0 0 1
1 0 0 1 1
1 0 1 0 1
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1
3.40
E D C B A X
0 0 0 0 0 1
0 0 0 0 1 1
0 0 0 1 0 1
0 0 0 1 1 1
0 0 1 0 0 1
0 0 1 0 1 1
0 0 1 1 0 1
0 0 1 1 1 1
 0 1 0 0 0 1
0 1 0 0 1 1
0 1 0 1 0 1
0 1 0 1 1 0
0 1 1 0 0 0
0 1 1 0 1 0
0 1 1 1 0 1
0 1 1 1 1 1
1 0 0 0 0 1
1 0 0 0 1 1
1 0 0 1 0 1
1 0 0 1 1 1
1 0 1 0 0 1
1 0 1 0 1 1
1 0 1 1 0 1
1 0 1 1 1 1
1 1 0 0 0 1
1 1 0 0 1 1
1 1 0 1 0 1
1 1 0 1 1 1
1 1 1 0 0 1
1 1 1 0 1 1
1 1 1 1 0 1
1 1 1 1 1 1

3.41 Baja cuando A=B= 1, o cuando A=B= 0

B A LIGHT
0 0 0
0 1 1
1 0 1
1 1 0
Capitulo #4
4.6

D C B A X Y
0 0 0 0 0 0
0 0 0 1 0 0
0 0 1 0 0 0
0 0 1 1 1 1
0 1 0 0 0 0
0 1 0 1 0 0
0 1 1 0 0 0
0 1 1 1 1 0
1 0 0 0 0 0
1 0 0 1 0 0
 1 0 1 0 0 0
1 0 1 1 1 0
1 1 0 0 0 0
1 1 0 1 0 0
1 1 1 0 1 1
1 1 1 1 1 0

4.7

A3 A2 A1 A0 X
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 1
0 1 0 0 1
0 1 0 1 1
0 1 1 0 1
0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 0
1 1 1 1 0
4.11
A)

B)
C)

4.12

4.13
4.14
A)

B)

c)
4.15

4.16
A)
D C B A X
0 0 0 0 0
0 0 0 1 0
0 0 1 0 1
0 0 1 1 1
0 1 0 0 0
0 1 0 1 0
0 1 1 0 0
0 1 1 1 0
1 0 0 0 0
1 0 0 1 1
1 0 1 0 X
1 0 1 1 X
1 1 0 0 X
1 1 0 1 X
1 1 1 0 X
1 1 1 1 X

B)
D C B A X
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 1
0 1 0 0 1
0 1 0 1 1
0 1 1 0 0
0 1 1 1 0
1 0 0 0 1
1 0 0 1 0
1 0 1 0 X
1 0 1 1 X
1 1 0 0 X
1 1 0 1 X
1 1 1 0 X
1 1 1 1 X

4.17

S4 S3 S2 S1 X
0 0 0 0 X
0 0 0 1 1
 0 0 1 0 X
0 0 1 1 1
0 1 0 0 X
0 1 0 1 1
0 1 1 0 X
0 1 1 1 0
1 0 0 0 1
1 0 0 1 1
1 0 1 0 1
1 0 1 1 0
1 1 0 0 1
1 1 0 1 0
1 1 1 0 0
1 1 1 1 0

4.18
4.26

ENTRADAS SALIDAS
Y1 Y0 X1 X0 Z3 Z2 Z1 Z0
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 0
0 0 1 0 0 0 0 0
0 0 1 1 0 0 0 0
0 1 0 0 0 0 0 0
0 1 0 1 0 0 0 1
0 1 1 0 0 0 1 0
 0 1 1 1 0 0 1 1
1 0 0 0 0 0 0 0
1 0 0 1 0 0 1 0
1 0 1 0 0 1 0 0
1 0 1 1 0 1 1 0
1 1 0 0 0 0 0 0
1 1 0 1 0 0 1 1
1 1 1 0 0 1 1 0
1 1 1 1 1 0 0 1

4.27

A3 A2 A1 A0 X
1 0 1 0 1
1 0 1 1 1
1 1 0 0 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0

4.29

D C B A E/W N/S
0 0 0 0 1 0
0 0 0 1 1 0
0 0 1 0 1 0
0 0 1 1 1 0
0 1 0 0 0 1 A’BC’D’
0 1 0 1 1 0
0 1 1 0 1 0
0 1 1 1 1 0
1 0 0 0 0 1 AB’C’D’
1 0 0 1 1 0
1 0 1 0 1 0
1 0 1 1 1 0
1 1 0 0 0 1 ABC’D’
1 1 0 1 0 1 ABC’D
1 1 1 0 0 1 ABCD’
1 1 1 1 1 0
4.37

A1 A0 S Z
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1

4.38
4.41
IC Z2-2 estará flotando y, por lo tanto, su voltaje fluctuará a medida que capta ruido, por lo
tanto, Z2-3 El nivel será impredecible. IC-Z2 también puede sobrecalentarse y
eventualmente destruirse.
4.42
1) Primero aísle 214 de Z2-1 usando uno de los siguientes métodos:
a) cortar la traza de Z1-4 a Z2-1,
b) clavija de recorte 4 de Z1.
c) pin de recorte 1 de Z2.

2) Verifique si 1-4 está pulsando. si es así, entonces uno puede estar seguro de que el
inversor Z1 está funcionando correctamente. Si siempre es BAJO (en cortocircuito interno a
tierra), se debe reemplazar el inversor Z1.

3) Si el paso 2 anterior demuestra que el IC Z1 funciona correctamente, entonces el

problema debe estar en la puerta NAND Z2 (en cortocircuito interno a tierra). Usando una
sonda lógica, verifique el nivel lógico en Z2-1. Lo más probable es que tenga una lógica
BAJA permanente que mantuvo Z1-4 BAJA y Z2-3 ALTA. Reemplazar Z2.
4.43
1. Polarización IC defectuosa (Vcc y / o Grouna).
2. Z2-2 está internamente abierto (flotante).
3. Z2-1 está internamente abierto (flotante).
4. Z2-3 está internamente abierto (flotante).

Procedimiento: Con un VOM o sonda lógica, verifique Vcc y tierra al IC, si Vcc y tierra las
medidas son correctas, desconecte el Z2-3 de cualquier carga que pueda estar conduciendo.
Si el problema persiste, reemplace Z2.

4.44

Si. (c), (e), (f).

(a) No. Esto habría mantenido el punto X en una lógica BAJA de forma permanente y el
primer caso (A = 1, B = 0) no hubiera funcionado.

(b) No. Una apertura en 22-13 tiene el mismo efecto que una lógica ALTA (solo en TTL).
Así, en el segundo caso (A = 0, B = 1, C = 1) 22-11 habría sido BAJO y Z2-8 ALTO.

(d) No. Esto habría causado que IC Z2 no estuviera sesgado y hubiera impedido que el
circuito funcionara correctamente. para el primer caso.

(g) No. Esto habría causado que Z2-10 fuera siempre BAJO y Z2-8 ALTO para todos los
casos.

4.45

1) Haga A = 0 (Z1-1), B = 1 (Z1-2) y C = 1 (Z2-12). Este es el caso que hace que el circuito
Funcionamiento defectuoso. Tenga en cuenta que las otras tres combinaciones posibles de
A y B no causan ningún problema. Sabemos que IC Z1 está funcionando a partir de los
resultados del primer caso.
2) Los niveles lógicos en Z2-13 y Z2-12 deben ser ALTOS.
 a) Verifique si Z2-11 tiene una lógica BAJA.
b) Si Z2-11 es BAJO y Z2-9 no apaga el circuito.
c) Utilice un VOM para realizar una verificación de continuidad entre Z2-11 y Z2-9.
Si hay un abierto, búscalo y restaurar la continuidad entre estos dos puntos.
3) Si después de realizar el paso dos el técnico encuentra que hay una buena conexión entre
Z2- 11 y Z2-9, entonces se podría concluir que la salida Z2-11 o la entrada Z2-9 tienen un
cortocircuito externo a Vcc. Dado que el circuito todavía tiene la energía desconectada
desde la última revisión, el técnico debe haga una verificación de continuidad para ver si la
traza entre Z2-11 y Z2-9 tiene un cortocircuito externo a Vcc. Si hay un corto en Vcc,
búsquelo y elimínelo. Si no se encuentra ningún cortocircuito externo a Vcc, 22-11 o 22-9 o
ambos deben ser internamente cortos a Vcc o tener una apertura interna. En cualquier caso,
él se debe realizar la sustitución de IC Z2.

4.46
Esta es una pregunta difícil. Ha notado que 22-6 y Z2-11 estarán en el mismo nivel lógico
excepto para los dos casos que no funcionan. Para esos casos, se supone que Z2-6 y Z2-11
son diferentes. Dado que miden indeterminados para esos casos, es probable que Z2-6 y
Z2-11 estén en cortocircuito juntos, probablemente por un puente de soldadura. El corto no
tendrá efecto para todos aquellos casos en los que estas dos salidas están al mismo nivel.

4.47
(b) 1. Z1-2 sufrió un cortocircuito interno a tierra, siempre que el pasajero no abrochara su
cinturón de seguridad, el circuito no habría detectado esta condición de ALARMA.
(c) Dado que se trata de un circuito lógico TTL, si había una conexión abierta entre Z2-6 y
Z2-10, el El circuito habría operado como si hubiera una lógica ALTA en Z2-10. Esto
habría causado el circuito para asumir SIEMPRE que un pasajero estaba en el asiento con el
cinturón de seguridad respectivo pegado.

4.48
Dado que el problema solo se manifiesta cuando un ocupante está presente en el automóvil
y el encendido está encendido, se puede deducir que IC Z2 funciona correctamente. El
problema debe estar en IC Z1. Las siguientes son las posibles fallas del circuito:
(a) IC Z1 no está correctamente sesgado, } Lo más probable
(b) IC Z1 está enchufado al revés. } problemas.

Posibilidades remotas:

(c) Z1-4 y Z1-2 tienen un cortocircuito interno a Vcc.

(d) Z1-4 y Z1-2 están abiertos internamente.
(e) Una conexión abierta de Z1-2 a Z2-5 y de Z1-4 a Z2-2.
(f) La conexión de Z1-2 a Z2-5 tiene un cortocircuito externo a Vcc, así como la conexión
de Z1-4 a Z2-2.
(g) Z1-1 y Z1-3 tienen un cortocircuito interno a tierra.

Procedimiento:

1) Realice las mediciones de voltaje necesarias para confirmar la polarización IC Z1

adecuada. Verifique que el IC sea adecuado Orientación Z1.
2) Verifique los niveles lógicos en Z1-2 y Z1-4 con una sonda lógica. Si IC Z1 funciona
correctamente, entonces un La lógica TTL BAJA debe estar presente en estos puntos.
3) Si estos niveles lógicos siguen siendo ALTOS, utilice un ohmímetro para comprobar si
hay cortocircuitos externos a Vcc o abrir rastros de PC,
4) Verifique los niveles lógicos en Z1-1 y 21-3 con una sonda lógica. Si IC Z1 va a
funcionar correctamente, entonces La lógica TTL ALTA debe estar presente en estos
puntos.
5) Si estos niveles lógicos son BAJOS, use un ohmímetro para verificar si hay
cortocircuitos externos a tierra.
6) Si los pasos anteriores no revelan una causa probable, Z1 debe estar dañado internamente
y debe ser reemplazado.

4.49

Por alguna razón, Z2-13 siempre es ALTO. Los siguientes son las posibles fallas del
circuito:

a) Z2-13 tiene un cortocircuito interno a Vcc.

b) Z2-8 tiene un cortocircuito interno a Vcc.
c) La conexión de Z2-8 a Z2-13 está abierta o en cortocircuito externo a Vcc.
d) Z2-9 o Z2-10 tienen un cortocircuito interno a tierra.
e) 22-3 o Z2-6 tienen un cortocircuito interno a tierra.
f) Las conexiones de Z2-3 a Z2-9 o de Z2-6 a Z2-10 tienen un cortocircuito externo a
tierra.

Procedimiento:
El primer paso de solución de problemas es asegurarse de que todos los circuitos integrados
estén correctamente polarizados (Vcc y Suelo) y orientado.

I) Aísle Z2-13 de Z2-8 cortando la traza en la placa de circuito impreso o recortando el

pin adecuado en IC Z2 (pin 8 o pin 13). Verifique el nivel de voltaje en Z2-13 con
un VOM. Debería ser sobre Ov ya que está flotando en este punto. Si el voltaje es =
Vcc, Z2-13 es interna o externamente cortocircuitado a Vcc y debe ser reemplazado.
II) Si no se encuentra una falla después de realizar el paso I, entonces verifique el nivel
lógico en Z2-8 con un Investigación. Si es ALTO, verifique los niveles lógicos en
Z2-9 y Z2-10. Uno de ellos o ambos debe ser BAJO. Si ambos son ALTOS, IC Z2-8
tiene un cortocircuito interno o externo a Vcc.
III) Si Z2-9 es BAJO Verifique los niveles lógicos en Z2-1 y Z2-2. Ambos deben ser
BAJOS. Si son BAJOS, aísle Z2-3 de Z2-9 cortando la traza en la placa de circuito
impreso o recortando el pin apropiado (Z2-3 o Z2-9). Verifique los niveles lógicos
en Z2-3 y Z2-9 con una sonda lógica. Si alguna de las entradas es BAJA, una Debe
concluir que el pin 3 o el pin 9 del IC Z2 están en cortocircuito a tierra externa o
internamente.
IV) IV) Si. Z2-10 es BAJO, se debe utilizar el mismo procedimiento de prueba para la
conexión entre Z2-10 y Z2-6.
4.50
a) verdad
b) Verdadero
c) Falso
d) Falso
e) Verdadero

4.51
Todo el texto entre los caracteres % % sirve como comentario.
4.52
Los comentarios en un archivo de diseño VHDL se indican con -.
4.53
Un enchufe especial que le permite colocar el chip y luego sujetar los contactos a los pines.
4.54
1. ecuación booleana
2. Tabla de la verdad
3. Diagrama esquemático

4.55
JEDEC - Consejo Conjunto de Ingeniería de Dispositivos Electrónicos; HDL - Lenguaje de
descripción de hardware.
4.56
a) AHDL: gadgets [7..0] :SALIDA;
VHDL: Gadgets :OUT BIT_VECTOR (7 DOWNTO 0);
b) AHDL Zumbador :SALIDA;
VHDL: Zumbador :OUT BIT;
c) AHDL: altitud [15..0] :ENTRADA;
VHDL: Altitud :EN RANGO INTEGRAL 0 A 65535);
d) AHDL VARIABLE
wire2 :NODE;
VHDL SEÑAL wire2 :BIT;
4.57
a) AHDL H”98” B”I0011000” 152
VHDL X”98” B”10011000” 152

b) AHDL HP”254” B”1001010100” 596

VHDL X”254” B”1001010100” 596

c) AHDE H”3C4” B”1111000100” 964

VHDL X”3C4” B”1111000100” 964
4.58
SUBDISEÑO HW

(
entradas [3..0] : ENTRADA;
salidas [3..0] : SALIDA;

)
ENTITY hw 18

Port (
entradas : EN BIT_VECTOR (3 downto 0);
salidas : OUT BIT_VECTOR (3 downto 0)

END hw;

AHDL
salidas [3] = entradas [ 1];
salidas [2] = entradas [3];
salidas [1] = entradas [0];
salidas [0] = entradas [2];

VHDL
Salidas (3) <= entradas (I);
salidas (2) <= entradas (3);
salidas (1) <= entradas (0);
salidas (0) <= entradas (2);

4.59

TABLA
(a,b,c) => y;
(0,0,0) => 0;
(0,0,1) => 0;
(0,1,0) => 1;
(0,1,1) => 1;
(1,0,0) => 1;
(1,0,1) => 0;
(1,1,0) => 1
(1,1,1) => 1;
FIN DE LA TABLA;
4.60

BEGIN
IF valor digital [] < 10 THEN
z=WCC; --output a l
ELSE z = GND; --gutput a 0
FIN ES;
FIN;

4.61

WITH in_bits SELECT

y <= '0' WHEN "000",
'0' WHEN "001",
11" WHEN "010",
11" WHEN "011",
'*' WHEN "100",
'0' WHEN "101",
'1' WHEN "110",
1' WHEN "111%;
4.62
PROCESO (valor digital)
BEGIN
SI (valor digital <10)
ENTONCES z <= "1 ';
ELSE z <= '0';
TERMINARA SI;
FIN DEL PROCESO;

4.63

% Problema 4-63 en AHDL

Sistemas digitales 10a ed
Neal Widmer
%
SUBDISEÑO PROB4_63
(
valor digital [3, .0] - : ENTRADA; -- definir entradas para bloquear
y : SALIDA; --definir salida de bloque
)
BEGIN
TF digital_value[] > 5 82 digital_value[] < 12 THEN
y = vee; output a 1
ELSE y = gnd; --Quíput a 0
FIN IE;
FIN;

-- NOTA: El término digital_value [0] desaparece cuando se simplifica,

-- El compilador emitirá una advertencia a tal efecto.

(EN VHDL)

-- UTILIZANDO EL PROCESO.
-- Sistemas digitales 10a ed
-- Tocci Widmer Moss
ENTIDAD prob4_63 15
PUERTO (digital_value : IN INTEGER RANGE 0 TO 15; --declare entrada de 4
bits
Z : FUERA DE OFERTA);

FIN fig4_55;
ARQUITECTURA verdad DE fig4_55 ES
BEGIN
PROCESO (valor_digital)
BEGIN
IF (valor digital> 5) Y valor_dígito <12) ENTONCES
z<='l';
ELSE
z=='0";
FIN IF;
PROCESO FINALIZADO;
FIN de la verdad;
-- NOTA: El término valor digital [0] desaparece cuando se simplifica.
-- El compilador emitirá una advertencia a tal efecto.
4.64
(a) SUBDESIGON fig4_60
(
(a,b,c) :ENTRADA; --define inputs to block
y :SALIDA; --define outputs
)
VARIABLE
estado[2..0] :NODO; --mantiene el estado de frío, moderado, caliente
BEGIN
estado[]= (a, b, c); --enlazar bits de entrada en orden
ESTADO DEL CASO[] IS
WHEN b"010" => y = VCC;
WHEN b"011" => y = VCC;
WHEN b"111" => y = VCC;
 WHEN OTHERS => y = GND;
FIN DEL CASO;
FIN;

(b) ENTIDAD fig4_61 18

port(
(a,b,e) :IN bit; --declare 3 bits input
y :OUT BID);
FIN fig4 61;

Copia ARQUITECTURA OF fig4_61 15

Estado de SEÑAL: BIT_VECTOR (2 downto 0);
BEGIN
estado <=2ag£bg8c; --enlazar bits en orden.
PROCESO (estado)
BEGIN
Estado del caso es:
WHEN "010" => y <="1':
WHEN "011" => y <= "1";
WHEN "111" => y <="1”;
WHEN OTHERS => y <=’0’;
FIN DEL CASO;
FIN DEL PROCESO;
4.65
S=! P# (Q&: R)
4.66
P= D3$D2$D9$D3
4.67
a) Forma bidimensional de una tabla de verdad utilizada para simplificar una
expresión de suma de productos.
b) Expresión lógica que consta de dos o más términos AND (productos) que se
colocan en OR juntos. Circuito lógico que produce un bit de paridad par o impar
para un conjunto dado de bits de datos de entrada.
c) Grupo de ocho 1 adyacentes entre sí dentro de un mapa de Karnaugh.
d) Circuito lógico que controla el paso de una señal de entrada a la salida.
e) Situación en la que se puede asignar el nivel de salida de un circuito para un
conjunto dado de condiciones de entrada como 1 o 0.
f) Señal de entrada que se deja desconectada en un circuito lógico.
g) Siempre que un nivel de voltaje lógico de una familia lógica en particular cae fuera
del rango requerido de voltajes para un 0 lógico o un 1 lógico.
h) La contención de señales es cuando dos señales están "peleando" entre sí.
i) Dispositivo lógico programable
j) La familia TTL (Transistor-Transistor-Logic) es la principal familia de circuitos
integrados digitales bipolares.
k) La familia CMOS (Complementary Metal Oxide Semiconductor) pertenece a la clase
 de Circuitos integrados digitales unipolares.
4.57
RAM} 000000002 − 111011112 = 𝟎𝟎𝟏𝟔 − 𝑬𝑭𝟏𝟔
I/O} 111100002 = 𝑭𝑶𝟏𝟔
ROM} 111100012 − 111111112 = 𝑭𝟏𝟏𝟔 − 𝑭𝑭𝟏𝟔