NGUYỄN THỊ TRANG - DT1A

Đề cương cơ sở thiết kế VLSI

Câu 1: Layout và chế tạo CMOS: Mặt cắt ngang cổng đảo, Quá trình chế tạo?
Mặt cắt ngang cổng đảo

Trong sơ đồ này cổng đảo được tạo ra trên substrate loại p nhưng pMOS yêu cầu
miền body là loại n nên n-well được khuếch tán vào substrate trong vùng lân cận.
nMOS có nguồn và máng loại n và miền cổng polysilicon bên trên 1 lớp mỏng
SiO2.
pMOS có nguồn và máng loại p và miền cổng polysilicon bên trên 1 lớp mỏng
SiO2.
Các miền polysilicon của 2 tran được nối với nhau tạo thành ngõ vào A. Miền
nguồn nMOS được nối với GND, pMOS nối với Vdd. Các miền máng của 2 tran
được nối bằng kim loại để tạo ra ngõ ra Y. Một lớp SiO2 dày hơn ngăn không cho
kim loại nối tắt với những lớp khác ngoại trừ các nơi các tiếp xúc được khắc axit.
Substrate phải được nối với điện áp thấp để tránh không phân cực thuận tiếp giáp
p-n giữa substrate loại p với nguồn máng n của nMOS, n-well nối với điện áp cao.

Mặt cắt ngang cổng đảo với các tiếp xúc substrate và well.
Quá trình chế tạo

1
NGUYỄN THỊ TRANG - DT1A

- Oxi hóa wafer để tạo thành lớp SiO2 trên bề mặt, oxide này được định
khuôn mẫu để xác định n-well. Chất cản quang được kéo trên wafer, ánh
sáng truyền qua nơi mà n-well sẽ hiện diện.
- Chất cản quang được loại bỏ để phô bày oxide. Oxide được khắc axit mạnh
HF tại những nơi không có chất cản quang, tiếp đến lướp chất cản quang
sẽ được loại bỏ bằng cách khắc axit piranha.
- Well đã được tạo ra tại nơi mà substrate không được phủ bới oxide, có thể
đưa chất kích tạp bằng cách khuếch tán diffusion hoặc cấy ion. Trong qua
trình khuếch tán, wafer được đặt trong lò nung cùng với khí chứa chất kích
tạp. Sau cùng phần oxide còn lại được loại bỏ bằng HF còn lại wafer trần
với các well ở vị trí thích hợp.
- Tiếp theo là các miền cổng các tran được tạo thành. Miền này bao gồm
silicon đa tinh thể, bên trên lớp oxide mỏng. Wafer được đặt vào lò phản
ứng cùng với SiH4 và nung nóng để lớp polysilicon được kích tạp nhiều để
tạo thành chất dẫn điện tốt, và wafer được định khuôn mẫu bằng chất cản
quang và mặt nạ polysilicon, để lại các miền cổng polysilicon.
- Những miền n được khuếch tán tạo thành miền tích cực của tran và tiếp xúc
well, giống như well, lớp oxide bảo vệ được hình thành và được định nghĩa
khuôn mẫu bằng mặt nạ n-diffusion để phơi bày nhwunxg miền chất kích
tạp tần đến. Những miền n thường được tạo bằng việc cấy ion, sau cùng
oxide bảo vệ được lột bỏ.
- Qáu trình lặp lại đối với mặt nạ p-difusion. Oxide trường dày được phủ lên
chip để cách ly wafer khỏi kim looiaj và được định khuôn mẫu bằng mặt
nạ tiếp xúc để lại accs đường tiếp xúc.
- Kim loại nhôm sẽ được thổi lên trên toàn bộ wafer, lấp đầy các đường cắt
tiếp xúc. Kim loại được định khuôn mẫu bằng mặt nạ kim loại và được khắc
axit thể plasma để loại bỏ kim loại ở mọi nơi trừ nơi những dây dẫn cần
được giữu nguyen.
Câu 2: Các chế độ làm việc của MOS transistor .
Xét nMOS, có 3 chế độ hoạt động
Chế độ ngưng(cutoff)

2
NGUYỄN THỊ TRANG - DT1A

Ids = 0
Nguồn và máng có điện tử tự do, thân có lỗ tự do nhưng không có điện tự tự do.
Các tiếp giáp than- nguồn hoặc máng được phân cực ngược nên hầu như không
có dòng điện chạy qua.
Tuyến tính

Điện áp cổng lớn hơn điện áp ngưỡng, miền nghịch chuyển điện tử (kênh) sẽ nối
nguồn với máng tạo ra đường dẫn điện.
Nếu Vds = 0, không có trường điện nào đẩy dòng điện từ máng đến nguồn. Khi
có điện áp dương nhỏ Vda đặt vào máng dòng điện Ida chạy ngang từ máng đến
nguồn. Nếu Vda đủ lớn, Vgd < Vt, kênh sẽ bị thắt.
Bão hòa
Vgs > Vt, Vds lớn, transistor hoạt động như 1 dòng điện và trở nên độc lập với
Vds
Dòng Ids chỉ bị điều khiển bởi điện áp cổng và không còn bị ảnh hưởng bở máng.
Câu 3: Chế tạo NMOS và PMOS.

3
NGUYỄN THỊ TRANG - DT1A

Mỗi tran bao gồm 1 stack bao gồm cổng dẫn điện, lớp cách điện SiO2 và substrate.
nMOS được xây dựng trên than loại p và những miền bán dẫn loại n gần cổng có
tên là nguồn(source) và máng(drain).
Thân của nMOS được nối đất, tiếp giáp p-n từ nguồn và máng đến thân được phân
cực ngược, nếu cổng cũng nối đất, không có dòng điện nào chạy ngang qua các
tiếp giáp phân cực ngược, khi đó transistor tắt. Nếu điện áp cổng tăng và đủ lớn,
số lượng điện tử vượt quá số lỗ và một miền mỏng bên dưới cổng được hình thành
gọi là kênh được nghịch chuyển để hoạt động như là chất bán dẫn loại n, do vậy
1 đưỡng dân các hạt mang điện được hình thành từ nguồn đến máng và chảy qua
kênh, lúc này transistor dẫn.
pMOS ngược lại, có miền nguồn và máng loại p với substrate loại n.
than pMOS có điện áp cao, khi cổng cũng ở mức điện áp cao, các tiếp giáp giữa
nguồn và máng được phân cực ngược và khoogn có dòng chảy qua nên transistor
tắt. Khi điện áp cổng giảm xuống thấp và đủ thấp tại cổng nghịch chuyển kênh, 1
đường dẫn các hạt mang điện dương được hình thành từ nguồn đến máng và dòng
điện chạy qua kênh, khi đó transistor dẫn.
Câu 4: Quan hệ giữa dòng điện và điện áp.
Trong miền ngưng không có kênh và hầu như dòng điện chạy từ máng đến nguồn
bằng 0. Trong các miền khác, cổng thu hút hạt mang điện để tạo thành kênh. Điện
tử trôi từ nguồn đến máng tốc độ tỉ lệ với trường điện giữa các miền này.
Dòng điện giữa nguồn và máng là lượng tổng điện tích trong kênh chia cho thời
gian cần có để đi ngang qua kênh
0 𝑉𝑔𝑎 < 𝑉𝑡 𝑐𝑢𝑡𝑜𝑓𝑓
𝑉𝑑𝑠
𝐼𝑑𝑠 = 𝛽 (𝑉𝐺𝑇 − ) 𝑉𝑑𝑠 𝑉𝑑𝑠 < 𝑉𝑑𝑠𝑎𝑡 𝑡𝑢𝑦ế𝑛 𝑡í𝑛ℎ
2
𝛽 2
{ 2 (𝑉𝐺𝑇 ) 𝑉𝑑𝑠 > 𝑉𝑑𝑠𝑎𝑡 𝑏ã𝑜 ℎò𝑎

Câu 5: Công nghệ xử lý CMOS? Thực hiện các quy trình?

Những công nghệ CMOS:
- Xử lý n-well
- Xử lý p-well
- Xử lý twin-well
- Xử lý triple-well
Hình thành wafer

4
NGUYỄN THỊ TRANG - DT1A

Wafer có đường kính thay đổi từ 75-300nm có bề dày nhỏ hơn 1mm, được cắt
từ thỏi silicon đơn tinh thể được tạo ra bằng phương pháp Czochralski. Tinh thể
hạt giống được nhúng vào khi nấu chảy. Một lò sưởi than chì được nung nóng
bao quanh lò nấu chảy silic kết tinh sẽ duy trì sự nấu chảy và giữ nhiệt độ >
1425 độ C. Hạt giống được kéo ra từ từ khỏi lò náu chảy theo chiều dọc đồng
thời quay tròn. Silicon nóng chảy tiếp xúc với hạt giống và kết tinh lại. Việc kéo
hạt giống và tốc độ quay trogn xác định đường kính của thỏi.
Kỹ thuật in ảnh litô
Việc định khuôn mẫu nhận được thông qua quá trinhg xử lý được gọi là kỹ thuật
in ảnh lito. Phương pháp này dung để xác định nhwunxg bề mặt cần quan tâm trên
wafer thông qua việc sử dụng chất cản quang. Wafer được phủ 1 lớp chất cản
quang và chiếu ánh sáng có lựa chọn thông qua mặt nạ quang. Tiếp đến dung môi
được sử dụng để làm tan chất cản quang không được phơi sáng, để lại những phần
chất cản quang được phơi sáng không hòa tan được. Mặt nạ quang(lưới) nhỏ hơn
so với wafer, mỗi động cơ bước di chuyển lưới này đến những vị trí liên tiếp nhau
để phơi hoàn toàn wafer. Bước sóng của nguồn ánh sáng chi phối kích thước đặc
trưng tối thiểu có thể in được.
Hình thành well và kênh.
Cấy ion là phương pháp cấy well và nguồn/máng chuẩn được sử dụng hiện nay.
Trong qua tình xử lsy triple-well, trước tiên 1 n-well sâu được đẩy vào trong
substrate loại p thường bằng cách sử dụng cấy ion năng lượng cao MeV. Việc cấu
ở 2-3MeV có thể được n-well từ 2,5-3µm. Tiếp đến là ác miền n-well và p-well
cạn hơn được cấy, sau khi các well được hình thành, các mức kích tạp có thể điều
chỉnh để thiết lập điện ps ngưỡng theo mong muốn.
Cách ly
Dù không được tạo cùng 1 lúc nhưng các phần riêng rẽ trong quá trình xử lý
CMOS cần được cách ly với nhau sao cho chúng không có những tương tác không
mong đợi với nhau. Kế đến là việc ngăn ngừa sự hình thành của 1kênh mos kí
sinh, điều này đạt được bằng cách sử dụng oxide mỏng đối với phần cổng, dày
hơn với phần khác. Oxide dày hơn làm tăng điện áp ngưỡng và giá trị điện áp cấp
ddieenj nên ngăn ngừa không có kênh hình thành trong substrate. Trong quá trình
xử lý cổng kim loại có lớp Oxide mỏng đồng đều, khuếch tán chắn kênh bao
quanh mỗi transistor và là phương pháp duy nhất cách ly các transitor. Việc cách
ly dung rãnh sẽ dễ dàng hơn việc cách ly phản ứng dễ bị ảnh hưởng bởi nhiễu của
chip khỏi những phần số.
Oxide cổng

5
NGUYỄN THỊ TRANG - DT1A

Oxide cổng phổ biến nhất là SiO2, trong trường hợp các miền nguồn máng được
xác định bằng STI, Oxide cổng được phát triển bên trên cấu trúc đã làm phẳng.
Cấu trúc Oxide này là chổng cổng (gate stack). Nhiều quá trình xử lý ở thế hệ
180nm và muộn hơn cung cấp tối thiểu hai bề mặt dày Oxide. Một quá trình xử
lý cung cấp nhiều hơn 1 Oxide cho các Transistor logic để cho phép những thỏa
hiệp giữa tốc độ và dòng điện rỉ cổng.
Hình thành cổng và máng/nguồn
Các bước xác định cổng, nguồn, máng trong cổng polysilicon tự sắp hàng:
- Phát triển Oxide cổng ở nơi mà các Transistor được cấp điện, nơi khác sẽ
có oxide dày
- Lắng đọng polysilicon trên chip
- Tạo khuôn mẫu polysilicon trên chip
- Khắc axid Oxide cổng đã được phơi
- Cấy ion các miền nguồn và máng
Tiếp xúc và tạo kim loại
Các đoạn tiếp xúc được thực hiện cho nguồn, máng và cổng tương ứng với mặt
nạ tiếp xúc, là khoảng trống được khắc acid trong điện môi của các khoảng ngắn
nguồn /máng. Trong 1 quá tình xử lý, tungsten được sử dụng làm lớp linh kiện
nối cục bộ
Tạo kim loại là quá trình xây dựng những dây dẫn để kết nối các linh kiện. Nguyên
tử Al được làm cho bốc hơi và lắng động trên wafer, tạo ra plasma khí bằng các
ion hóa trơ, các ion tập trung trên bìa Al và plasma đánh bật những nguyen tử kim
loại, tiếp đến những nguyên tử kim loại này được lắng đọng trên wafer. Khắc acid
ướt hoặc khô được sử dụng đẻ loại bỏ kim loại không mong muốn.Các via theo
sau và việc tạo kim loại được áp dụng.
Câu 6: Vẽ đặc tuyến dòng điện – điện áp trong các Transistor MOS ?

6
NGUYỄN THỊ TRANG - DT1A

Khảo sát nMOS trong quá trình xử lý 180nm có W/L = 4/2𝜆 ( nghĩa là
0.36/0.18𝜇𝑚). Trong quá trình xử lý này, bề dày oxide = 40 𝐴̇ và độ linh động
𝑐𝑚2
của điện từ là 180 ở 70𝑜 , điện áp ngưỡng là 0,4V
𝑉.𝑠

Vẽ Ids theo Vds với Vgs = 0, 0.3, 0.6, 0.9, 1.2, 1.5, 1.8
−14 𝐹
𝑊 𝑐𝑚2 3.9𝑥8.85𝑥10 𝑐𝑚) (𝑊 )
𝛽 = 𝜇𝐶𝑜𝑥 . = (180 )(
𝐿 𝑉. 𝑠 40. 10−8 𝑐𝑚 𝐿

𝑊 𝜇𝐴 0.36 𝜇𝐴
= 155. . = 155 . = 310
𝐿 𝑉2 0.18 𝑉2

Ids = 0 với Vgs < Vt (tính ở miền tuyến tính)

𝛽 2 310
𝑣ớ𝑖 𝑉𝑔𝑠 = 0.6 → 𝐼𝑑𝑠 = (𝑉𝑔𝑠 − 𝑉𝑡 ) = . (0.6 − 0.4)2
2 2

Đối với nMOS lý tưởng

7
NGUYỄN THỊ TRANG - DT1A

Đối với pMOS lý tưởng

Khảo sát nMOS trong quá trình xử lý 65nm có W/L = 4/2𝜆 (nghĩa là 0.1/0.05𝜇𝑚).
Trong quá trình xử lý này, bề dày oxide = 10.5 𝐴̇ và độ linh động của điện từ là
𝑐𝑚2
80 ở 70𝑜 , điện áp ngưỡng là 0,3V
𝑉.𝑠

Vẽ Ids theo Vds với Vgs = 0, 0.2, 0.4, 0.6, 0.8, 1.0

Câu 7: Tính toán các tham số mạch điện: trì hoãn mạch (trì hoãn tăng, trì hoãn
giảm), nỗ lực logic, trì hoãn ký sinh?
Thời gian trì hoãn: tpd
Trì hoãn Elmore của bậc thang RC: tpd = ∑𝑛𝑜𝑑𝑒 𝑖 𝑅𝑖 𝑡𝑜 𝑠𝑜𝑢𝑟𝑐𝑒 𝐶𝑖

= 𝑅1 𝐶1 + (𝑅1 + 𝑅2 )𝐶2 +…+ (𝑅1 + 𝑅2 + ⋯ + 𝑅𝑁 )𝐶𝑁

Trì hoãn truyền: d = f + p (p: trì hoãn ký sinh, f: trì hoãn nỗ lực)
f= g.h (g: nỗ lực logic, h: nỗ lực điện h= Cout/Cin)

8
NGUYỄN THỊ TRANG - DT1A

Trì hoãn Elmore tpd = (3 + 3m)RC.

Trì hoãn Elmore tpd = ((3w + 3m)C)(R/w) = (3 + 3m/w)RC

Vd: Phác thảo NAND 2 …Tính trì hoãn truyền khi tăng và giảm theo R và C
của cổng NAND đang kích h cổng NAND giống vậy, sử dụng mô hình trì hoãn
Elmore. Nếu C = 2fF/µm và R= 2.5kΩ.µm trong qua trình xử lý 180nm, trì hoãn
cổng NAND có fanout bằng 3 là?

Hình b, mạch tương đương trì hoãn tăng, chỉ có 1 pMOS dẫn, điện dung diffusion
của nMOS được bỏ qua vì không kết nối đến ngõ ra Y
Trì hoãn tpdr = R. (6C+ 4hC) = (6+4h).RC
Hình c, mahcj tương đương trì hoãn giảm, trong trường hợp xấu nhất ngõ A=1,
nên nút x được thông với nMOS bên trên, ngõ B tăng nMOS bên dưới dẫn do vậy
phóng điện cho cả 2 điện dung trên nút x và điện dung ngõ ra
Trì hoãn Elmore tpdr = R/2. 2C+ (R/2 + R/2)((6+4h)C) = (7+4h)RC

9
NGUYỄN THỊ TRANG - DT1A

Với RC = 5ps, h =3 (fanout =3), có trì hoãn là (6+4.3).5ps = 90ps

Câu 8: Thiết kế các mạch logic cơ bản: chú thích mạch điện bằng các điện
dung và điện trở, Phác thảo mạch điện theo các quá trình chuyển đổi đầu ra
giảm, tăng.
NAND 3

Mỗi ngõ vào có 5 đv điện dung

Các tụ điện trên những diffusion nguồn sẽ có 2 cực ngắn mạch với nhau nên
những tụ này không liên quan đến mạch, hoặc gộp xuống đất

Phác thảo các mạch điện cho quá trình chuyển đổi đầu ra giảm và đầu ra tăng

10
NGUYỄN THỊ TRANG - DT1A

Đầu vào cổng NAND có 5 đv điện dung

Falling:
tpdf = (3C)(R/3) + (3C)(R/3 + R/3) + ((9 + 5h)C)(R/3 + R/3 + R/3) = (12 + 5h)RC
tpdr =3CR + 3CR+ (9 + 5h)CR = (15 + 5h)RC.
Câu 9: Viết các chương trình thiết kế và mô phỏng các phần tử logic cơ bản
bằng VHDL.
entity BAI1_and is
port ( a,b : in std_logic;
c: out std_logic_vector (6 downto 0)

11
NGUYỄN THỊ TRANG - DT1A
);
end BAI1_and;
architecture Behavioral of BAI1_and is
begin
c(0) <= not a;
c(1) <= a and b;
c(2) <= a xor b;
c(3) <= a nand b;
c(4) <= a xnor b;
c(5) <= a nor b;
c(6) <= a or b;
end Behavioral;

ENTITY tb IS
END tb;

ARCHITECTURE behavior OF tb IS
COMPONENT BAI1_and
PORT(
a : IN std_logic;
b : IN std_logic;
c : OUT std_logic_vector(6 downto 0)
);
END COMPONENT;
signal a : std_logic := '0';
signal b : std_logic := '0';

signal c : std_logic_vector(6 downto 0);

BEGIN

uut: BAI1_and PORT MAP (

a => a,
b => b,
c => c
);

stim_proc: process
begin
wait for 100 ns;
a <= '0';
b <= '0';
wait for 100 ns;
a <= '0';
b <= '1';
wait for 100 ns;
a <= '1';
b <= '0';
wait for 100 ns;
a <= '1';
b <= '1';
wait for 100 ns;
a <= '0';
b <= '0';
wait for 100 ns;
a <= '0';
b <= '1';
wait for 100 ns;
a <= '1';
b <= '0';

12
NGUYỄN THỊ TRANG - DT1A
wait for 100 ns;
a <= '1';
b <= '1';
wait for 100 ns;
a <= '0';
b <= '0';
wait for 100 ns;
a <= '0';
b <= '1';
wait for 100 ns;
a <= '1';
b <= '0';
wait for 100 ns;
a <= '1';
b <= '1';
wait;
end process;

END;

13