Vũ Hoàng Long 

Nhà của tôi  Các khoá học của tôi  2122I_ELT3047E_20  General  Quizz 2

Bắt đầu vào lúc Tuesday, 28 December 2021, 8:27 AM

Trạng thái Đã xong
Kết thúc lúc Tuesday, 28 December 2021, 8:54 AM
Thời gian thực hiện 27 phút 9 giây
Điểm 8,00 trên 10,00 (80%)

Câu Hỏi 1 Đúng

1. When representing -5.0 in IEEE 754 floating-point format with single precision, the exponent field is

a. 11111110

b. 00000010

c. 10000001

d. 01111110

Câu trả lời đúng là: 10000001


Câu Hỏi 2 Sai

2. What is the minimum number of bits to encode all the letters in the English alphabet (from A to Z)

a. 8

b. 4

c. 2

d. 6

Câu trả lời đúng là: 4

Câu Hỏi 3 Đúng

3. A program has 106 instructions in a mix of 50% ALU, 30% Load/store, and 20% branch running on an
ISA implementation with clock rate of 4 GHz. If this ISA completes ALU instruction in 1 clock cycle,
Load/store instruction in 3 clock cycles, and branch instruction in 2 clock cycles, what's the run time for this
program?

a. 2 ms

b. 0.5 ms

c. 2 ns

d. 0.5 ns

Câu trả lời đúng là: 0.5 ms


Câu Hỏi 4 Đúng

4. Assume that register $s1 stores the base address of an array A containing single precision float
numbers. The MIPS instruction "lw $t0, 8($s1)" does which of the following operation

a. $t0 ← A[2]

b. $t0 ← $s1+8

c. $t0 ← A[8]

d. $t0 ← $s1*8

Câu trả lời đúng là: $t0 ← A[2]

Câu Hỏi 5 Đúng

5. Which choice of ISA design results in largest code size?

a. Hybrid instructions

b. Run-length instructions

c. Variable-length instructions

d. Fixed-length instructions

Câu trả lời đúng là: Fixed-length instructions


Câu Hỏi 6 Đúng

6. Given the following assembly codes:

Loop:  beq  $9,

$0, End   # rlt addr: 0

           add 
$8, $8, $10   # rlt addr: 4

          addi $9, $9, -1       # rlt addr: 8

         j    Loop                  # rlt addr: 12

 
End:                              # rlt addr: 16

What is the value of the immediate field in the beq instruction encoding?

a. 3

b. End

c. 16

d. 4

Câu trả lời đúng là: 3

Câu Hỏi 7 Đúng

7. Suppose a system has operation times for I & D memories, ALU, Decode & register file access are 200
ps, 180 ps, 150 ps respectively. What's the clock rate for single-cycle implementation if we ignore delays in
the PC register, mux, extender, and wires?

a. 1.47 GHz

b. 1.14 GHz

c. 1.37 GHz

d. 1.87 GHz

Câu trả lời đúng là: 1.14 GHz


Câu Hỏi 8 Sai

8. Assume that individual stages of the datapath have the following latencies: IF=250 ps, ID = 350 ps, EX =
150 ps, MEM = 300 ps, WB = 200 ps. What is the total latency of an lw instruction in a pipelined processor?

a. 1250 ps

b. 1750 ps

c. 750 ps

d. 350 ps

Câu trả lời đúng là: 350 ps

Câu Hỏi 9 Đúng

9. Suppose the following repeating pattern (e.g., in a loop) of branch outcomes: T, NT, T, T, NT. What is the
accuracy of the 2-bit predictor for the first four branches in this pattern, assuming that the predictor starts off
with the predict bit equals to 0 (not taken)?

A. 100%

B. 75%

C. 25%

D. 50%

Câu trả lời của bạn đúng

Câu trả lời đúng là:

25%


Câu Hỏi 10 Đúng

Find the AMAT (in ns) for a 2-level cache system with:

- CPU base CPI = 1, clock rate = 4GHz

-  L1 cache miss rate/instruction = 2%
- Global miss rate to main memory = 0.5%

- L2 cache access time = 5ns

-  Main memory access time = 100ns

Answer: 0,85

The correct answer is: 0,85

◄ Quizz 1 Chuyển tới...

Lớp học tuần 1 trên MS Teams ►