Machine Translated by Google

376 Các nguyên tắc và kiến trúc kiểm tra VLSI

đầu vào

đầu ra

D D D D D

HÌNH 6.32

Một ví dụ về máy đầm nén q với đầu ra duy nhất.

mạng lan truyền) được kết nối với flip-flop bằng các cổng XOR hai đầu vào bổ sung xen
kẽ giữa các phần tử lưu trữ liên tiếp. Có thể thấy, mọi lỗi trong ô quét có thể đến
các phần tử lưu trữ và sau đó xuất ra theo một số cách có thể.
Mạng trải rộng xác định thuộc tính này được định nghĩa theo các đa thức trải rộng
cho biết cách các chuỗi quét cụ thể được kết nối với các flip-flop thanh ghi.

Khác với MISR thông thường, máy đầm q trình bày trong Hình 6.32 không có đường
dẫn phản hồi; do đó, bất kỳ lỗi nào hoặc X được đưa vào máy đầm nén sẽ bị dịch
chuyển ra ngoài sau nhiều nhất năm chu kỳ. Dữ liệu chuyển ra sẽ được so sánh với dữ
liệu mong đợi và sau đó lỗi sẽ được phát hiện.

Ví dụ 6.6 Ví

dụ về máy nén q có sáu đầu vào, một đầu ra và năm phần tử lưu trữ — năm phần tử
mỗi đầu ra — được thể hiện trong Hình 6.32. Để đơn giản, mạng kim phun được
hiển thị ở đây dưới dạng tuyến tính chứ không phải là một cây cân bằng.

6.4 CÁC THỰC HÀNH NGÀNH (ĐƯỢC LAUNG-TERNG WANG CHỈNH SỬA)

Trong vài năm gần đây, một số sản phẩm và giải pháp nén thử nghiệm đã được một số
nhà cung cấp DFT lớn trong ngành CAD giới thiệu. Các sản phẩm này có sự khác biệt
đáng kể về công nghệ, chi phí thiết kế, quy tắc thiết kế và tính dễ sử dụng và thực
hiện. Một số sản phẩm thế hệ thứ hai cũng đã được giới thiệu bởi một số nhà cung cấp.
Trong phần này, chúng ta sẽ điểm qua một số sản phẩm được giới thiệu bởi các công ty
như Cadence [Cadence 2006], Mentor Graphics [Mentor 2006], SynTest [SynTest 2006],
Synopsys [Synopsys 2006], và LogicVision [LogicVision 2006].

Các giải pháp công nghiệp hiện tại có thể được nhóm thành hai loại chính để giải
nén kích thích. Danh mục đầu tiên sử dụng các lược đồ dựa trên giải nén tuyến tính và
Machine Translated by Google

Kiểm tra nén 377

loại thứ hai sử dụng các lược đồ dựa trên phát sóng-quét. Sự khác biệt giữa hai loại là
cách mà ATPG engine được sử dụng. Danh mục đầu tiên bao gồm các sản phẩm như
ETCompression từ LogicVision [LogicVision 2006], TestKompress từ Mentor Graphics [Rajski
2004], và SOCBIST từ Synopsys [Wohl 2003b]. Loại thứ hai bao gồm các sản phẩm như
OPMISR + từ Cadence [Cadence 2006], VirtualScan [Wang 2004] và UltraScan [Wang 2005b]
từ SynTest, và DFT MAX từ Synopsys [Sitchinava 2004].

Đối với các thiết kế sử dụng lược đồ dựa trên giải nén tuyến tính, quá trình nén thử
nghiệm đạt được theo hai bước riêng biệt. Trong bước đầu tiên, ATPG thông thường
được sử dụng để tạo các mẫu ATPG thưa thớt (được gọi là khối thử nghiệm), trong đó
nén động được thực hiện theo cách không nghiêm trọng, đồng thời để lại các vị trí bit
không xác định trong mỗi khối thử nghiệm là X. Điều này được thực hiện bằng cách không
thực hiện tích cực thao tác điền ngẫu nhiên trên các khối thử nghiệm được sử dụng để
tăng độ che phủ của các mẫu riêng biệt và do đó làm giảm tổng số mẫu. Trong bước thứ
hai, một hệ thống các phương trình lót mô tả ánh xạ phần cứng từ các cổng đầu vào quét
bên ngoài đến các đầu vào chuỗi quét bên trong được giải để ánh xạ mỗi khối thử nghiệm
thành một kích thích nén có thể được áp dụng bên ngoài. Nếu không tìm thấy ánh xạ, cần
có một nỗ lực mới để tạo một khối thử nghiệm mới.
Đối với các thiết kế sử dụng sơ đồ dựa trên phát-quét, chỉ cần một bước duy nhất để
thực hiện nén thử nghiệm. Điều này đạt được bằng cách nhúng các ràng buộc do trình giải
nén tạo ra như một phần của công cụ ATPG để công cụ hoạt động với các ràng buộc hạn chế
hơn nhiều. Do đó, trong khi trong ATPG thông thường, mỗi ô quét riêng lẻ có thể được
đặt thành 0 hoặc 1 một cách độc lập, đối với các lược đồ dựa trên quảng bá-quét, các
giá trị mà các ô quét liên quan có thể được đặt bị hạn chế. Do đó, một hạn chế của giải
pháp này là, trong một số trường hợp, các ràng buộc giữa các ô quét có thể ngăn cản một
số lỗi được kiểm tra. Những lỗi này thường được kiểm tra như một phần của quy trình
ATPG nạp tiền sau này nếu được yêu cầu, tương tự như sử dụng các lược đồ dựa trên
giải nén tuyến tính.
Về mặt nén phản hồi, các giải pháp công nghiệp đã sử dụng máy nén không gian như mạng
XOR hoặc máy nén thời gian như MISR để thu gọn các phản hồi thử nghiệm. Hiện tại, máy
nén không gian có tỷ lệ chấp nhận cao hơn trong ngành, vì chúng không liên quan đến quá
trình đảm bảo rằng không có giá trị X không xác định nào được tạo ra trong mạch đang
thử nghiệm.
Trong phần này, chúng tôi mô tả ngắn gọn một số giải pháp nén thử nghiệm và các sản
phẩm hiện được hỗ trợ bởi các nhà cung cấp EDA DFT, bao gồm OPMISR + từ Cadence,
TestKompress từ Mentor Graphics, VirtualScan và UltraScan từ SynTest, DFT MAX từ
Synopsys và ETCompression từ LogicVision. Tổng số các kiến trúc nén khác nhau được sử
dụng trong các sản phẩm thương mại này được liệt kê ở cuối phần.

6.4.1 OPMISR + 1
OPMISR + là tên của phương pháp nén thử nghiệm nằm trong sản phẩm Encounter Test của
Cadence Design System. Nó bắt nguồn từ logic của IBM

1 Đóng góp bởi Brion Keller.

Machine Translated by Google

378 Các nguyên tắc và kiến trúc kiểm tra VLSI

Công nghệ BIST và ATPG. Do khối lượng dữ liệu thử nghiệm và thời gian sử dụng thiết bị thử
nghiệm ngày càng tăng, công ty đã quyết định sử dụng tính năng nén trên chip vào đầu năm 1999.
OPMISR + ban đầu là một bước trung gian hướng tới một
¨
phương pháp nén được gọi là SmartBIST [Barnhart 2000] [Konemann 2001].
SmartBIST đã kết hợp việc nén phản hồi đầu ra gần như hoàn chỉnh của một
thanh ghi dịch chuyển nhiều đầu vào (MISR) với lược đồ “phân tách phân tách” tổ hợp hoặc
tuần tự dựa trên mạng trải tuyến tính (XOR) được cung cấp từ các đầu vào quét,
tùy chọn với trình tạo mẫu giả ngẫu nhiên (PRPG) ở giữa. Cấu trúc cấu trúc của SmartBIST rõ
ràng vay mượn rất nhiều từ cấu trúc lưu trữ BIST logic STUMPS [Bardell 1982]. Khả năng nén
đầu tiên được triển khai, OPMISR
[Barnhart 2001], được phát hành vào cuối năm 2000; nó chỉ bao gồm nén đầu ra
của MISR. Phiên bản nâng cao của OPMISR, được gọi là OPMISR + [Barnhart 2002],
xuất hiện một năm sau, bổ sung thêm tính năng nén không gian (cũng là một phần của BIST thông
minh cuối cùng) để khi quét quảng bá được sử dụng, các chữ ký MISR tổng hợp có thể
được so sánh trong một chu kỳ thử nghiệm duy nhất mà không yêu cầu quá nhiều chân để làm như vậy.
Kiến trúc quét chung cho OPMISR + được thể hiện trong Hình 6.33. Bằng cách quạt
mỗi đầu vào quét cho nhiều chuỗi quét nội bộ, có thể hỗ trợ nhiều
nhiều chuỗi quét hơn chân quét. Chuỗi quét quét ra một tập hợp các MISR
tổng thể tạo ra một chữ ký cho toàn bộ thiết kế. Bình thường chữ ký này
được kiểm tra sau mỗi lần kiểm tra và sau đó đặt lại, nhưng cũng có thể tích lũy
chữ ký từ nhiều hoặc tất cả các bài kiểm tra và chỉ kiểm tra chữ ký cuối cùng để đánh giá
đi / về của mỗi chip, tương tự như cách tiếp cận BIST logic nhưng có lỗi cao
vùng phủ sóng và không cần chèn các điểm kiểm tra vào các đường dẫn chức năng.

Mask_Enable Luồng tải quét và che

Quét xe buýt tải Chip

Quét phát sóng

(Mạng đệm Fanout)

… … …

Mặt nạ Mặt nạ Mặt nạ

AI CẬP AI CẬP AI CẬP

Máy nén không gian

(Mạng XOR)

Quan sát MISR tổng hợp (MO)

HÌNH 6.33

Kiến trúc OPMISR +.

Machine Translated by Google

Kiểm tra nén 379

Kiến trúc thể hiện trong Hình 6.33 cho thấy chữ ký MISR tổng hợp có thể nhìn thấy tại
các chân MISR Obser (MO) thông qua máy nén không gian. Các chân MO này có thể được chia sẻ
với các chân đầu vào quét (SI) để cho phép thử nghiệm trên máy kiểm tra chân giảm. Nếu các
chữ ký tổng hợp chỉ được đọc ra ở cuối mỗi bài kiểm tra, thì sẽ có rất ít băng thông cần
thiết cho các chân MO, vì vậy chúng không cần tiêu tốn tài nguyên chân quét của người kiểm
tra có giá trị; điều này cho phép tập hợp giới hạn các chân quét của máy kiểm tra được
dành riêng cho việc cung cấp kích thích đầu vào. Ví dụ: nếu trình kiểm tra hỗ trợ 32 chân
quét, những chân này thường hỗ trợ tối đa 16 chuỗi quét, với 2 chân quét của trình kiểm
tra được gắn vào mỗi chuỗi quét chip. Bởi vì không cần bất kỳ chân đầu ra quét nào, tất cả
32 chân quét có thể được sử dụng để tải dữ liệu quét vào thiết bị, tăng gấp đôi băng thông
cho việc tải mỗi lần kiểm tra; mà không cần chuyển đổi trình điều khiển đầu ra trong quá
trình quét, công suất và tiếng ồn trong quá trình quét cũng được giảm bớt. Tăng gấp đôi số
lượng chân quét trong được sử dụng giúp giảm thiểu mọi vấn đề tiềm ẩn liên quan đến tương
quan quét vì ít chuỗi hơn phải chia sẻ cùng một chân quét trong; ngay cả như vậy, tốt nhất
là nên tránh fanout để quét các chuỗi trong cùng một vị trí vật lý của thiết kế để giảm
nguy cơ tương quan gây ra sự cố. Ngoài ra, giống như logic BIST, các chữ ký có thể được
quan sát nối tiếp (không được hiển thị trong Hình 6.33) thay vì song song thông qua bộ nén
không gian, làm giảm chi phí nén với chi phí tăng thời gian để quan sát các chữ ký.

Các chữ ký sẽ bị hỏng nếu chúng có giá trị phản hồi X không xác định hoặc không thể đoán
trước, do đó, thiết kế phải không có tất cả các tính chất không chính xác như vậy hoặc
cung cấp một số phương tiện để giữ cho các giá trị này không làm hỏng chữ ký MISR. Như
Hình 6.33 cho thấy, các thanh ghi mặt nạ và logic liên kết giữa các đầu ra của chuỗi quét
và MISR có thể được sử dụng để loại bỏ những ẩn số này.
Các thanh ghi mặt nạ có thể được tải bằng cách sử dụng băng thông đầy đủ được cung cấp
bởi các chân đầu vào quét và một hoặc nhiều tín hiệu Mask_Enable chọn giữa không che và sử
dụng một trong các thanh ghi mặt nạ trên mỗi chu kỳ quét. Mỗi Mask_Enable tiêu thụ tài
nguyên của trình kiểm tra chân quét vì chúng có thể thay đổi giá trị trên mỗi chu kỳ quét.
Một khả năng bổ sung hữu ích khi không có luồng đầu ra quét là sử dụng khả năng lặp lại
của người thử nghiệm nhất định khi các giá trị dữ liệu trên tất cả các chân (cả kích thích
và phản hồi) lặp lại trong các chu kỳ liên tiếp của người thử nghiệm. Việc lấp đầy các bit
“không quan tâm” trong luồng quét bằng cách lặp lại giá trị bit quan tâm trước đó hoặc
tiếp theo cho mỗi chân quét trong đã cho thấy rằng việc áp dụng mã hóa thời lượng chạy
đơn giản giúp giảm thêm khối lượng dữ liệu kiểm tra trong bộ đệm quét thử nghiệm.

6.4.2 Thử nghiệm xác định nhúng 2

TestKompress® là sản phẩm nén thử nghiệm trên chip thương mại đầu tiên và được giới
thiệu bởi Mentor Graphics [Mentor 2006] vào năm 2001. Nó sử dụng công nghệ kiểm tra xác
định nhúng (EDT) [Rajski 2002] [Rajski 2004] được trình bày trong Hình 6.34. Kiến trúc EDT
bao gồm một bộ giải nén trên chip nằm giữa các cổng đầu vào quét bên ngoài và các chuỗi
quét bên trong, cũng như một bộ nén chọn lọc trên chip được chèn giữa các chuỗi quét bên
trong và các cổng đầu ra quét bên ngoài.

2 Đóng góp bởi Janusz Rajski.

Machine Translated by Google

380 Các nguyên tắc và kiến trúc kiểm tra VLSI

Mạch điện

Thử

Nén
ĂN
Nén chặt
Kích thích kinh tế
Phản ứng

HÌNH 6.34

Kiến trúc EDT (TestKompress®) .

Vì trình giải nén xác định hiệu quả của các kích thích TestKompress
nén, nó được thiết kế để đạt được tỷ lệ nén cao, tốc độ rất cao
hoạt động, diện tích silicon rất thấp và mô đun cao. Bộ giải nén, như
thể hiện trên hình 6.35, thực hiện giải nén dòng liên tục; nghĩa là, nó có
khả năng nhận thông tin mới khi dữ liệu đang được giải nén và tải
vào chuỗi quét. Thuộc tính này làm giảm đáng kể chi phí phần cứng.
Silicon đầu tiên với EDT [Rajski 2002] chỉ sử dụng bộ tạo vòng 20 bit với 5
kim phun (cổng đầu vào quét bên ngoài) nhưng có thể mã hóa hơn 2000 vị trí
trong chuỗi quét. Việc gửi lại thông thường sẽ yêu cầu LFSR có độ dài 2000
và một thanh ghi bóng để phù hợp với khả năng mã hóa đó trong trường hợp này. Tuần tự
thiết kế của bộ giải nén cung cấp một chức năng đệm cho phép chia sẻ

3 2 1 0

4 5 6 7

Bộ chuyển pha

(Mạng XOR)

HÌNH 6.35

Máy phát chuông.

Machine Translated by Google

Kiểm tra nén 381

thông tin giữa các chu kỳ dịch chuyển có số lượng bit xác định rất khác nhau.
Bộ giải nén có thể hoạt động ở chế độ tăng tốc [Rajski 2004] nơi các kích thích của
các kênh đầu vào không đổi trong một số chu kỳ thay đổi. Trong trường hợp này, tỷ lệ
nén âm lượng không bị giới hạn bởi tỷ lệ của chuỗi quét bên trong với các kênh bên
ngoài.
Thuật toán nén được tích hợp chặt chẽ với nén động của ATPG engine. Bộ giải phương
trình tuyến tính hoạt động lặp đi lặp lại với ATPG để tối đa hóa khả năng nén. Mỗi khi
ATPG tạo một khối thử nghiệm cho một lỗi mới, bộ giải sẽ được gọi để nén nó. Miễn là
bộ giải có thể nén một khối thử nghiệm, thuật toán ATPG sẽ cố gắng nhắm mục tiêu các
lỗi bổ sung và chỉ định nhiều bit hơn. Bộ giải hoạt động tăng dần. Trong mỗi lần lặp,
hệ phương trình tuyến tính tăng dần.

Sơ đồ nén TestKompress, thể hiện trong Hình 6.36, được thiết kế để duy trì phạm vi
bảo vệ lỗi. Nó cung cấp khả năng xử lý xác định các giá trị X lan truyền đến các tế
bào, loại bỏ hoàn toàn hiệu ứng răng cưa và hỗ trợ chuỗi quét và chẩn đoán logic tổ
hợp. Nó bao gồm một số hiệp hội không gian được điều khiển bởi các đầu ra của chuỗi
quét đã chọn. Trong khi máy nén không gian về cơ bản là cây XOR, chúng không nhất
thiết phải là mạch tổ hợp. Nếu độ trễ của propa gation thông qua cây XOR trở nên không
thể chấp nhận được đối với tần số dịch chuyển, cây XOR có thể được kết nối để cho
phép hoạt động nhanh hơn.
Một tính năng khác biệt của máy đầm chọn lọc là khả năng che giấu một số chuỗi quét
có chọn lọc để đảm bảo phát hiện các hiệu ứng lỗi đã bắt được trên các chuỗi quét khác.
Tính năng này được thực hiện bằng logic gating có khả năng buộc một số đầu ra của
chuỗi quét về 0 đồng thời cho phép dữ liệu được lưu trữ trong các chuỗi quét khác đi
qua máy nén. Logic gating được điều khiển bởi một bộ giải mã được điều khiển bởi một
thanh ghi chọn được tải bởi bộ giải nén. Máy nén đảm bảo khả năng quan sát của bất kỳ
ô quét nào bất kể số lượng và cấu hình của các giá trị X. Chức năng này rất cần thiết
để đạt được độ phủ lỗi rất cao trong các thiết kế có giá trị X. Nó là

Quét dây chuyền

Đăng ký
đường ống
Người giải mã

Chọn đăng ký

HÌNH 6.36

Máy đầm chọn lọc.

Machine Translated by Google

382 Các nguyên tắc và kiến trúc kiểm tra VLSI

đặc biệt quan trọng để kiểm tra tốc độ các thiết kế có đường dẫn sai và nhiều chu kỳ.

Ngoài các mô hình lỗi truyền thống, TestKompress hỗ trợ các lỗi bắc cầu được trích
xuất từ bố cục cũng như một loạt các mô hình lỗi và chức năng cần thiết để kiểm tra tốc
độ. Điều đó bao gồm các lỗi chuyển tiếp và lỗi trễ đường dẫn với việc khởi chạy và bắt
vòng lặp khóa pha (PLL) được điều khiển trên chip, các lỗi trễ nhỏ với thời gian và
phân tích các đường dẫn sai và nhiều chu kỳ được xác định bởi các ràng buộc thiết kế.
TestKompress cũng cung cấp hỗ trợ logic tổ hợp trực tiếp và chẩn đoán chuỗi quét từ dữ
liệu nhật ký lỗi cho các mẫu nén [Leininger 2005]. Chức năng này rất hữu ích trong chẩn
đoán khối lượng lớn được thực hiện để học năng suất.

6.4.3 VirtualScan và UltraScan3

Giải pháp giảm thời gian ứng dụng thử nghiệm và khối lượng dữ liệu thử nghiệm VirtualScan
và UltraScan đã được SynTest giới thiệu lần lượt vào năm 2002 và 2005 [SynTest 2006].
VirtualScan [Wang 2004] là sản phẩm thương mại đầu tiên dựa trên sơ đồ quét quảng bá
sử dụng logic tổ hợp để giải nén mẫu. Kiến trúc VirtualScan bao gồm ba phần chính: (1)
một mạch quét toàn bộ; (2) một đài truyền hình có cấu hình quét 1 đến n, được điều khiển
bởi các cổng đầu vào quét bên ngoài và điều khiển các đầu vào chuỗi quét bên trong của
mạch quét toàn bộ; và (3) một máy đầm không gian nằm giữa các đầu ra chuỗi quét bên
trong của mạch quét toàn bộ và các cổng đầu ra quét bên ngoài. Bộ phát sóng, bao gồm một
mạng lưới các cổng logic tổ hợp, được sử dụng để giải nén một kích thích nén đầu vào
thành kích thích giải nén để chuyển dữ liệu quét vào các ô quét của tất cả các chuỗi
quét. Máy nén không gian, bao gồm một mạng lưới các cổng XOR, được sử dụng để thu gọn
các phản hồi thử nghiệm thu được.

Hình 6.37 cho thấy kiến trúc chung của mạch VirtualScan với tỷ lệ phân chia là bốn.
Máy phát có cấu hình quét 1 đến 4, nghĩa là máy phát được sử dụng để chia một chuỗi
quét gốc thành bốn chuỗi quét cân bằng ngắn hơn. Bộ phát sóng được sử dụng để điều
khiển các chuỗi quét ngắn hơn bằng cách phát kích thích nén đầu vào m-bit thành kích
thích giải nén 4m-bit. Sự hình thành trans này có thể được thực hiện bằng cách sử dụng
bất kỳ số lượng cổng logic tổ hợp nào, bao gồm các cổng AND, OR, NAND, NOR, MUX, XOR và
XNOR cũng như các bộ đệm và bộ nghịch lưu. Vì độ dài chuỗi quét dài nhất giảm đi bốn
lần, điều này đặt ra giới hạn tối đa về khối lượng dữ liệu thử nghiệm tối đa và mức
giảm chu kỳ thử nghiệm có thể đạt được. Do các ràng buộc ATPG mạnh hơn được giới thiệu
bởi đài truyền hình, tỷ lệ giảm thực tế đạt được cho tỷ lệ phân chia bốn thường sẽ nhỏ
hơn bốn. Tuy nhiên, khi được yêu cầu, logic bổ sung được cung cấp bởi các đầu vào
VirtualScan bổ sung được thêm vào bộ phát sóng có thể được sử dụng để giảm thêm hoặc
loại bỏ bất kỳ tổn thất phạm vi lỗi nào do nén thử nghiệm gây ra.

UltraScan [Wang 2005b] là một phiên bản mở rộng của VirtualScan. Mạch UltraScan bao
gồm ba phần chính: (1) mạch VirtualScan, (2) phân chia thời gian

3 Đóng góp bởi Laung-Terng Wang.

Machine Translated by Google

Kiểm tra nén 383

ĂN

Phản hồi thử nghiệm

Vượt qua thất bại Máy so sánh

Câu trả lời mong đợi

VirtualScan
Các mẫu thử nghiệm
Đầu vào
. . .
VirtualScan SI1 SIm
Mạch điện

Đài truyền hình

Quét toàn bộ s10 s11 s12 s13 . . . sm0 sm1 sm2 sm3
Mạch điện

. . .

t10 t11 t12 t13 . . .

tm0 tm1 tm2 tm3

Máy đầm

. . .
SO1 Như

HÌNH 6.37

Kiến trúc VirtualScan.

bộ phân kênh ( TDDM ) được đặt giữa các cổng đầu vào quét bên ngoài và các đầu vào
VirtualScan giữa các kênh và (3) một bộ ghép kênh phân chia theo thời gian (TDM) được
đặt giữa các đầu ra VirtualScan bên trong và các cổng đầu ra quét bên ngoài. Nó dựa
trên thực tế là tần số mà các tấm đệm I / O được vận hành thường cao hơn nhiều so
với tần số mà các chuỗi quét được vận hành. Bằng cách khớp sự chênh lệch băng thông
giữa tần số I / O pad và tần số xung nhịp dịch chuyển chuỗi quét, người ta có thể dễ
dàng giảm thời gian ứng dụng thử nghiệm theo một hệ số được xác định bằng cách chia
tần số của I / O pad cho tần số quét. dây chuyền [Khoche 2002]. Nói chung, công nghệ
UltraScan cũng có thể được áp dụng cho các giải pháp nén thử nghiệm khác.

Hình 6.38 cho thấy kiến trúc UltraScan chung bằng cách sử dụng VirtualScan Cir
cuit với tỷ lệ phân chia là bốn. Xung quanh mạch VirtualScan, một bộ tách kênh phân
chia thời gian và một bộ ghép kênh phân chia thời gian (TDDM / TDM) đã được thêm
vào, cũng như một bộ điều khiển đồng hồ để tạo ra mạch UltraScan. Cặp TDDM và TDM có
thể được xây dựng từ các mạch tổ hợp như bộ ghép kênh và bộ phân kênh hoặc các mạch
tuần tự như thanh ghi dịch chuyển để kết hợp băng thông [Khoche 2002] [Wang 2005b].

Trong mạch UltraScan này, một số lượng nhỏ miếng đệm đầu vào tốc độ cao, thường
là 16 đến 32, được sử dụng làm cổng đầu vào quét bên ngoài, được kết nối với đầu vào
của mạch TDDM. Mạch TDDM sử dụng đồng hồ tốc độ cao, được cung cấp bên ngoài hoặc
được tạo bên trong bằng cách sử dụng vòng lặp khóa pha, để phân kênh tốc độ cao
Machine Translated by Google

384 Các nguyên tắc và kiến trúc kiểm tra VLSI

ĂN

Phản hồi thử nghiệm

Vượt qua thất bại Máy so sánh

Câu trả lời mong đợi

Các mẫu thử nghiệm

VirtualScan

Tôn giáo Đầu vào

ESI1
. . .

ck1
TDDM Đồng hồ
Bộ điều khiển

SI1 . . . SIm
VirtualScan
Mạch điện

Đài truyền hình

Quét toàn bộ s10 s11 s12 s s13 . . . sm0 sm1 sm2 sm3
Mạch điện

ck2
. . .

. . .
t10 t11 t12 t13 tm0 tm1 tm2 tm3

Máy đầm

. . .
SO1 Như

ck1
TDM

. . .
ESO1 ESOn

HÌNH 6.38

Kiến trúc UltraScan.

các kích thích nén thành các kích thích nén hoạt động với tốc độ dữ liệu chậm hơn cho
quá trình dịch chuyển quét. Tương tự, mạch TDM sẽ sử dụng cùng một đồng hồ tốc độ cao
để thu nhận và chuyển các phản hồi thử nghiệm sang các tấm đệm đầu ra tốc độ cao để so
sánh. Tỷ lệ phân kênh, tỷ lệ giữa tốc độ dữ liệu tốc độ cao và tốc độ dữ liệu tốc độ
thấp, thường là 16, có nghĩa là các nhà thiết kế có thể tạo ra 256 đến 512 chuỗi quét
nội bộ từ các cổng I / O quét bên ngoài. Bộ điều khiển đồng hồ được sử dụng để lấy
đồng hồ dịch chuyển quét bằng cách chia đồng hồ tốc độ cao cho tỷ lệ phân kênh. Trong
ví dụ này, đối với tần số xung nhịp dịch chuyển quét mong muốn là 10 MHz, các tấm đệm
I / O bên ngoài được vận hành ở tần số 160 MHz. Lưu ý rằng mạch TDDM / TDM không nén
khối lượng dữ liệu thử nghiệm mà chỉ giảm thời gian ứng dụng thử nghiệm hoặc số lượng
chân thử nghiệm. Cũng có thể sử dụng UltraScan để giảm công suất thử nghiệm bằng cách
tiếp cận tương tự như được mô tả trong [Whetsel 1998] và [Khoche 2002].
Machine Translated by Google

Kiểm tra nén 385

6.4.4 Quét thích ứng4

Quét thích ứng [Sitchinava 2004] là kiến trúc nén thử nghiệm gần đây được Synopsys áp dụng như
một phần của giải pháp DFT MAX của họ [Synopsys 2006]. Giải pháp nén này được thiết kế để trở
thành kiến trúc quét thế hệ tiếp theo. Để giải quyết nhu cầu giảm khối lượng dữ liệu thử nghiệm
và thời gian ứng dụng thử nghiệm, logic tổ hợp đã được thêm vào triển khai quét truyền thống để
cho phép sử dụng giao diện quét đầu vào - đầu ra nhỏ cho một số lượng lớn các chuỗi quét. Bộ
ghép kênh (MUX) được thêm vào ở phía đầu vào để duy trì mối quan hệ đơn giản giữa các ô quét
và các giá trị quét vào. Điều này cho phép nâng cấp đơn giản lên các thuật toán ATPG tổ hợp
được tinh chỉnh cao để hỗ trợ nhu cầu nén. XOR được thêm vào ở phía đầu ra để duy trì khả năng
quan sát cao của chuỗi quét.

Kiến trúc quét thích ứng của DFT MAX được thể hiện trong Hình 6.39. Mạng MUX quốc gia của
combi để giải nén kích thích được điều khiển bởi các dòng chọn lọc cho phép các ánh xạ có sẵn
thông qua các đường dẫn dữ liệu của MUX được cấu hình lại trên cơ sở mỗi lần dịch chuyển. Điều
này cho phép một số lượng rất lớn các cấu hình quét được thực hiện với chi phí diện tích rất
thấp. Một mạng XOR dung nạp X để nén phản hồi cho phép khả năng bao phủ lỗi tốt ở vị trí của X
trong phản hồi thử nghiệm.
Bộ nén đầu ra được sử dụng trong quá trình quét thích ứng bao gồm một mạng lưới các cổng XOR.
Không giống như các máy nén thông thường, quét thích ứng sử dụng một máy nén không gian có khả
năng thu gọn các phản hồi thử nghiệm trong khi vẫn dung nạp các giá trị X không xác định [Mitra
2004]. Điều này có thể làm giảm tổn thất phạm vi lỗi do X gây ra trong phản hồi thử nghiệm.
Trong khi các thiết kế chủ đạo có ít chữ X, một điều khiển mặt nạ tùy chọn có sẵn trên

Chọn dòng …

Mạng MUX

Quét
Chuỗi

Mạng XOR
…

HÌNH 6.39

Kiến trúc quét thích ứng.

4 Đóng góp bởi Rohit Kapur.

Machine Translated by Google

386 Các nguyên tắc và kiến trúc kiểm tra VLSI

phía đầu ra để cung cấp giải pháp hoàn chỉnh cho người dùng khi số lượng X lớn hơn
tồn tại trong phản hồi thử nghiệm. Mạch XOR của quét thích ứng được thiết kế để hỗ trợ
chẩn đoán số lượng lớn các lỗi mẫu quét được quan sát thấy trên máy thử nghiệm.
Bởi vì quét thích ứng thêm một số cổng tổ hợp vào các luồng quét hiện có, áp lực com
có thể được tích hợp chặt chẽ — và phân phối — trong các sản phẩm hàng đầu của công
ty, trình biên dịch DFT để tổng hợp quét một lần và TextraMAX cho ATPG [Synopsys 2006].
Mọi khả năng kiểm tra có sẵn trong quá trình quét thông thường cũng có sẵn trong việc
triển khai quét thích ứng; ví dụ, hỗ trợ PLL, hỗ trợ nén ATPG, điền liền kề và tích hợp
vật lý đều được kế thừa từ triển khai quét truyền thống có sẵn trước đây.

6.4.5 ETCompression5 Cuối

cùng, giải pháp nén kiểm tra xác định của LogicVision, ETCompression, được xây dựng
dựa trên công nghệ kiểm tra logic nhúng (ELT) của họ [LogicVision 2006].
Hình 6.40 cho thấy kiến trúc ETCompression. Bộ tạo mẫu giả ngẫu nhiên điều khiển chuỗi
quét và có chế độ tự động (BIST) và chế độ nhập gửi lại. ETCompression có thể được sử
dụng khi có hoặc không có sự hỗ trợ của chế độ tự trị. Một thanh ghi chữ ký nhiều đầu
vào (MISR) nén chuỗi quét ra các giá trị đặt ở cả hai chế độ. Mạch che dấu X có thể lập
trình trong thời gian chạy được sử dụng để che dấu các giá trị X không xác định có thể
làm hỏng chữ ký MISR. Đầu vào

Bộ điều khiển kiểm tra

TAP / WTAP

tdi
M
Một

P S
S R K
VÀ
Hạt giống P
Quét
VÀ G
D M M
dây chuyền

Tôi Một

tdo S S
R K

SeedReady
FSM FSM
SeedLoaded

HÌNH 6.40

Kiến trúc nén ETCompression.

5 Đóng góp bởi Benoit Nadeau-Dostie.

Machine Translated by Google

Kiểm tra nén 387

mặt nạ được sử dụng để tải các giá trị không đổi trong chuỗi quét có vấn đề về thời gian
giữ. Điều này làm giảm số lượng giá trị X truyền tới các chuỗi quét khác.
Trong chế độ gửi lại, hạt giống được sử dụng cho mẫu tiếp theo được chuyển ở tốc độ
thấp (thường là 10 đến 50 MHz) từ trình thử nghiệm sang thanh ghi bóng trong cổng truy
cập thử nghiệm (TAP) hoặc trình bao bọc TAP (WTAP) của một thiết bị nhúng khối (hoặc lõi).
TAP và WTAP được thực hiện theo IEEE 1149.1 và 1500 tương ứng.
Cả hai tiêu chuẩn đều là chủ đề chính trong Chương 10. Trong khi đó, mẫu hiện tại đang
được giải nén bởi PRPG và được tải trong chuỗi quét ở tần số có thể lập trình được thời
gian chạy và thường cao hơn tốc độ của người thử nghiệm.
Điều này làm cho phương pháp gửi lại PRPG trở nên hấp dẫn vì nó không yêu cầu chuyển dữ
liệu thử nghiệm vào và ra khỏi chuỗi quét ở tần số do giao diện người thử nghiệm áp đặt.
Sử dụng tần số nhanh hơn để tải chuỗi quét làm tăng thông lượng và cho phép vận hành mạch
ở mức công suất đại diện cho chế độ chức năng, đã được chứng minh là rất hữu ích trong
việc mô tả đặc tính của lưới điện [Nadeau-Dostie 2005].

Việc chuyển hạt giống từ thanh ghi bóng sang PRPG được thực hiện bằng giao thức không
đồng bộ đơn giản vì tần số và pha của đồng hồ có thể không liên quan. Khi PRPG không giải
nén một mẫu, hạt giống tiếp theo sẽ được chuyển nếu nó có sẵn (tức là SeedReady đang hoạt
động). Nếu không, nó sẽ đợi cho đến khi nó có sẵn. TAP (hoặc WTAP) sau đó được thông báo
rằng hạt giống tiếp theo có thể được chuyển vào từ người thử nghiệm (tức là SeedLoaded
đang hoạt động). Hai tín hiệu sau đó được thiết lập lại và quá trình lặp lại nhiều lần
nếu có hạt giống.
Đồng hồ được sử dụng cho cả hai chế độ đóng góp rất nhiều vào mức độ nén thử nghiệm có
thể đạt được ngoài việc tính toán hạt giống từ các khối thử nghiệm. Đầu tiên, phương
pháp tiếp cận dịch chuyển khi khởi động (hoặc tải lệch) được sử dụng đã được chứng minh
là yêu cầu tối đa các mẫu có độ lớn ít hơn để đạt được cùng phạm vi bảo hiểm lỗi chuyển
tiếp [Jayaram 2003]. Tín hiệu cho phép quét được liên kết cục bộ cho mỗi miền để tạo điều
kiện cho việc đóng định thời. Thứ hai, tất cả các đường dẫn nhiều chu kỳ và logic miền
chéo được kiểm tra đồng thời nên không cần phải chạy lại các mẫu với các cấu hình mặt nạ
và vị trí cạnh đồng hồ khác nhau. Điều này được thực hiện theo cách mà cả mô phỏng lỗi và
tạo thử nghiệm hoàn toàn là kết hợp để giảm thiểu thời gian chạy. Những kỹ thuật này được
giải thích trong [Nadeau-Dostie 2000].
Trong giai đoạn chụp, tất cả các đồng hồ chức năng được bật để tạo ra một loạt năm chu
kỳ đồng hồ. Thời gian bùng nổ đủ lâu để đảm bảo rằng nguồn cung cấp có thời gian ổn định
trước chu kỳ phóng và chụp [Rearick 2005]. Đối với mỗi miền đồng hồ, cụm đồng hồ có thể
được định cấu hình tại thời gian chạy để bắt chước chế độ hoạt động chức năng theo quan
điểm thời gian và công suất. Điều này là cần thiết để nắm bắt các vấn đề tinh vi liên quan
đến nhiễu xuyên âm hoặc giảm IR, như được giải thích trong [Nadeau-Dostie 2005]. Sự liên
kết của các miền đồng hồ đồng bộ được giữ nguyên.
Để cải thiện hơn nữa hiệu quả nén thử nghiệm, ETCompression hỗ trợ chèn điểm thử nghiệm
và cách tiếp cận thử nghiệm phân cấp được mô tả trong [Pateras 2003].
Các điểm kiểm tra được chèn vào một biểu diễn cấp cổng không được tối ưu hóa của mạch
bằng cách sử dụng thuật toán được đề xuất trong [Seiss 1991]. Các công cụ bố cục hiện có
khả năng tái cấu trúc logic và loại bỏ mọi tác động về thời gian. Phương pháp kiểm tra
phân cấp cho phép sử dụng chế độ xác định chỉ trên một số khối có vấn đề trong khi các
khối khác được kiểm tra ở chế độ tự trị. Cách tiếp cận cho phép sử dụng
Machine Translated by Google

388 Các nguyên tắc và kiến trúc kiểm tra VLSI

BẢNG 6.6 Tóm tắt các thông lệ trong ngành

Thực hành ngành Bộ giải nén kích thích Máy nén đáp ứng

OPMISR + Quét phát sóng (quét Illinois) MISR với mạng XOR
TestKompress Máy phát chuông Mạng XOR
VirtualScan Mạng logic kết hợp Mạng XOR
DFT MAX Mạng MUX kết hợp Mạng XOR
Nén điện tử (Đang gửi lại) PRPG AI CẬP
UltraScan TDDM TDM

Lưu ý: MISR, thanh ghi chữ ký nhiều đầu vào; MUX, bộ ghép kênh; PRPG, máy tạo nhạn biển giả ngẫu nhiên; TDDM,
bộ tách kênh phân chia theo thời gian; TDM, bộ ghép kênh phân chia theo thời gian; XOR,
độc quyền-HOẶC.

flip-flops chức năng để cung cấp sự cách ly của lõi. Những đôi dép tông này sau đó được sử dụng

trong cả kiểm tra bên trong và bên ngoài lõi và cho phép kiểm tra tốc độ
giao diện với phần còn lại của mạch.

6.4.6 Tóm tắt

Tóm tắt về các kiến trúc nén khác nhau được sử dụng trong quảng cáo

sản phẩm được thể hiện trong Bảng 6.6. Có thể thấy rằng các giải pháp mà các nhà cung cấp EDA DFT cho thuê

khá đa dạng về giải nén và phản ứng kích thích

đầm nén. Để giải nén kích thích, OPMISR +, VirtualScan và DFT MAX

dựa trên quá trình quét quảng bá, trong khi TestKompress và ETCompression là tuyến tính

dựa trên giải nén. Để nén phản hồi, OPMISR + và ETCompression

bao gồm MISR, trong khi các giải pháp khác hoàn toàn áp dụng mạng XOR (dung nạp X). Vì

kiểm tra độ trễ ở tốc độ, ETCompression sử dụng khởi chạy khi thay đổi (hoặc tải lệch)

cách tiếp cận cho ATPG, trong khi các giải pháp khác hỗ trợ khởi chạy khi chụp (hoặc chụp kép). Kiến trúc

UltraScan TDDM / TDM có thể được triển khai trên

bất kỳ giải pháp nén thử nghiệm nào để giảm hơn nữa thời gian ứng dụng thử nghiệm và mã pin thử nghiệm
đếm.

6.5 KẾT LUẬN NHẬN XÉT

Nén thử nghiệm là một phương pháp hiệu quả để giảm khối lượng dữ liệu thử nghiệm và kiểm tra

thời gian nộp đơn với chi phí tương đối nhỏ. Do những ưu điểm này, hệ thống nén thử nghiệm đang bắt đầu

được áp dụng trong các kiểu dáng công nghiệp khác nhau. Nhiều nhà cung cấp EDA

đã phát hành các công cụ thế hệ thứ nhất và thậm chí là thế hệ thứ hai để nén thử nghiệm và đã tạo thành

công nó như một phần của quy trình thiết kế. Nén thử nghiệm đã chứng minh

dễ thực hiện và có khả năng tạo ra các thử nghiệm chất lượng cao và đã
được chứng minh là một cấu trúc kiểm tra hiệu quả cho các lõi cứng nhúng. Điều này có

cho phép nén thử nghiệm trở nên được chấp nhận rộng rãi hơn BIST logic. Trong khi

các chương trình nén thử nghiệm dựa trên mã tạo ra kết quả tốt, hiện tại chương trình thử nghiệm của

indus có vẻ ưu tiên các giải pháp dựa trên quét phát sóng và giải nén tuyến tính.
Machine Translated by Google

Kiểm tra nén 389

Một vấn đề còn lại đối với việc nén thử nghiệm là tiêu chuẩn hóa. Hiện tại, khác
các nhà cung cấp đã đề xuất các giải pháp độc quyền của riêng họ, ngăn người dùng
sử dụng phần mềm nén ATPG khác nhau với các tính năng nén lưu trữ khác nhau. May mắn thay, một
nhóm làm việc hiện đang được IEEE tổ chức để giải quyết
vấn đề này.

6.6 BÀI TẬP

6.1 (Mã hóa từ điển) Đối với dữ liệu thử nghiệm đã cho, TD = 0000 0110 0000 0000 0
100 0000 0001 1100 0000 0100. Nếu nó được phân vùng thành các ký hiệu 4 bit, làm thế nào
nhiều mục sẽ được yêu cầu trong một từ điển hoàn chỉnh? Cái gì sẽ là
tỷ lệ nén bằng cách sử dụng từ điển hoàn chỉnh?

6.2 (Mã hóa Golomb) Đối với dữ liệu thử nghiệm đã cho, TD = 00000110000000000
10000000001110000000100. Nếu mã Golomb với m = 4 được sử dụng cho com pression, hãy hiển

thị dữ liệu thử nghiệm nén TE và tỷ lệ nén.

6.3 (Phân tích khả năng tương thích) Đưa ra hai định nghĩa:

một. Không tương thích — Đối với phân đoạn chuỗi quét Si, xác định Si q là giá trị của

ô quét thứ q trong Si. Hai phân đoạn chuỗi quét Si và Sj được cho là
không tương thích, nếu q 1 ≤ q ≤ T sao cho Si q Sj q = 1, trong đó T là
số lượng ô quét lớn nhất trong cả hai phân đoạn chuỗi quét.

b. Đồ thị CI G (V, E) —Giả sử rằng mỗi nút trong đồ thị V đại diện cho một
quét phân đoạn chuỗi, GVE đồ thị CI được xây dựng bằng cách liên kết

cạnh E giữa hai nút bất kỳ có giá trị Vi và Vj không tương thích.

Nếu có tám chuỗi quét, mỗi chuỗi chứa năm ô quét, thì đối với
mẫu thử nghiệm sau, xây dựng đồ thị CI tương ứng:

2 , 1, 3 , 4 , 5

Chuỗi 1 1 X1X X
Chuỗi 2 1 XX 0X
Chuỗi 3 1 XXXX
Chuỗi 4 1 1XX 0
(X: bit đừng quan tâm)
Chuỗi 5 0 X1X X
Chuỗi 6 X 0X1 X
Chuỗi 7 0X0X X
Chuỗi 8 X X1X X

6.4 (Bộ giải nén tuyến tính) Ma trận A đặc trưng cho tuần tự là gì
bộ giải nén tuyến tính được hiển thị dưới đây sao cho AX = Z?
Machine Translated by Google

390 Các nguyên tắc và kiến trúc kiểm tra VLSI

X1

Z9 Z5 Z1
+
X2

+ Z10 Z6 Z2
X3

+ Z11 Z7 Z3
X4

Z12 Z8 Z4
+
X7 X6 X5

Lời cảm ơn Các

tác giả muốn cảm ơn Tiến sĩ Erik H. Volkerink của Agilent Technologies
đã giới thiệu một phần của phần Nén Phản hồi Thử nghiệm; Tiến sĩ Laung-Terng
Machine Translated by Google

Kiểm tra nén 391

(L.-T.) Wang của SynTest Technologies, Tiến sĩ Brion Keller của Hệ thống Thiết kế
Cadence, Tiến sĩ Janusz Rajski của Mentor Graphics, Tiến sĩ Rohit Kapur của Synopsys,
và Tiến sĩ Benoit Nadeau-Dostie của LogicVision vì đã đóng góp Thực tiễn Công nghiệp
tiết diện; Khader S. Abdel-Hafez của SynTest Technologies để xem xét bản thảo; và
Tiến sĩ Yinhe Han thuộc Viện Công nghệ Máy tính, Viện Khoa học Trung Quốc, để định
dạng văn bản và vẽ các hình.

Người giới thiệu

R6.0 — Sách

[Chakrabarty 2002] K. Chakrabarty, V. Iyengar và A. Chandra, Phân vùng tài nguyên thử nghiệm
cho System-on-a-Chip, Kluwer Academic, Norwell, MA, 2002.

[Nadeau-Dostie 2000] B. Nadeau-Dostie, Thiết kế cho phép đo, chẩn đoán và kiểm tra tốc độ
cố vấn, Springer, Boston, MA, 2000.

R6.1 — Giới thiệu

[Khoche 2000] A. Khoche và J. Rivoir, nút cổ chai băng thông I / O để kiểm tra: Nó có thật không ?, trong Proc.

Int. Hội thảo về phân vùng tài nguyên thử nghiệm, Paper 2.3, Atlantic City, NJ, 2000, 6 pp.

R6.2 — Nén kích thích thử nghiệm

[Bayraktaroglu 2001] I. Bayraktaroglu và A. Orailoglu, Giảm khối lượng thử nghiệm và thời gian ứng dụng thông
qua việc che giấu chuỗi quét, trong Proc. Thiết kế Tự động hóa Conf., Tháng 6 năm 2001, trang 151–155.

[Bayraktaroglu 2003] I. Bayraktaroglu và A. Orailoglu, Ứng dụng đồng thời của nén và nén com cho thời gian
thử nghiệm và giảm khối lượng dữ liệu trong thiết kế quét, IEEE Trans. Comput., 52 (11), 1480–1489, 2003.

[Chandra 2001] A. Chandra và K. Chakrabarty, Kiến trúc nén và giải nén dữ liệu thử nghiệm trên chip dựa trên
mã Golomb, IEEE Trans. Comput.-Aided Des., 20 (3), 355–368, 2001.

[Chandra 2003] A. Chandra và K. Chakrabarty, Kiểm tra nén dữ liệu và kiểm tra phân vùng tài nguyên cho hệ
thống trên chip sử dụng mã thời lượng chạy hướng theo tần số (FDR), IEEE Trans. Comput., 52 (8), 1076–
1088, 2003.

[Chen 1986] CL Chen, Phụ thuộc tuyến tính trong thanh ghi dịch chuyển phản hồi tuyến tính, IEEE Trans.
Comput., C-35 (12), 1086–1088, 1986.

[Cullen 1997] CG Cullen, Đại số tuyến tính với các ứng dụng, Addison-Wesley, Boston, MA,
Năm 1997.

[Gonciari 2003] PT Gonciari, BM Al-Hashimi và N. Nicolici, Mã hóa Huffman đầu vào có độ dài thay đổi để kiểm
tra hệ thống trên chip, IEEE Trans. Comput.-Aided Des., 22 (6), 783– 796, 2003.

[Hamzaoglu 1999] I. Hamzaoglu và JH Patel, Giảm thời gian ứng dụng thử nghiệm cho các lõi nhúng quét toàn bộ,
trong Proc. Int. Symp. trên Máy tính chịu lỗi, tháng 7 năm 1999, trang 260–267.

[Han 2005a] Y. Han, S. Swaminathan, Y. Hu, A. Chandra và X. Li, Quét giảm khối lượng dữ liệu bằng trình giải

nén MUXs có thể thay đổi định kỳ, trong Proc. Tạp chí Kiểm tra Châu Á IEEE lần thứ 14, tháng 11 năm 2005,
trang 372–377.
Machine Translated by Google

392 Các nguyên tắc và kiến trúc kiểm tra VLSI

[Han 2005b] Y. Han, Y. Hu, X. Li, H. Li, A. Chandra và X. Wen, Chuỗi quét Wrapper
thiết kế để kiểm tra năng lượng thấp và nhanh chóng của các lõi nhúng, IEICE Trans. Báo. Syst.,
E88 – D (9), 2126–2134, 2005.

[Hsu 2001] FF Hsu, KM Butler và JH Patel, Một nghiên cứu điển hình về việc triển khai
Kiến trúc quét Illinois, trong Proc. IEEE Int. Thử nghiệm Conf., Tháng 10 năm 2001, trang 538–547.

[Huffman 1952] DA Huffman, Một phương pháp xây dựng dự phòng tối thiểu
mã, trong Proc. IRE, 40 (9), 1098–1101, 1952.

[Ichihara 2000] H. Ichihara, K. Kinoshita, I. Pomeranz và SM Reddy, Thử nghiệm chuyển đổi
để cải thiện việc nén bằng mã hóa thống kê, trong Proc. của VLSI Design, tháng 1 năm 2000,
trang 294–299.

[Jas 1998] A. Jas và NA Touba, Thử nghiệm nén vectơ thông qua chuỗi quét theo chu kỳ và
ứng dụng để kiểm tra các thiết kế dựa trên lõi, trong Proc. IEEE Int. Thử nghiệm Conf., Tháng 10 năm 1998,
trang 458–464.

[Jas 2003] A. Jas, J. Ghosh-Dastidar, M. Ng, và NA Touba, Một lược đồ áp lực véc tơ thử nghiệm hiệu quả sử
dụng mã hóa Huffman chọn lọc, IEEE Trans. Comput.-Aided Des., 22 (6),
797–806, 2003.

[Knieser 2003] M. Knieser, F. Wolff, C. Papachristou, D. Weyer và D. McIntyre, Một kỹ thuật

để nén LZW tỷ lệ cao, trong Proc. Thiết kế, Tự động hóa và Thử nghiệm ở Châu Âu, tháng 3
2003, trang 116–121.
¨ ¨
[Konemann 1991] B. K onemann,Các mẫu thử nghiệm được mã hóa LFSR cho các thiết kế quét, trong Proc. Hội nghị

kiểm tra châu Âu, tháng 4 năm 1991, trang 237–242.

¨ ¨
[Konemann 2001] B. K onemann, C. Barnhart, B. Keller, T. Snethen, O. Farnsworth và D. Wheater, Một biến thể

SmartBIST với mã hóa đảm bảo, trong Proc. Bản thử nghiệm Châu Á.,
Tháng 11 năm 2001, pp. 325–330.
¨ ¨
[Konemann 2003] B. K oenemann, C. Barnhart và B. Keller, Bộ giải mã thời gian thực cho các mẫu thử nghiệm quét,

Bằng sáng chế Hoa Kỳ số 6,611,933, ngày 26 tháng 8 năm 2003.

[Krishna 2001] CV Krishna, A. Jas và NA Touba, Kiểm tra mã hóa vectơ bằng cách sử dụng một phần
LFSR gửi lại, trong Proc. IEEE Int. Thử nghiệm Conf., Tháng 10 năm 2001, trang 885–893.

[Krishna 2002] CV Krishna, A. Jas và NA Touba, Giảm khối lượng dữ liệu thử nghiệm bằng cách sử dụng
LFSR gửi lại với nén hạt giống, trong Proc. IEEE Int. Thử nghiệm Conf., Tháng 10 năm 2002,
trang 321–330.

[Krishna 2003] CV Krishna và NA Touba, Quét tổ hợp tuyến tính theo chiều rộng có thể điều chỉnh
giải nén vectơ, trong Proc. Int. Lời thú nhận. về Thiết kế có sự hỗ trợ của Máy tính, tháng 9 năm 2003,
trang 863–866.

[Krishna 2004] CV Krishna và NA Touba, quét dòng liên tục có độ dài thay đổi 3 giai đoạn
lược đồ giải nén vectơ, trong Proc. VLSI Test Symp., Tháng 4 năm 2004, trang 79–86.

[Lee 1998] K.-J. Lee, JJ Chen và CH Huang, Sử dụng một đầu vào duy nhất để hỗ trợ nhiều
quét chuỗi, trong Proc. Int. Lời thú nhận. trên Computer-Aided Design, tháng 11 năm 1998, trang 74–78.

[Lee 1999] K.-J. Lee, JJ Chen và CH Huang, Phát các mẫu thử nghiệm đến nhiều
mạch, IEEE Trans. Comput.-Aided Des., 18 (12), 1793–1802, 1999.

[Li 2003] L. Li, K. Chakrabarty và NA Touba, Thử nghiệm nén dữ liệu bằng từ điển
với các mục nhập chọn lọc và chỉ số có độ dài cố định, ACM Trans. Tự động hóa thiết kế. Bầu cử. Syst.,
8 (4), 470–490, 2003.

[Li 2004] L. Li và K. Chakrabarty, Bộ thử nghiệm nhúng cho BIST xác định bằng cách sử dụng mạng liên kết có thể
hình dung lại, IEEE Trans. Comput.-Aided Des., 23 (9), 1289–1305,
Năm 2004.
Machine Translated by Google

Kiểm tra nén 393

[Li 2005] L. Li, K. Chakrabarty, S. Kajihara và S. Swaminathan, Nén không gian / thời gian hiệu quả để
giảm khối lượng dữ liệu thử nghiệm và thời gian thử nghiệm cho các lõi IP, trong Proc. Thiết kế VLSI,
tháng 1 năm 2005, trang 53–58.

[Mrugalski 2004] G. Mrugalski, J. Rajski và J. Tyszer, Máy tạo vòng: Thiết bị mới cho các ứng dụng thử
nghiệm nhúng, IEEE Trans. Comput.-Aided Des., 23 (9), 1306–1320, 2004.

[Pandey 2002] AR Pandey và JH Patel, Kỹ thuật cấu hình lại để giảm thời gian kiểm tra và khối lượng kiểm
tra trong các thiết kế dựa trên kiến trúc quét Illinois, trong Proc. IEEE VLSI Test Symp., Tháng 4 năm
2002, trang 9–15.

[Rajski 1998] J. Rajski, J. Tyszer và N. Zacharia, Giải nén dữ liệu thử nghiệm cho nhiều thiết kế quét với
quét ranh giới, IEEE Trans. Comput., 47 (11), 1188–1200, 1998.

[Rajski 2004] J. Rajski, J. Tyszer, M. Kassab, và N. Mukherje, Phép thử xác định nhúng, IEEE Trans. Comput.-
Aided Des., 23 (5), 776–792, 2004.

[Reda 2002] S. Reda và A. Orailoglu, Giảm thời gian ứng dụng thử nghiệm thông qua mã hóa đột biến dữ liệu
thử nghiệm, trong Proc. Thiết kế, Tự động hóa và Thử nghiệm ở Châu Âu, tháng 3 năm 2002, trang 387–393.

[Reddy 2002] SM Reddy, K. Miyase, S. Kajihara và I. Pomeranz, Về việc giảm khối lượng dữ liệu thử nghiệm
cho nhiều thiết kế chuỗi quét, trong Proc. IEEE VLSI Test Symp., Tháng 4 năm 2002, trang 103–108.

[Samaranayake 2002] S. Samaranayake, N. Sitchinava, R. Kapur, M.Amin, và TWWilliams, Quét động: Giảm chi
phí thử nghiệm, IEEE Comput., 35 (10), 65–70, 2002.

[Samaranayake 2003] S. Samaranayake, E. Gizdarski, N. Sitchinava, F. Neuveux, R. Kapur, và TW Williams,

Một kiến trúc quét trong chia sẻ có thể định cấu hình lại, trong Proc. IEEE VLSI Test Symp., Tháng 4
năm 2003, trang 9–14.

[Shah 2004] MA Shah và JH Patel, Cải tiến của kiến trúc quét Illinois để sử dụng với nhiều đầu vào quét,
trong Proc. Symp hàng năm. trên VLSI, tháng 2 năm 2004, trang 167–172.

[Sitchinava 2004] N. Sitchinava, S. Samaranayake, R. Kapur, E. Gizdarski, F. Neuveux, và TW Williams, Thay

đổi kích hoạt quét trong khi thay đổi, trong Proc. IEEE VLSI Test Symp., Tháng 4 năm 2004, trang 73–78.

[Sun 2004] X. Sun, L. Kinney và B. Vinnakota, Kết hợp mã hóa từ điển và gửi lại LFSR để nén dữ liệu thử
nghiệm, trong Proc. IEEE Design Automation Conf., Tháng 6 năm 2004, trang 944–947.

[Tehranipoor 2005] M. Tehranipoor, M. Nourani và K. Chakrabarty, kỹ thuật sion biên dịch chín mã để kiểm
tra các lõi nhúng trong SoC, IEEE Trans. VLSI, 13 (6), 719–731, 2005.

[Volkerink 2002] EH Volkerink, A. Khoche và S. Mitra, Kỹ thuật nén dữ liệu thử nghiệm đầu vào dựa trên
gói, trong Proc. IEEE Int. Thử nghiệm Conf., Tháng 10 năm 2002, trang 154–163.

[Volkerink 2003] EH Volkerink và S. Mitra, Sử dụng hạt giống hiệu quả để làm giống dựa trên
nén, trong Proc. IEEE VLSI Test Symp., Tháng 4 năm 2003, trang 232–237.

[Wang 2002] L.-T. Wang, H.-P. Wang, X. Wen, M.-C. Lin, S.-H. Lin, D.-C. Đúng, S.-W. Tsai, và KS Abdel-Hafez,
Phương pháp và Thiết bị để Phát các Mẫu Quét trong Mạch Tích hợp Dựa trên Quét, US Patent Appl. Số
20030154433, ngày 16 tháng 1 năm 2002.

[Wang 2004] L.-T. Wang, X. Wen, H. Furukawa, F.-S. Hsu, S.-H. Lin, S.-W. Tsai, KS
Abdel-Hafez và S. Wu, VirtualScan: Một công nghệ quét nén mới để giảm chi phí thử nghiệm, trong Proc.
IEEE Int. Thử nghiệm Conf., Tháng 10 năm 2004, trang 916–925.

[Wang 2005a] Z. Wang và K. Chakrabarty, Thử nghiệm nén dữ liệu cho các lõi nhúng IP bằng cách sử dụng mã
hóa chọn lọc các lát quét, trong Proc. IEEE Int. Thử nghiệm Conf., Tháng 10 năm 2005, trang 581–590.
Machine Translated by Google

394 Các nguyên tắc và kiến trúc kiểm tra VLSI

[Ward 2005] S. Ward, C. Schattauer, và NA Touba, Sử dụng các phép biến đổi thống kê để cải thiện độ nén cho
bộ giải nén tuyến tính, trong Proc. IEEE Int. Symp. về Khả năng chịu lỗi và Sai sót trong Hệ thống VLSI,
tháng 10 năm 2005, trang 43–50.

[Wolff 2002] FG Wolff và C. Papachristou, nén thử nghiệm dựa trên Multiscan và giải nén phần cứng sử dụng
LZ77, trong Proc. IEEE Int. Thử nghiệm Conf., Tháng 10 năm 2002, trang 331–339.

¨ ¨
[Wurtenberger 2003] A. W urtenberger, CS Tautermann và S. Hellebrand, Một chiến lược mã hóa kết hợp để nén
dữ liệu thử nghiệm được tối ưu hóa, trong Proc. IEEE Int. Thử nghiệm Conf., Tháng 10 năm 2003, trang
451–459.
¨ ¨
[Wurtenberger 2004] A. W urtenberger, CS Tautermann và S. Hellebrand, Tổng hợp dữ liệu cho nhiều chuỗi quét
bằng cách sử dụng từ điển có sửa chữa, trong Proc. IEEE Int. Thử nghiệm Conf., Tháng 10 năm 2004, trang
926–935.

R6.3 — Nén phản hồi thử nghiệm

[Barnhart 2002] C. Barnhart, V. Brunkhorst, F. Distler, O. Farnsworth, A. Ferko, B. Keller, D. Scott, B.
¨
Konemann và T. Onodera, Mở rộng OPMISR vượt quá 10 lần hiệu quả kiểm tra quét, IEEE Des. Test
19 (5),
Comput.,
65–
73, 2002.

[Chakrabarty 1998] K. Chakrabarty, BT Murray và JP Hayes, Nén không gian răng cưa tối ưu của các phản hồi
thử nghiệm, IEEE Trans. Comput., 47 (11), 1171–1187, 1998.

[Das 2003] SR Das, M. Sudarma, MH Assaf, EM Petriu, W.-B. Jone, K. Chakrabarty và M. Sahinoglu, Chữ ký bit
chẵn lẻ trong nén dữ liệu phản hồi và tự kiểm tra tích hợp của mạch VLSI với bộ kiểm tra không cạn kiệt,
IEEE Trans. Dụng cụ. Đo lường., 52 (5), 1363–1380, 2003.

[Han 2003] Y. Han, Y. Xu, A. Chandra, H. Li và X. Li, Phân vùng tài nguyên thử nghiệm dựa trên nén phản hồi
hiệu quả cho thời gian thử nghiệm và giảm kênh người thử nghiệm, trong Proc. Tạp chí Thử nghiệm Châu
Á, tháng 11 năm 2003, trang 440-445.

[Han 2005c] Y. Han, Y. Hu, H. Li và X. Li, Phân tích lý thuyết và nâng cao dung sai X của phản ứng thử nghiệm
thu gọn dựa trên mã chập, trong Proc. Hội nghị Tự động hóa Thiết kế Châu Á và Nam Thái Bình Dương,
tháng 1 năm 2005, trang 53–58.

[Han 2005d] Y. Han, X. Li, H. Li và A. Chandra, Phân vùng tài nguyên thử nghiệm dựa trên nén phản hồi hiệu
quả để giảm thời gian thử nghiệm và giảm kênh người thử nghiệm, J. Comput.
Khoa học. Technol., 20 (2), 201–210, 2005.

[Ivanov 1996] A. Ivanov, B. Tsuji và Y. Zorian, Máy nén không gian có thể lập trình cho BIST,
IEEE Trans. Comput., 45 (12), 1393–1405, 1996.

[Karpovsky 1987] M. Karpovsky và P. Nagvajara, Nén không gian và thời gian tối ưu của phản ứng thử nghiệm
cho các thiết bị VLSI, trong Proc. IEEE Int. Thử nghiệm Conf., Tháng 10 năm 1987, trang 523–529.

[Mitra 2004] S. Mitra và KS Kim, X-compact: Một kỹ thuật đầm nén đáp ứng hiệu quả, IEEE Trans. Comput.-Aided
Des., 23 (3), 421–432, 2004.

[Naruse 2003] M. Naruse, I. Pomerantz, SM Reddy và S. Kundu, Nén trên chip của các phản hồi đầu ra với các
giá trị không xác định bằng cách sử dụng LFSR gửi lại, trong Proc. IEEE Int. Thử nghiệm Conf., Tháng 10
năm 2003, trang 1060–1068.

[Patel 2003] JH Patel, SS Lumetta và SM Reddy, Ứng dụng của máy đầm Saluja-Karpovsky để kiểm tra các phản
ứng với nhiều lỗi không xác định, trong Proc. IEEE VLSI Test Symp., Tháng 4 năm 2003, trang 107–112.

[Pouya 1998] B. Pouya và NA Touba, Tổng hợp máy nén không gian cây cơ bản không răng cưa không gian, trong
Proc. IEEE VLSI Test Symp., Tháng 4 năm 1998, trang 70–77.
Machine Translated by Google

Kiểm tra nén 395

[Rajski 2005] J. Rajski, J. Tyszer, C. Wang, và SM Reddy, Bộ nén đáp ứng kiểm tra bộ nhớ hữu hạn
cho các ứng dụng kiểm tra nhúng, IEEE Trans. Comput.-Aided Des., 24 (4), 622–634, 2005.

[Saluja 1983] KK Saluja và M. Karpovsky, Kiểm tra phần cứng nén thông qua nén dữ liệu trong không
gian và thời gian, trong Proc. IEEE Int. Thử nghiệm Conf., Tháng 10 năm 1983, trang 83–88.

[Sinanoglu 2003] O. Sinanoglu và A. Orailoglu, Thu gọn các phản hồi thử nghiệm cho sâu sắc
các lõi SoC nhúng, Máy tính kiểm tra thiết kế IEEE., 20 (4), 22–30, 2003.

[Volkerink 2005] EH Volkerink và S. Mitra, Phản hồi nén với bất kỳ số ẩn số nào bằng cách sử dụng
kiến trúc LFSR mới, trong Proc. Design Automation Conf., Tháng 6 năm 2005, trang 117–122.

[Wang 2003] C. Wang, SM Reddy, I. Pomeranz, J. Rajski và J. Tyszer, Về việc nén dữ liệu phản hồi
thử nghiệm có chứa các giá trị không xác định, trong Proc. Int. Lời thú nhận. trên Computer-
Aided Design, tháng 9 năm 2003, trang 855–862.

[Wang 2004] L.-T. Wang, X. Wen, H. Furukawa, F.-S. Hsu, S.-H. Lin, S.-W. Tsai, KS
Abdel-Hafez và S. Wu, VirtualScan: Một công nghệ quét nén mới để giảm chi phí thử nghiệm, trong
Proc. IEEE Int. Thử nghiệm Conf., Tháng 10 năm 2004, trang 916–925.

[Williams 1989] TW Williams và W. Daehn, Lỗi biệt hiệu trong nhiều thanh ghi phân tích chữ ký đầu
vào, trong Proc. Thử nghiệm Châu Âu Conf., Tháng 4 năm 1989, trang 338–345.

[Wohl 2001] P. Wohl, JA Waicukauski, và TW Williams, Thiết kế máy đầm nén cho máy phân tích chữ ký
trong tự kiểm tra tích hợp, trong Proc. IEEE Int. Thử nghiệm Conf., Tháng 10 năm 2001, trang 54–
63.

[Wohl 2003a] P. Wohl và L. Huisman, Phân tích và thiết kế các pactor tổ hợp tối ưu, trong Proc.
IEEE VLSI Test Symp., Tháng 4 năm 2003, trang 101–106.

[Wohl 2004] P. Wohl, JA Waicukauski và S. Patel, Kiến trúc bộ chọn có thể mở rộng cho BIST xác định
dung nạp X, trong Proc. Design Automation Conf., Tháng 6 năm 2004, trang 934–939.

R6.4 — Thực tiễn ngành [Bardell

1982] PH Bardell và WH McAnney, Tự kiểm tra mô-đun logic đa chip, trong Proc. IEEE Int. Thử nghiệm
Conf., Tháng 10 năm 1982, trang 200–204.
¨
[Barnhart 2000] C. Barnhart, B. Keller và B. Konemann, Logic DFT và phân vùng tài nguyên thử nghiệm
cho các ASIC cổng 100M (phần I, II và III), được trình bày tại Hội thảo phân vùng tài nguyên
thử nghiệm, Phần 4, trình bày 1, 2, và 3 (không có bản cứng), 2000.

[Barnhart 2001] C. Barnhart, V. Burnkhorst, F. Distler, O. Farnsworth, B. Keller và B. Konemann,

¨
OPMISR: Nền tảng cho các vectơ ATPG được nén, trong Proc. IEEE Int. Thử nghiệm Conf.,
10 năm
Tháng
2001,
trang 748–757.

[Barnhart 2002] C. Barnhart, V. Brunkhorst, F. Distler, O. Farnsworth, A. Ferko, B. Keller, D.

¨
Scott, B. Konemann và T. Onodera, Mở rộng OPMISR vượt quá 10 lần hiệu quả kiểm tra Design
quét, IEEE
Test
Comput., 19 (5), 65–73, 2002.

[Cadence 2006] Hệ thống thiết kế Cadence (http://www.cadence.com), 2006.

[Chickermane 2004] V. Chickermane, B. Foutz và B. Keller, Tổng hợp mặt nạ kênh để nén thử nghiệm
hiệu quả trên chip, trong Proc. IEEE Int. Thử nghiệm Conf., Tháng 10 năm 2004, trang 452–461.

[Jayaram 2003] VB Jayaram, J. Saxena và KM Butler, Thử nghiệm lỗi chuyển tiếp dựa trên quét
có thể làm việc, EE Times, ngày 24 tháng 10 năm 2003, trang 60–66.

[Khoche 2002] A. Khoche, Phân vùng tài nguyên thử nghiệm cho các kiến trúc quét sử dụng kết hợp
băng thông, Hội thảo phân vùng tài nguyên thử nghiệm IEEE, tháng 10 năm 2002, trang 1.4-1–1.4-8.
Machine Translated by Google

396 Các nguyên tắc và kiến trúc kiểm tra VLSI

¨ ¨
[Konemann 2001] B. K onemann, C. Barnhart, B. Keller, T. Snethen, O. Farnsworth và D. Wheater, Một
biến thể SmartBIST với mã hóa đảm bảo, trong Proc. Tạp chí Thử nghiệm Châu Á, tháng 11 năm 2001,
trang 325–330.
¨ ¨
[Konemann 1991] B. K onemann,Các mẫu thử nghiệm được mã hóa LFSR cho các thiết kế quét, trong Proc. Hội nghị

kiểm tra châu Âu, tháng 4 năm 1991, trang 237–242.

[Leininger 2005] A. Leininger, P. Muhmenthaler, W.-T. Cheng, N. Tamarapalli, W. Yang, và H. Tsai, Chẩn
đoán chế độ nén cho phép lưu lượng chẩn đoán điên cuồng khối lượng lớn, trong Proc. IEEE Int.
Thử nghiệm Conf., Paper 7.3, tháng 10 năm 2005, 10 tr.

[LogicVision 2006] LogicVision (http://www.logicvision.com), 2006.

[Mentor 2006] Mentor Graphics (http://www.mentor.com), 2006.

[Mitra 2004] S. Mitra và KS Kim, X-compact: Một kỹ thuật đầm nén đáp ứng hiệu quả, IEEE Trans. Comput.-
Aided Des., 23 (3), 421–432, 2004.
´
[Nadeau-Dostie 2005] B. Nadeau-Dostie, J.-F. Cotˆ e, và F. Maamari, Kiểm tra cấu trúc với các đặc tính
chức năng, trong Proc. Int. Hội thảo về Kiểm tra hiện tại và dựa trên khiếm khuyết, tháng 5 năm
2005, trang 57–60.

[Pateras 2003] S. Pateras, Đạt được kiểm tra kết cấu ở tốc độ, Máy tính kiểm tra thiết kế IEEE., 20
(5), 26–33, 2003.

[Rajski 2002] J. Rajski, J. Tyszer, M. Kassab, N. Mukherjee, R. Thompson, Kun-Han Tsai, A.

Hertwig, N. Tamarapalli, G. Mrugalski, G. Eide và J. Qian, Thử nghiệm xác định nhúng cho thử
nghiệm sản xuất chi phí thấp, trong Proc. IEEE Int. Thử nghiệm Conf., Tháng 10 năm 2002, trang 301–310.

[Rajski 2004] J. Rajski, J. Tyszer, M. Kassab và N. Mukherjee, Xác định được nhúng
thử nghiệm, IEEE Trans. Comput.-Aided Des., 23 (5), 776–792, 2004.

[Rearick 2005] J. Rearick và R. Rodgers, Hiệu chỉnh độ giãn của đồng hồ trong quá trình kiểm tra quét AC, trong
Proc. IEEE Int. Thử nghiệm Conf., Paper 11.3, 10/2005, 8 pp.

[Seiss 1991] BH Seiss, P. Trouborst và M. Schulz, Chèn điểm kiểm tra dựa trên quét
BIST, trong Proc. Thử nghiệm Châu Âu Conf., Tháng 4 năm 2003, trang 253–262.

[Sitchinava 2004] N. Sitchinava, S. Samaranayake, R. Kapur, E. Gizdarski, F. Neuveux, và TW Williams,

Thay đổi kích hoạt quét trong khi thay đổi, trong Proc. IEEE VLSI Test Symp., Tháng 4 năm 2004,
trang 73–78.

[Synopsys 2006] Synopsys (http://www.synopsys.com), 2006.

[SynTest 2006] SynTest Technologies (http://www.syntest.com), 2006.

[Wang 2004] L.-T. Wang, X. Wen, H. Furukawa, F.-S. Hsu, S.-H. Lin, S.-W. Tsai, KS
Abdel-Hafez và S. Wu, VirtualScan: Một công nghệ quét nén mới để giảm chi phí thử nghiệm, trong
Proc. IEEE Int. Thử nghiệm Conf., Tháng 10 năm 2004, trang 916–925.

[Wang 2005b] L.-T. Wang, KS Abdel-Hafez, X. Wen, B. Sheu, S. Wu, S.-H. Lin và M.-T.
Chang, UltraScan: Sử dụng phân kênh / ghép kênh theo thời gian (TDDM / TDM) với VirtualScan để
giảm chi phí thử nghiệm, trong Proc. IEEE Int. Thử nghiệm Conf., Paper 36.4, tháng 10 năm 2005, 8
trang.

[Whetsel 1998] L. Whetsel, Kiểm tra cốt lõi kết nối, giao tiếp và điều khiển, trong Proc.
IEEE Int. Thử nghiệm Conf., Tháng 10 năm 1998, trang 303–312.

[Wohl 2003b] P. Wohl, JA Waicukauski, S. Patel và MB Amin, Nén hiệu quả và ứng dụng các mẫu xác định
trong kiến trúc BIST logic, trong Proc. Design Automation Conf., Tháng 6 năm 2003, trang 566–569.