课程内容与知识结构

第一章 数字逻辑基础
第二章 逻辑门电路
第三章 组合逻辑电路的分析与设计
第四章 触发器
第五章 时序逻辑电路的分析与设计
第六章 可编程逻辑器件PLD
第七章 D/A转换器和A/D转换器
逻辑问题

数字电路
举几个实际
的例子
 存储器（状态） 编码器

举例：电梯控制系统 比较器 译码器

加法器
对于16层楼， 所涉及的逻辑电路

• 电梯当前所在楼层状态M：4位二进制数
• 所有楼层输入状态X：16*2（ ）
• 电梯电机控制输出Y( N)
• 判决逻辑（有多少层需要响应）
– If Count_Row(X) = 0，reset (初始状态)
• Y=( |No_Row(X) – M+1|)
– If Count_Row(X) = 1,
• If No_Row(X) > M, Y =( |No_Row(X) – M+1|)
• If No_Row(X) = M, Y=( 0)
• If No_Row(X) < M, Y= ( |No_Row(X) – M+1|)
– If Count_Row(X) > 1,
Y =( |max(No_Row(X) – M)+1| )
…
组合逻辑电路
01010101001
00010101011

物
编
处 译
物
理 理 理
码 码
量 量

01010101001
00010101011

传感器 执行器
3.1概述

一、组合逻辑电路的特点
1. 从功能上 任意时刻的输出仅
取决于该时刻的输入
2. 从电路结构上

不含记忆（存储）元件
设计举例：
• 设计一个监视交通信号灯状态的逻辑电路
R
A 如果信号灯 Z
出现故障，
G Z为1
 设计举例：
1. 抽象 输入变量 输
出
• 输入变量:
R A G Z
红（R）、黄（A）、绿（G） 0 0 0 1
• 输出变量： 0 0 1 0
故障信号（Z） 0 1 0 0
2. 写出逻辑表达式 0 1 1 1
1 0 0 0
Z = R' A'G ' + R' AG + RA'G + RAG ' + RAG
1 0 1 1
1 1 0 1
1 1 1 1
设计举例：
3. 选用小规模SSI器件
4. 化简
Z = R' A' G'+ RA + RG + AG
Z = (( R' A' G '+ RA + RG + AG )' )'
5. 画出逻辑图 = (( R' A' G ' )' ( RA)' ( RG )' ( AG )' )'
3.2.2 组合逻辑电路的设计方法
一、逻辑抽象
• 分析因果关系，确定输入（因）/输出变量（果）
• 对输入输出变量进行赋值（二进制编码）
• 列出真值表 同一个实际的逻辑问题，不同人
二、写出函数式 可能抽象出不同的逻辑函数
三、选定器件类型
四、根据所选器件：对逻辑式化简（用门）
变换（用MSI）
或进行相应的描述（PLD）
五、画出逻辑电路图，或下载到PLD

六、工艺设计
 第三章 主要内容
• 编码器
• 译码器
• 处理器
– 数据比较器
– 加法器

• 先理解每个模块的门级电路实现，再学习
利用集成芯片实现更高阶的功能
3.3 若干常用组合逻辑电路
3.3.1 编码器编码
将输入的每个高/低电平信号（十进制数、
文字、字母、符号等信息）变成一个对应
的二进制代码

• 普通编码器
• 二进制-十进制编码器（8421BCD编码器）
• 优先编码器
一、普通编码器 输 入 输 出
• 特点：任何时刻 I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0
只允许输入一个
1 0 0 0 0 0 0 0 0 0 0
编码信号。
0 1 0 0 0 0 0 0 0 0 1
• 例：3位二进制
0 0 1 0 0 0 0 0 0 1 0
普通编码器
0 0 0 1 0 0 0 0 0 1 1
0 0 0 0 1 0 0 0 1 0 0
0 0 0 0 0 1 0 0 1 0 1
0 0 0 0 0 0 1 0 1 1 0
0 0 0 0 0 0 0 1 1 1 1

Y2 = I 7' I 6' I 5' I 4 I 3' I 2' I1' I 0' + I 7' I 6' I 5 I 4' I 3' I 2' I1' I 0'
+ I 7' I 6 I 5' I 4' I 3' I 2' I1' I 0' + I 7 I 6' I 5' I 4' I 3' I 2' I1' I 0'
利用无关项化简，得：

Y2 = I 4 + I 5 + I 6 + I 7
Y1 = I 2 + I 3 + I 6 + I 7
Y0 = I1 + I 3 + I 5 + I 7
二、优先编码器 输 入 输 出
I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0
• 特点：允许同时 X X X X X X X 1 1 1 1
输入两个以上的 X X X X X X 1 0 1 1 0
编码信号，但只 X X X X X 1 0 0 1 0 1
对其中优先权最 X X X X 1 0 0 0 1 0 0
高的一个进行编 X X X 1 0 0 0 0 0 1 1
码。
X X 1 0 0 0 0 0 0 1 0
X 1 0 0 0 0 0 0 0 0 1
• 例：8线-3线优先 1 0 0 0 0 0 0 0 0 0 0
编码器 0 0 0 0 0 0 0 0 0 0 0
• （设I7优先权最 Y2 = I 7 + I 7' I 6 + I 7' I 6' I 5 + I 7' I 6' I 5' I 4
高…I0优先权最低）
A + A' B = A + B

Y2 = I 7 + I 6 + I 5 + I 4
 实例：
74HC148

低电平

逻辑框图
在逻辑框图内部只标注输入输
出原变量的名称，如果以低电
平为有效的输入输出信号，则
于框图外部相应的输入输出端
加小圆圈，并在外部标注的输
入输出信号加非’
内部逻辑图
 Y2' = ( I 7 + I 6 + I 5 + I 4 )'
选
通
信
号
Y2' = [( I 7 + I 6 + I 5 + I 4 ) S ]'

Y2' = [( I 7 + I 6 + I 5 + I 4 ) S ]'
Y1' = [( I 7 + I 6 + I 5 I 4' I 3' + I 2 I 4' I 5' ) S ]'
Y0' = [( I 7 + I 6' I 5 + I 3 I 4' I 6' + I1 I 2 I 4' I 6' ) S ]'
选
通
S’=1时，芯片不 信
工作 号
 附
为0时，电路工作，
加
无编码输入 输
出
YS' = ( I 7' I 6' I 5' I 4' I 3' I 2' I1' I 0' S )' 信
'
YEX = [( I 7' I 6' I 5' I 4' I 3' I 2' I1' I 0' S )' S ]'
号
[( I 7 + I 6 + I 5 + I 4 + I 3 + I 2 + I1 + I 0 ) S ]'

为0时，电路工作，
有编码输入
 输 入 输 出

S‘
' '
I 0' I1' I 2' I 3' I 4' I 5' I 6' I 7' Y2' Y1' Y0' YS YEX
1 X X X X X X X X 1 1 1 1 1

0 1 1 1 1 1 1 1 1 1 1 1 0 1

0 X X X X X X X 0 0 0 0 1 0

0 X X X X X X 0 1 0 0 1 1 0

0 X X X X X 0 1 1 0 1 0 1 0

0 X X X X 0 1 1 1 0 1 1 1 0

0 X X X 0 1 1 1 1 1 0 0 1 0

0 X X 0 1 1 1 1 1 1 0 1 1 0

0 X 0 1 1 1 1 1 1 1 1 0 1 0

0 0 1 1 1 1 1 1 1 1 1 1 1 0
附加输出信号的状态及含意

YS' 状态
'
YEX

1 1 不工作
0 1 工作，但无
输入
1 0 工作，且有
输入
0 0 不可能出现
控制端扩展功能举例：

• 例： 用两片8线-3线优先编码器

16线-4线优先编码器

其中， A15' 的优先权最高，编码输出为1111

···
0000 A’0
0001
0010 .
0011 .
0100
0101
0110
0111 A’7
1000
1001
1010
.
1011 YS' '
状态
. YEX
1100
1 1 不工作
1101
0 1 工作，但无输入
1110
1111 A’15 1 0 工作，且有输入
0 0 不可能出现
0000 A0
0001
0010 .
0011 .
0100
0101
0110
0111 A7
1000
1001
1010
1011
. • 第一片为高优先权
.
1100
1101
• 只有(1)无编码输入时，(2)才允许工作
• 第(1)片 YEX = 0时表示对 A15' ~ A8' 的编码
'
1110
1111 A15
• 低3位输出应是两片的输出的“或”
 '
YEX
思考题

• 逻辑抽象包括哪些步骤？
• 普通编码器和优先编码器的功能能否互相替代？
三、二-十进制优先编码器74HC147

• 将 𝐼9′ ~𝐼0′ 编成0110 ~ 1111

• 9 的优先权最高， 0 最低
' '
I I

• 输入的低电平信号变成一个对应的十进制的编码
3.3.2 译码器
• 译码：将每个输入的二进制代码译成对应的输出高、低电平信号。
• 常用的有：二进制译码器，二-十进制译码器，显示译码器等。

输 入 输 出
一、二进制译码器 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0

例：3线—8线译码器 0 0 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
0 1 0 0 0 0 0 0 1 0 0
0 1 1 0 0 0 0 1 0 0 0
1 0 0 0 0 0 1 0 0 0 0
1 0 1 0 0 1 0 0 0 0 0
1 1 0 0 1 0 0 0 0 0 0
1 1 1 1 0 0 0 0 0 0 0
 真值表 逻辑表达式：
Y0 = A2' A1' A0' = m0
Y1 = A2' A1' A0 = m1 用电路进行实现
Y2 = A2' A1 A0' = m 2
...
Y7 = A2 A1 A0 = m7

用二极管与门阵列组成的
3线－8线译码器
 集成译码器实例：74HC138
附加
控制端

低电平
S = S3 S 2 S1 输出

Yi' = ( S mi )'
74HC138的功能表：
输 入 输 出

S1 S 2' + S3' A2 A1 A0 Y7' Y6' Y5' Y4' Y3' Y2' Y1' Y0'
0 X X X X 1 1 1 1 1 1 1 1
X 1 X X X 1 1 1 1 1 1 1 1
1 0 0 0 0 1 1 1 1 1 1 1 0
1 0 0 0 1 1 1 1 1 1 1 0 1
1 0 0 1 0 1 1 1 1 1 0 1 1
1 0 0 1 1 1 1 1 1 0 1 1 1
1 0 1 0 0 1 1 1 0 1 1 1 1
1 0 1 0 1 1 1 0 1 1 1 1 1
1 0 1 1 0 1 0 1 1 1 1 1 1
1 0 1 1 1 0 1 1 1 1 1 1 1
 1111→ Z’15
• 利用附加控制端进行扩展 1110→ Z’14
1101→ Z’
例： 用74HC138（3线—8线译码器） 1100→ Z’13
12
1011→ Z’11
1010→ Z’10
1001→ Z’9
4线—16线译码器 1000→ Z’8
0111→ Z’7
0110→ Z’6
0101→ Z’5
0100→ Z’4
0011→ Z’3
0010→ Z’2
0001→ Z’1
0000→ Z’0
 D3=1
D3=0

Z i' = mi'
 二、二—十进制译码器
• 将输入BCD码的10个代码译成10个高、低电平的输出信号
BCD码以外的伪码，输出均无低电平信号产生

• 例：74HC42
Yi = m (i = 0 ~ 9)
' '
i
三、用译码器设计组合逻辑电路
1. 基本原理
3位二进制译码器给出3变量的全部最小项;
。。。
n位二进制译码器给出n变量的全部最小项;

任意函数
将n位二进制译码输出的最小项组合起来，可获
得任何形式的输入变量不大于n的组合函数
Y = ∑m i
 2. 举例
例：利用74HC138设计一个多输出的组合逻辑电路，输出
逻辑函数式为：
Z1 = AC ' + A' BC + AB 'C
Z 2 = BC + A' B 'C
Z 3 = A' B + AB 'C
Z 4 = A' BC ' + B 'C ' + ABC

Z1 = AC ' + A' BC + AB 'C =  m (3,4,5,6) Z1 =  m (3,4,5,6) =( m3' m 4' m5' m6' )'
Z 2 = BC + A' B 'C =  m (1,3,7) Z 2 =  m (1,3,7 ) =( m1' m3' m7' )'
Z 3 = A' B + AB 'C =  m ( 2,3,5) Z 3 =  m ( 2,3,5) =( m 2' m3' m5' )'

Z 4 = A BC + B C + ABC =  m ( 0 , 2 , 4 ,7 ) 4 
= = ' ' ' ' '
' ' ' ' Z m ( 0 , 2 , 4 ,7 ) ( m 0 2 4 7)
m m m
 自测题
• 画出用4线-16线译码器74LS154和门电路产生如下多输出逻辑函数的逻辑电
路图。(74LS154译码器工作时，SA和SB同时为低电平，当输入A3A2A1A0为
0000~1111这16中状态时，输出端从Y0-Y15依此输出低电平)

SA’ Y0
Y1
SB’ Y2
Y3
ZY11 = A' B' C ' D + A' B' CD'+ AB' C ' D'+ A' BC ' D' Y4
 74LS154 Y5
ZY22 = A' BCD + AB' CD + ABC ' D + ABCD' Y6
ZY = A' B Y7
 33 A3 Y8
A2 Y9
A1 Y10
A0 Y11
ZY11 = (Y1 ' Y2 ' Y4 ' Y8 ' )' Y12
 Y13
ZY22 = (Y7 ' Y11 ' Y13 ' Y14 ' )' Y14
ZY = (Y ' Y ' Y ' Y ' )' Y15
 33 4 5 6 7
四、显示译码器
• 1. 七段字符显示器
如：
• 2. BCD七段字符显示译码器 （代码转换器）7448
输 入 输 出
数字 A3 A2 A1 A0 Ya Yb Yc Yd Ye Yf Yg 字形

0 0 0 0 0 1 1 1 1 1 1 0
1 0 0 0 1 0 1 1 0 0 0 0
2 0 0 1 0 1 1 0 1 1 0 1
3 0 0 1 1 1 1 1 1 0 0 1
4 0 1 0 0 0 1 1 0 0 1 1
5 0 1 0 1 1 0 1 1 0 1 1
6 0 1 1 0 0 0 1 1 1 1 1
7 0 1 1 1 1 1 1 0 0 0 0
8 1 0 0 0 1 1 1 1 1 1 1
9 1 0 0 1 1 1 1 0 0 1 1
10 1 0 1 0 0 0 0 1 1 0 1
11 1 0 1 1 0 0 1 1 0 0 1
12 1 1 0 0 0 1 0 0 0 1 1
13 1 1 0 1 1 0 0 1 0 1 1
14 1 1 1 0 0 0 0 1 1 1 1
15 1 1 1 1 0 0 0 0 0 0 0
真值表 卡诺图
A1A0 A1A0 A1A0

A1A0 A1A0

A1A0 A1A0
BCD－七段显示译码器7448的逻辑图

Ya = ( A3' A2' A1' A0 + A3 A1 + A2 A0' )'

Yb = ( A3 A1 + A2 A1 A0' + A2 A1' A0 )'
Yc = ( A3 A2 + A2' A1 A0' )'
Yd = ( A2 A1 A0 + A2 A1' A0' + A2' A1' A0 )'
Ye = ( A2 A1' + A0 )'
Y f = ( A3' A2' A0 + A2' A1 + A1 A0 )'
Yg = ( A3' A2' A1' + A2 A1 A0 )'
7448的附加控制信号：（1）

• 灯测试输入
LT '

当LT ' = 0 时，Ya

~ Yg全部置为1
7448的附加控制信号：（2）

• 灭零输入 '
RBI

当A3 A2 A1 A0 = 0000 时，
RBI ' = 0时，则灭灯
7448的附加控制信号：（3）
• 灭灯输入/灭零输出 BI ' RBO '

输入信号，称灭灯输入控制端：
BI ' = 0 无论输入状态是什么，数码管熄灭

输出信号，称灭零输出端：
只有当输入A3 A2 A1 A0 = 0 ，且灭零输入信号 RBI ' = 0 时，
RBO ' 才给出低电平
因此 RBO = 0 表示译码器将本来应该显示的零熄灭了
'
例：利用 RBI ' 和 RBO ' 的配合，实现多位显示系统的
灭零控制
• 整数部分：最高位是0，而且灭掉以后，输出 RBO ' 作为次高位的
输入信号 RBI '
• 小数部分：最低位是0，而且灭掉以后，输出 RBO ' 作为次低位的
输入信号 RBI '
组合逻辑电路
01010101001
00010101011

物
编
处 译
物
理 理 理
码 码
量 量

01010101001
00010101011

传感器 执行器
 3.3.3 数据选择器
一、工作原理

D0
D0 D1 Y
Y D2
D1 MUX MUX
D3 4-1
2-1

A A0
A1
Y = 𝐷0 A′ + 𝐷1 𝐴 Y = 𝐷0 (𝐴1′ 𝐴′0 ) + 𝐷1 (𝐴1′ 𝐴0 )
+ 𝐷2 (𝐴1 𝐴′0 ) + 𝐷3 (𝐴1 𝐴0 )
• 例：“双四选一”，74HC153
• 分析其中的一个“四选一”

Y1 = S1[ D0 ( A1' A0' ) + D1 ( A1' A0 )

+ D2 ( A1 A0' ) + D3 ( A1 A0 )]

S1' A1 A0 Y1
1 X X 0
0 0 0 D10
0 0 1 D11
0 1 0 D12
0 1 1 D13
例：用两个“四选一”接成“八选一”
• “四选一”只有2位地址输入，从四个输入中选中一个
• “八选一”的八个数据需要3位地址代码指定其中任何一个

Y = ( A2' A1' A0' ) D0 + ( A2' A1' A0 ) D1 + ( A2' A1 A0' ) D2 + ( A2' A1 A0 ) D3

+ ( A2 A1' A0' ) D4 + ( A2 A1' A0 ) D5 + ( A2 A1 A0' ) D6 + ( A2 A1 A0 ) D7
例：用两个“四选一”接成“八选一”
• “四选一”只有2位地址输入，从四个输入中选中一个
• “八选一”的八个数据需要3位地址代码指定其中任何一个

利用S '作为第3位地址输入端

Y = ( A2' A1' A0' ) D0 + ( A2' A1' A0 ) D1 + ( A2' A1 A0' ) D2 + ( A2' A1 A0 ) D3

+ ( A2 A1' A0' ) D4 + ( A2 A1' A0 ) D5 + ( A2 A1 A0' ) D6 + ( A2 A1 A0 ) D7
二、用数据选择器设计组合电路
• 1. 基本原理

Y1 = D0 ( A1' A0' ) + D1 ( A1' A0 ) + D2 ( A1 A0' ) + D3 ( A1 A0 )

具有n位地址输入的数据选择器，可产生任何形式的输入
变量不大于n+1的组合函数
例如： Z = R ' A'G ' + R' AG + RA'G + RAG ' + RAG
= R ' ( A'G ' ) + R( A'G ) + R( AG ' ) + 1  ( AG )
3.3.4 加法器
一、1位加法器
1. 半加器，不考虑来自低位的进位，将两个1位的二进制数
相加

输 入 输 出
A B S CO S = A B
0 0 0 0
CO = AB
0 1 1 0
1 0 1 0
1 1 0 1
 2. 全加器：将两个1位二进制数及来自低位的进位相加
输 入 输 出
S = ( A' B 'CI ' + A' B  CI + AB 'CI + ABCI ' )'
A B CI S CO
CO = ( A' B ' + B 'CI ' + A'CI ' )'
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

74LS183

74HC183
二、多位加法器
1. 串行进位加法器

优点：简单
缺点：慢

(CI ) i = (CO ) i −1
S i = Ai  Bi  (CI ) i
(CO ) i = Ai Bi + ( Ai + Bi )(CI ) i
i = 0 : (CI )0 = 0
S 0 = A0  B0  (CI )0
(CO )0 = A0 B0 + ( A0 + B0 )(CI )0

i = 1 : (CI )1 = (CO )0
S1 = A1  B1  (CO )0
= A1  B1  ( A0 B0 + ( A0 + B0 )(CI )0 )
(CO )1 = A1 B1 + ( A1 + B1 )(CO )0
= A1 B1 + ( A1 + B1 )( A0 B0 + ( A0 + B0 )(CI )0 )

i = 2 : (CI ) 2 = (CO )1
= A1 B1 + ( A1 + B1 )( A0 B0 + ( A0 + B0 )(CI )0 )
(CO ) 2 = A2 B2 + ( A2 + B2 )(CI ) 2
= A2 B2 + ( A2 + B2 )( A1 B1 + ( A1 + B1 )( A0 B0 + ( A0 + B0 )(CI )0 ))
S 2 = A2  B2  (CI ) 2
= A2  B2  ( A1 B1 + ( A1 + B1 )( A0 B0 + ( A0 + B0 )(CI )0 ))

2. 超前进位加法器

基本原理：加到第i位
的进位输入信号是两
个加数第i位以前各位
（0 ~ j-1）的函数，
可在相加前由A,B两数确定。

优点：快，每1位的和
及最后的进位基本同时产生。
缺点：电路复杂，复用性差。

74LS283
三、用加法器设计组合电路
• 基本原理：
若能生成函数可变换成输入变量与输入变量相加
若能生成函数可变换成输入变量与常量相加
输 入 输 出
D C B A Y3 Y2 Y1 Y0
例：将BCD的8421码转换为余3码
0 0 0 0 0 0 1 1
Y3Y2Y1Y0 = DCBA + 0011 0 0 0 1 0 1 0 0
0 0 1 0 0 1 0 1
0 0 1 1 0 1 1 0
0 1 0 0 0 1 1 1
0 1 0 1 1 0 0 0
0 1 1 0 1 0 0 1
0 1 1 1 1 0 1 0
1 0 0 0 1 0 1 1
1 0 0 1 1 1 0 0
思考：试实现Y=3X 并用7段数码管进行显示，X是3位
二进制数

D2 ？
D1
D0 Y=3X

Y4
D2
D1

D0
思考：试实现Y=3X ，X是3位二进制数

D2 ？
D1
D0 Y=3X

Y4
D2
D1

D0
3.3.5 数值比较器
• 用来比较两个二进制数的数值大小
一、1位数值比较器 A,B比较有三种可能结果
 A  B( A = 1, B = 0)则AB ' = 1,Y( A B ) = AB '
 A  B( A = 0, B = 1)则A' B = 1,Y( A B ) = A' B
 A = B( A, B同为0或1),Y( A= B ) = ( A  B )'
二、多位数值比较器
1. 原理：从高位比起，只有高位相等，才比较下一位。

例如：

比较A3 A2 A1 A0和B3 B2 B1 B0
Y( A B ) = A3' B3 + ( A3  B3 )' A2' B2 + ( A3  B3 )' ( A2  B2 )' A1' B1
+ ( A3  B3 )' ( A2  B2 )' ( A1  B1 )' A0' B0
Y( A= B ) = ( A3  B3 )' ( A2  B2 )' ( A1  B1 )' ( A0  B0 )'
Y( A B ) = (Y( A B ) + Y( A= B ) )'
 2. 集成电路CC14585 实现4位二进制数的比较
I ( A B ) , I ( A= B )和I ( A B )为附加端，用于扩展

I ( A B ) , 来自低位的比较结果
I ( A= B ) , 来自低位的比较结果
I ( A B ) , A  B输出允许信号
3. 比较两个8位二进制数的大小 C0~C7 vs D0~D7
3.4 组合逻辑电路中的竞争-冒险现象
3.4.1 竞争-冒险现象及成因
一、什么是“竞争”
两个输入“同时向相反的逻辑电平变化”，称存在“竞争”

二、因“竞争”而可能在输出产
生尖峰脉冲的现象，称为
“竞争-冒险”。
 三、2线—4线译码器中的竞争-冒险现象

当AB从10 → 01时，
在动态过程中可能出现 00或11
所以Y3和Y0 输出端可能产生尖峰脉 冲。
3.4.2 * 略
3.4.3 消除竞争-冒险现象的方法
一、接入滤波电容
尖峰脉冲很窄，用很小的电容就可将尖峰削弱到 VTH 以下。
但是增加了输出波形的上升和下降时间，使波形变坏。
二、引入选通脉冲
取选通脉冲作用时间，在电路达到稳定之后，P的高电平期
的输出信号不会出现尖峰。
对选通脉冲的宽度和作用时间有严格要求。
三、修改逻辑设计
例： Y = AB + A'C

在B = C = 1的条件下， Y = A + A'  稳态下Y = 1

当A改变状态时存在竞争 −冒险

存在局限性（只能消除B=C=1的竞争冒险），比如，
当AB从10变为01时，还是存在竞争冒险。
本章小结

• 组合逻辑电路的分析与设计
• 特点：只包含门电路，没有记忆单元
• 标准化的中规模集成器件
– 编码器，译码器，数据选择器，加法器，数值比较器等
– 灵活应用控制端对功能进行扩展
– 设计方法
• 逻辑抽象
• 逻辑表达式：根据现有器件资源化成适当的形式
• 画逻辑电路图
 自测题（组合逻辑电路）

1. 编码器
习题4.9

2. 译码器
习题4.13
正确典范