Konstrukce číslicových systémů

Multiplexery, demultiplexery a dekodéry

studijní text frekventantů předmětu PV170/8

Obsah

8 Multiplexery, demultiplexery a dekodéry ............................................................................... 2

8.1 Dekodéry ........................................................................................................................... 2
8.1.1 Jednostupňové dekodéry ............................................................................................. 3
8.1.2 Vícestupňové dekodéry ............................................................................................... 3
8.2 Demultiplexery .................................................................................................................. 5
8.2.1 Jednostupňový demultiplexer ...................................................................................... 5
8.2.2 Vícestupňové demultiplexery ...................................................................................... 6
8.3 Multiplexery ...................................................................................................................... 7
8.3.1 Jednostupňový multiplexer ......................................................................................... 7
8.3.2 Vícevrstvé multiplexery .............................................................................................. 8
Seznam obrázků ....................................................................................................................... 10

file 1
8 Multiplexery, demultiplexery a dekodéry

Tato skupina obvodů tvoří další specifickou a často používanou skupinu číslicových funkčních
bloků. Jsou základními konstrukčními prvky pamětí, řadičů a stykových obvodů vstupních
a výstupních zařízení.

Multiplexery umožňují na základě řídicí informace připojovat jeden z n vstupů xi na jeden

výstup y. Demultiplexery uskutečňují opačnou funkci - na základě řídicí informace (kódu řídicí
proměnné) připojují jeden vstup x k jednomu z n výstupů yi. Dekodér je demultiplexer bez
vstupního vodiče, což lze ekvivalentní stavu, kdy na jeho vstupu je stálá log.1.

Typickým příkladem použití multiplexerů a demultiplexerů jsou klasické elektromechanické

telefonní ústředny pro přepínání dálkové linky mezi více abonenty na obou stranách pro
dálkové propojování účastníků - viz Obrázek 8.1.
multiplexer demultiplexer

x0 y0
x1 y1
x2 y2
y y3
x3
x

xn yn

Obrázek 8.1: K popisu princip činnosti přepínané linky

Základem obou funkčních bloků je separátor implikantů - neboli dekodér. K jeho realizaci je
vhodné mít jak přímé, tak inverzní hodnoty jednotlivých bitů řídicí proměnné - viz níže uvedené
schéma.
& Z0 = A1*A0

& Z1 = A1*A0

& Z2 = A1*A0

& Z3 = A1*A0

A1 A1 A0 A0

Obrázek 8.2: Princip konstrukce separátoru implikantů

Schéma - viz Obrázek 8.2 - představuje separátor implikantů, dekodér dvoubitové binární řídicí
proměnné A1 A0. Pokud se zamyslíme nad funkcí tohoto zapojení, můžeme konstatovat, že
dekodér je převodník z binárního kódu do kódu 1zN, kde N = 2n a n je počet bitů binární řídicí
proměnné. S růstem počtu bitů řídicí proměnné roste počet vstupů jednotlivých hradel
dekodéru. Vzhledem k repertoáru součástek je nutno pro řídicí proměnné delší než 8 bitů
používat vícevrstvé dekodéry, které pak díky většímu počtu vrstev logických obvodů mají horší
dynamické vlastnosti.

8.1 Dekodéry

Dekodéry jsou základní konstrukční části multiplexerů a demultiplexerů.

file 2
8.1.1 Jednostupňové dekodéry

Jednostupňové dekodéry představují základní konstrukční modul a obvykle se jako samostatné

součástky nevyrábějí. Pro univerzální použití je elementární dekodér doplněn nejčastěji dvěma
blokovacími vstupy, které poskytují konstruktérovi možnost sestavovat vícestupňové
demultiplexery. Příkladem je MH 74154 označovaný jako čtyřbitový demultiplexer (se dvěma
řídicími vstupy Ai a datovým vstupem W), který lze aplikovat jako dekodér. Principiální
schéma univerzálního dekodéru je uvedeno na následujícím obrázku.
& y0 = A1*A0*W*E
A1 A1 y0
& y1 = A1*A0*W*E DEC
A0 A0 y1
y2
& y2 = A1*A0*W*E W y3
E
& y3 = A1*A0*W*E

W E

A1 A1 A0 A0 W E

Obrázek 8.3: Principiální schéma a schematická značka dvou řádového

jednostupňového dekodéru

Univerzální dekodér bývá doplněn blokovacími vstupy. U obvodu na obrázku nahoře to je

vstupy E. Vstup E se nejčastěji používá pro blokování všech výstupů a vstup W taktéž pro
blokování výstupů nebo případně jako datový vstup demultiplexeru. Pochopitelně to je pouze
formální doporučení a oba vstupy lze použít pro obě funkce, případně funkce vstupů E a W
zaměnit. Často bývá blokovací vstup zapojen jako E, jeho aktivní úroveň je log.0.

Z předchozího obrázku lze vypozorovat, že počet bitů řídicí proměnné separátoru je zmenšen
o počet bitů řídicích vstupů a o datový vstup - v případě vzpomínaného obrázku se jedná o 2
vstupy. Pokud je počet bitů řídicí proměnné dekodéru větší než počet volných vstupů
konstrukčních prvků separátoru implikantů, je nutno přistoupit ke konstrukci vícevrstvového
dekodéru.

8.1.2 Vícestupňové dekodéry

Jak již bylo uvedeno, pokud narůstá délka řídicí proměnné, rostou nároky na množství a počet
vstupů použitých logických členů. Řešením je aplikovat vícevrstvé separátory implikantů.
Základem této techniky je rozdělit řídicí proměnnou do jednotlivých polí, z nichž každé ovládá
jinou vrstvu separátoru implikantů.

Předpokládejme, že n bitová řídicí proměnná R = {Rn-1, Rn-2, ......., R0} pracuje s binárním
kódem. Jednovrstvový separátor implikantů takovéto řídicí proměnné vyžaduje N=2n hradel
s n vstupy. Pokud jako kritérium optimalizace zapojení zvolíme celkový počet vstupů
použitých hradel označených symbolem D, dostáváme pro jednostupňový dekodér hodnotu
D = n*2n
pro osmibitovou řídicí proměnnou nabývá kritérium optimalizace D hodnotu 2.048. Z tohoto
důvodu se přistupuje k aplikaci vícevrstvových separátorů implikantů.

Nejprve se budeme zabývat dvoustupňovou architekturou. Řídicí proměnnou rozdělíme na dvě

skupiny. Každá skupina generuje dílčí implikanty. Výsledné hodnoty dostáváme ve druhém

file 3
stupni jako součiny dílčích implikantů. Logická rovnice výstupu y0 separátoru s osmibitovou
řídicí proměnnou je tedy následující:
y0 = x7 x6 x5 x4 * x3 x2 x1 x0 = m0 * l0 = m0 + l0 = m0 * l0
m0 l0

& m0 = A3*A2

& m1 = A3*A2

& m2 = A3*A2

& m3 = A3*A2

l0 = A1*A0
&

& l1 = A1*A0

& l2 = A1*A0

& l3 = A1*A0

1 1 1 1 1 1 1 1

A3 A3 A2 A2 A1 A1 A0 A0 W E
y0 y1 y2 y3 y12 y13 y14 y15

Obrázek 8.4: Principiální schéma čtyřřádového dvoustupňového dekodéru

y0
A1 DEC
A0 y1
y2
W y3
E

y4
A1 DEC
A0 y5
y6
A1 DEC W y7
A0 E

W y8
E A1 DEC
A0 y9
y10
W y11
E

log.1 y12
A1 DEC
A0 y13
y14
W y15
E
A3 A2 A0 A1

Obrázek 8.5: Čtyřřádový dvoustupňový dekodér sestavený

z integrovaných dvoubitových demultiplexerů

Obdobný vztah jako pro y0 = m0 * l0 platí pro ostatní výstupy až po poslední výstup, pro nějž
platí rovnice y256 = m15 * l15. Koeficient obvodové složitosti pro dvojstupňový separátor nabývá
hodnoty:
D = 2*(n/2*2n/2) + 2*2n = n*2n/2 + 2n+1

file 4
Koeficient obvodové složitosti D pro osmibitový dekodér nabývá hodnoty 640, což představuje
značnou úsporu vstupů ovšem za cenu zdvojnásobení zpoždění výsledku. Schéma čtyřbitového
dvoustupňového dekodéru je uvedeno nahoře – viz Obrázek 8.4.

Princip dělení řídicí proměnné lze dále rozvíjet a řídicí proměnnou rozdělit na tři, čtyři nebo
více skupin a ve druhém stupni poté použít vícevstupová hradla. Pokud i ve druhém stupni
počet použitých vstupů přesáhne řádově hodnotu 8, lze dílčí implikanty generovat ve více
vrstvách, čímž pochopitelně dále zhoršujeme dynamické vlastnosti separátoru o zpoždění každé
další vrstvy.

Při použití funkční bloků (integrovaných obvodů) dekodérů lze využívat stejné techniky jako
na předchozím obrázku a tím, že blokovací vstupy E jsou ovládány dílčími implikanty vyšších
bitů řídicí proměnné. Příklady zapojení jsou uvedeny nahoře – viz Obrázek 8.5 a dole – viz
Obrázek 8.6.
A0 y0 y0
A0 DEC A0 A0 DEC
A1 A1 y1 A1 y1
A2 A1
y2 A2 A2 y2
W
E y3 A3 y3
y4 y4
A0 DEC y5
log.1 A1 y5
y6 W y6
W log.1 E y7
E y7

Obrázek 8.6: Princip řešení změny řádu řídicí proměnné u integrovaných

dekodérů

8.2 Demultiplexery

Univerzální dekodér je základem konstrukce demultiplexeru.

8.2.1 Jednostupňový demultiplexer

Jeden z řídicích vstupů se vyčlení pro přivedení připínané logické proměnné. Ostatní řídicí
vstupy mohou sloužit pro připojení dílčích implikantů vícevrstvých struktur demultiplexerů.

Schéma
& y0 = A1*A0*x
y0
& x DMX
y1 = A1*A0*x y1
x y2
& y2 = A1*A0*x A0 y3
A1
E
& y3 = A1*A0*x

A0 A1

A1 A1 A0 A0 E

Obrázek 8.7: Principiální schéma a schematická značka dvouřádového

jednostupňového demultiplexeru
Poznámka:
Vícevrstvé struktury demultiplexerů jsou běžně používány v případech, kdy počet bitů řídicího slova
přesahuje číslo 8, což se dáno sortimentem součástek. Vyrábějí a na trh se dodávají maximálně osmibitová

file 5
 hradla. Obdobně v integrovaných strukturách znamená implementace vícevstupového hradla topologický
problém.

8.2.2 Vícestupňové demultiplexery

U těchto struktur platí stejná pravidla jako pro návrh vícestupňových dekodérů. Zvláštností
vzhledem k realizaci vícestupňových dekodérů je přepínání vstupní proměnné pouze v jedné
sekci, Šetří se tak počet vstupů hradel použitých pro konstrukci kompletního separátoru
implikantů. Příklad dvoustupňového dekodéru s přepínáním proměnné ve významově nejnižší
sekci separátoru je uveden dole - viz Obrázek 8.8.
& m0 = A3*A2

& m1 = A3*A2

& m2 = A3*A2

& m3 = A3*A2

& l0 = A1*A0*x

& l1 = A1*A0*x

x
& l2 = A1*A0*x

& l3 = A1*A0*x

1 1 1 1 1 1 1 1

A3 A3 A2 A2 A1 A1 A0 A0 E
y0 y1 y2 y3 y12 y13 y14 y15

Obrázek 8.8: Principiální schéma čtyřřádového dvoustupňového

demultiplexeru

y0
DMX y1
A0 y2
A1
E y3

x y4
DMX y5
A0 y6
A1
E y7
DMX
A0 y8
DMX
A1 y9
E A0
A1 y10
E y11
y12
DMX y13
A0 y14
A1 y15
log.1 E

A2 A3 A0 A1

Obrázek 8.9: Čtyřřádový dvoustupňový demultiplexer sestavený

z integrovaných dvoubitových demultiplexerů

file 6
Taktéž vícestupňové demultiplexery lze sestavovat z integrovaných funkčních bloků -
integrovaných demultiplexerů (univerzálních integrovaných dekodérů) - viz Obrázek 8.9.
Poznámka:
Princip dělení řídicí proměnné lze dále rozvíjet a řídicí proměnnou rozdělovat na tři, čtyři nebo více skupin,
jak bylo popsáno u dekodérů, a tak vytvářet vícevrstvé struktury demultiplexerů.
Poznámka:
Všimněte si, že u vícestupňových realizací lze vstupní proměnnou přepínat v libovolné sekci, kdežto
u realizace z integrovaných bloků se používá přepínání v sekci ovládané významově nejnižší sekcí řídicí
proměnné. První stupeň podle vyšších bitů řídicí proměnné vybírá jednotlivé sekce demultiplexeru a teprve
v takto vybraných sekcích probíhá přepínání (demultiplexování) vstupní proměnné.

8.3 Multiplexery

Multiplexery jsou komplikovanější konstrukční prvky číslicových systémů. Rozdíl spočívá ve

skutečnosti, že separátor implikantů vybere jeden ze vstupů a ten je poté přiveden na výstup.

8.3.1 Jednostupňový multiplexer

Principiální a blokové schéma multiplexeru je uvedeno na Obrázek 8.10.
x0 &

x1 & y = A1*A0*x0+A1*A0*x1+A1*A0*x2+A1*A0*x3
&
x2 &
x0
x1 MX
x3 & x2
x3 y
A0
A1
E
A1 A1 A0 A 0 E

A0 A1

Obrázek 8.10: Principiální schéma a schematická značka jednovrstvého

dvouřádového multiplexeru

x0 &

x1 & y = A1*A0*x0+A1*A0*x1+A1*A0*x2+A1*A0*x3
1
x2 &
x0
x1 MX
x3 & x2
x3 y
A0
A1
E
A1 A1 A0 A 0 E

A0 A1 E

Obrázek 8.11: Principiální schéma a značka jednovrstvého dvouřádového

multiplexeru sestaveného obvodem AND-OR-INVERT

Zapojení bližší praktickým realizacím je schéma využívající standardizovaná hradla typu AND-
OR-INVERT. Výstup je v tomto případě inverzní, ale zpoždění takto realizovaného

file 7
multiplexeru je rovno jednovrstvé logice viz nahoře - Obrázek 8.11.

8.3.2 Vícevrstvé multiplexery

Pro větší počet bitů řídicí proměnné je nezbytné, stejně jako v předchozích případech, přistoupit
k vícevrstvé struktuře multiplexeru, viz následující schéma.
Poznámka:
Pro realizaci multiplexerů a především jejich separátorů implikantů s vysokým počtem implikantů se v praxi
využívají jiné konstrukční principy umožňující efektivní využití omezené plochy integrovaných obvodů - např.
dynamické separátory.

Schéma multiplexerů pochopitelně závisí na použitých součástkách, přičemž právě obvody

AND-OR-INVERT nacházejí v konstrukci multiplexerů nejčastější aplikaci. Právě díky těmto
obvodům se daří dodržet standardní zpoždění na jednu vrstvu separátoru implikantů ovšem za
cenu inverzních výstupů. Vnitřní zapojení těchto modulů však dovoluje pro řízení používat
taktéž inverzní hodnoty, a tak opět optimalizovat návrh rozsáhlejších schéma číslicových
obvodů.
x0 x1 x2 x3 x12 x13 x14 x15

& m0 = A3*A2

& m1 = A3*A2

& m2 = A3*A2

& m3 = A3*A2

& l0 = A1*A0

& l1 = A1*A0

& l2 = A1*A0

& l3 = A1*A0

1 1 1 1 1 1 1 1

A3 A3 A2 A2 A1 A1 A0 A0 E
1

Obrázek 8.12: Principiální schéma čtyřbitového dvoustupňového

multiplexeru
Poznámka:
Multiplexer je složitější zařízení. Komplikace spočívá v nutnosti sečíst všechny součiny implikantů
a jednotlivých vstupních proměnných do jednoho výstupu. Na Obrázek 8.12 je součet znázorněn pouze
symbolicky. Pro více jak 8 vstupních proměnných je i schéma logického součtu nutně vícevrstvé, stejně jako
schéma separátoru implikantů.
Poznámka:
Všimněte si, že u vícestupňových realizací multiplexeru se vstupní proměnné musí násobit přináležejícím
implikantem. Proto u realizací z integrovaných bloků je nutno zajistit přepínání už v sekci ovládané významově
nejnižšími bity řídicí proměnné. Z významově nižšího stupně je vybraná vstupní proměnná předávána do selekce
ve významově vyšším stupni.

file 8
Poznámka:
Vnitřním zapojením integrovaných obvodů se v tomto textu nezabýváme.

x0
x1 MX
x2
x3
A0
A1
E
x4
x5 MX
x6
x7
A0
A1 MX
E
y
x8
A0
x9 MX A1
x10 E
x11
A0
A1
E
x12
x13 MX
x14
x15
A0
A1
E

A0 A1 E A2 A3 E

Obrázek 8.13: Principiální schéma čtyřbitového dvoustupňového

multiplexeru sestaveného z integrovaných multiplexerů

file 9
 Seznam obrázků

Obrázek 8.1: K popisu princip činnosti přepínané linky ............................................................ 2

Obrázek 8.2: Princip konstrukce separátoru implikantů ............................................................ 2
Obrázek 8.3: Principiální schéma a schematická značka dvouřádového jednostupňového
dekodéru ............................................................................................................................. 3
Obrázek 8.4: Principiální schéma čtyřřádového dvoustupňového dekodéru ............................. 4
Obrázek 8.5: Čtyřřádový dvoustupňový dekodér sestavený z integrovaných dvoubitových
demultiplexerů.................................................................................................................... 4
Obrázek 8.6: Princip řešení změny řádu řídicí proměnné u integrovaných dekodérů ............... 5
Obrázek 8.7: Principiální schéma a schematická značka dvouřádového jednostupňového
demultiplexeru.................................................................................................................... 5
Obrázek 8.8: Principiální schéma čtyřřádového dvoustupňového demultiplexeru .................... 6
Obrázek 8.9: Čtyřřádový dvoustupňový demultiplexer sestavený z integrovaných
dvoubitových demultiplexerů............................................................................................. 6
Obrázek 8.10: Principiální schéma a schematická značka jednovrstvého dvouřádového
multiplexeru ....................................................................................................................... 7
Obrázek 8.11: Principiální schéma a značka jednovrstvého dvouřádového multiplexeru
sestaveného obvodem AND-OR-INVERT ....................................................................... 7
Obrázek 8.12: Principiální schéma čtyřbitového dvoustupňového multiplexeru ...................... 8
Obrázek 8.13: Principiální schéma čtyřbitového dvoustupňového multiplexeru sestaveného
z integrovaných multiplexerů ............................................................................................. 9

file 10