МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ

ЧЕРНІВЕЦЬКИЙ НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ

ІМЕНІ ЮРІЯ ФЕДЬКОВИЧА

Навчально-науковий інститут фізико-технічних та комп’ютерних наук

Кафедра комп’ютерних систем та мереж

Лабораторна робота №4
МОДЕЛЮВАННЯ СИГНАЛІВ VHDL

Виконав студент 4-го

курсу
442ск групи
Горда Георгій-Максим

Чернівці 2022
Мета: Вивчити роботу моделювання сигналів в VHDL за допомогою
елементів затримки й простих операторів призначення сигналу.
Варіант 18

Схема:

Хід роботи:
1) Реалізовано схему з використанням паралельного оператора
призначення сигналів.

portal_OPS1.vhd:

library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity portal_OPS1 is
port (in1, in2: in std_logic;
out1 : out std_logic);
end portal_OPS1;

--}} End of automatically maintained section

architecture portal_OPS1 of portal_OPS1 is

signal s1,s2,s3: std_logic:='0';
begin
s1 <= reject not in1 after 18 ps;
s2 <= reject (s1 xor in2) after 18 ps;
s3 <= reject (in1 nor in2) after 18 ps;
out1 <= reject not(s2 xor s3) after 18 ps;
end portal_OPS1;
2) Реалізовано схему з використанням послідовного оператора
призначення сигналів.

portal_OPS.vhd:
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity portal_OPS is
port (in1, in2: in std_logic;
out1 : out std_logic);
end portal_OPS;

--}} End of automatically maintained section

architecture portal_OPS of portal_OPS is

signal s1,s2,s3: std_logic:='0';
begin
process (in1,in2)
begin
s1 <= reject not in1 after 18 ps;
s2 <= reject (s1 xor in2) after 18 ps;
s3 <= reject (in1 nor in2) after 18 ps;
out1 <= reject not(s2 xor s3) after 18 ps;
end process;
end portal_OPS;
3) Реалізовано схему з використанням еквівалентного оператора
призначення сигналів.
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity portal_OPS is
port (in1, in2: in std_logic;
out1 : out std_logic);
end portal_OPS;

--}} End of automatically maintained section

architecture portal_OPS of portal_OPS is

begin
process (in1,in2)
Variable s1,s2,s3: std_logic:='0';
begin
 Ls1: s1 := reject not in1 after 18 ps;
Ls2: s2 := reject (s1 xor in2) after 18 ps;
Ls3: s3 := reject (in1 nor in2) after 18 ps;
out1 <= reject not(s2 xor s3) after 18 ps;
end process;
end portal_OPS;