Chuong 4

Chương 4: Hệ tổ hợp
Chương 4: HỆ TỔ HỢP 4.1 Giới thiệu

• Giới thiệu • Định nghĩa: Là tổ hợp các cổng logic, ngõ
• Cách thiết kế
• Các loại mạch thông dụng đã tích hợp thành IC:
ra phụ thuộc ngõ vào, mọi sự thay đổi ngõ
– Bộ dồn kênh (Multiplexer/Selecter – MUX) vào làm ngõ ra thay đổi
– Bộ phân kênh ( Demuxtiplexer)
– Bộ mã hóa (encoder)
– Bộ giải mã (decoder) Coång
Ngoõ vaøo Ngoõ ra
– Bộ so sánh (Input) logic (Output)
– Bộ kiểm tra chẵn lẻ (parity checker)
• Các IC thường gặp
Trường Đại Học Giao Thông Vận Tải - Khoa Điện Điện Tử - Bộ môn: Kỹ Thuật Máy Tính Trường Đại Học Giao Thông Vận Tải - Khoa Điện Điện Tử - Bộ môn: Kỹ Thuật Máy Tính
1 2
Bài Giảng: Kỹ Thuật Số Bài Giảng: Kỹ Thuật Số
Chương 4: Hệ tổ hợp Chương 4: Hệ tổ hợp
4.2 Các bước thiết kế 4.2 Cách thiết kế

• Phân tích yêu cầu bài toán • Ví dụ: Hãy thiết kế một hệ tổ hợp theo yêu
• Xác định bao nhiêu biến vào và ra? cầu sau:
• Thành lập bảng sự thật – Ba ngõ vào
– Một ngõ ra
• Tìm biểu thức rút gọn từng ngõ ra theo
– Ngõ ra ở mức cao chỉ khi đa số ngõ vào ở
ngõ vào
mức cao (số bits 1 nhiều hơn số bits 0)
• Thực hiện sơ đồ logic
3 4
1
4.2 Các bước thiết kế 4.2 Cách thiết kế

Bước 2: Thành lập bảng sự thật
• Các bước thực hiện:
Bước 1: Xác định số ngõ vào, số ngõ ra MSB
5 6
4.2 Các bước thiết kế 4.2 Các bước thiết kế

• Bước 3: Viết biểu thức ngõ ra theo ngõ vào • Bước 4: Rút gọn biểu thức ngõ ra x(A,B,C) (dùng
MSB phương pháp đại số hoặc dùng bìa karnaugh):
– Dùng biến đổi đại số
7 8
2
4.3.1 Bộ dồn kênh/ chọn kênh

4.2 Các bước thiết kế
(Multiplexer/selector)
• Bước 5: (cuối cùng) Vẽ mạch • Định nghĩa: 2n ngõ vào, 1 ngõ ra và n ngõ điều
khiển/chọn. Tại mỗi thời điểm chỉ có 1 ngõ vào được
kết nối với ngõ ra, đó là ngõ vào có chỉ số được xác
định bởi tổ hợp nhị phân của n bit điều khiển
D0
D1
Ngoõ vaøo döõ lieäu
(Data Input)
X(A,B,C) = BC+AC+AB
Dm-1 Y
S0
Ngoõ vaøo löïa
choïn
Sn-1
(Select Input)
9 10
4.3.1 Bộ dồn kênh/ chọn kênh 4.3.1 Bộ dồn kênh/chọn kênh

Bộ MUX: 4->1 MUX: 4->1
• Ngõ vào Sơ đồ khối
• Sơ đồ mạch
Bảng hoạt động
– data: 4 Y= S1 S0 D0 + S1 S0 D1 + S1 S0 D2 + S1 S0 D3
D0
– chọn lựa: 2
• Ngõ ra: 1
D1
LSB
S0 .
D2
D3 Y S1 .
S0 (LSB)
. .
S1 D0
.
D1
. Y
Y= S1 S0 D0 + S1 S0 D1 + S1 S0 D2 + S1 S0 D3 D2
D3
11 12
3
IC dồn kênh 74LS151 4.3.1 Bộ dồn kênh/chọn kênh

IC dồn kênh: 74LS153: gồm 2 bộ MUX 4 1
14
A(LSB)
2
B
1
1G
6
1C0
5
1C1
7
4 1Y
1C2
3
1C3
15
2G
10
2C0
11
2C1 9
12 2Y
2C2
13
2C3
13 14
4.3.1 Bộ dồn kênh/chọn kênh 4.3.1 Bộ dồn kênh/chọn kênh

Dùng bộ MUX thực hiện biểu thức logic
• Mở rộng ngõ vào: • Dùng IC 74LS151 để thực hiện hàm:
– Ghép nối MUX 2k 2n-k 1
để tạo thành 1 MUX f(x,y,z) =  (0,1, 4, 7)
2n  1.
– Nguyên tắc: sử dụng các đầu chọn có trọng
số cao để điều khiển cho phép các IC lần lượt
hoạt động.
• Ví dụ:
– Sử dụng 2 IC 74LS151 để xây dựng mạch
dồn kênh 16  1.
15 16
4
4.3.1 Bộ dồn kênh/chọn kênh 4.3.2 Bộ phân kênh (Demultiplexer)

Dùng bộ MUX thực hiện biểu thức logic 12n
• Dùng IC 74LS153 để thực hiện hàm: • Định nghĩa: 1 ngõ vào, n ngõ điều khiển/chọn, 2n ngõ
ra. Tại mỗi thời điểm ngõ vào được kết nối với 1 ngõ ra,
f(x,y,z) =  (0,1, 5, 6)
đó là ngõ ra có chỉ số được xác định bởi tổ hợp nhị phân
của n bit điều khiển.
Sơ đồ khối
D Y0
Y1
S0(LSB)
Y2
S1 Y3
17 18
4.3.2 Bộ phân kênh

4.3.2 Bộ phân kênh (Demultiplexer)
Demux: 1->4
Sơ đồ khối Bảng sự thật
D Y0 LSB
Y1
S0(LSB)
Y2 S0 .
S1
.
Y3
S1
. .
Biểu thức ngõ ra D . Y0
.
. Y1
. . Y2
Y3
19 20
5
4.3.2 Bộ phân kênh

IC phân kênh 74LS155: gồm 2 bộ phân kênh 1  4 4.3.3. Mạch mã hóa (encoder)
2 1G 7
1Y0
1 1C 1Y1
6
5
• Mã hóa m đường tín hiệu vào (mã nhị phân 1
1Y2
13 A 1Y3 4 trong m = 2n) thành n đường tín hiệu ra. Tại một
3
B 2Y0
9 thời điểm chỉ có duy nhất một ngõ vào tích cực.
10
2Y1
14
2G 2Y2
11 Chỉ số của ngõ vào tích cực sẽ tạo tổ hợp nhị
15
2C 2Y3
12
phân ngõ ra.
Sơ đồ khối
I0 Z0
Maõ nhò phaân I1 Maõ nhò phaân
1 trong m Z1
n bit
Zn -1
Im-1
21 22
4.3.3. Mạch mã hóa (encoder) 4.3.3. Mạch mã hóa (encoder)

Rút gọn và sơ đồ
• Encoder 4 sang 2 I0 Z1 = I2 + I3
(LSB) Z0
I1 Z0 = I1 + I3
I2 Z1
I3
.
I3
Z1
Ngõ vào Ngõ ra I2
I0 I1 I2 I3 Z1 Z0
Z0
1 0 0 0 0 0
I1
0 1 0 0 0 1
0 0 1 0 1 0
0 0 0 1 1 1 SV tìm hiểu mạch mã hóa ưu tiên
23 24
6
4.3.4 Mạch giải mã
4.3.4 Mạch giải mã (decoder) Decoder 2->4, tích cực cao

Sơ đồ:
• Chức năng: ngược lại bộ mã hóa
– Ví dụ bộ mã hóa: chuyển mã nhị phân n bits thành mã nhị
phân 1 trong m, m=2n
X0 Y0
Maõ nhò phaân n X1 Y1 Maõ nhò phaân 1

bit
trong m
Xn-1
Y2n -1
25 26

4.3.4 Mạch giải mã
Decoder 2->4, tích cực thấp 4.3.4 Mạch giải mã
Bộ giải mã có thêm ngõ vào cho phép
• Bộ giải mã có ngõ vào cho phép: mạch có thêm 1
hoặc nhiều ngõ vào cho phép (EN). Khi EN tích cực
mạch mới hoạt động
27 28
7
4.3.4 Mạch giải mã 4.3.4 Mạch giải mã

Bộ giải mã có thêm ngõ vào cho phép
IC giải mã 74LS139: có hai bộ giải mã từ 2 sang 4, ngõ ra tích cực mức thấp
74LS138
29 30

Bộ giải mã có thêm ngõ vào cho phép Mở rộng ngõ vào/ra mạch giải mã
Bảng hoạt động IC74LS138
MSB • Nguyên tắc: sử dụng một vài bit có trọng

số lớn nhất để điều khiển đầu vào cho
phép.
• Ví dụ: Thực hiện mạch giải mã 3  8 sử dụng 74LS139
31 32
8

Dùng bộ giải mã thực hiện hàm logic Dùng bộ giải mã thực hiện hàm logic
• Mỗi ngõ ra của mạch giải mã n 2n (ngõ ra Viết lại các hàm:
tích cực mức cao) là một minterm n biến.
Ngõ ra tích cực mức thấp là một maxterm.
• Ví dụ: Dùng 74LS138 và các cổng logic để thực
hiện các hàm sau:
33 34
4.3.5 Bộ so sánh 4.3.5 Bộ so sánh

- Boä so saùnh laø heä toå hôïp coù nhieäm vuï so saùnh 2 soá nhị - Mạch so sánh 2 số nhị phân 1 bit
phaân khoâng daáu A vaø B (moãi soá n bit).
A B A>B A=B A<B Viết biểu thức Y1, Y2,Y3 ?.
- Sơ đồ khối:
(Y1) (Y2) (Y3) Vẽ mạch?
0 0 0 1 0
0 1 0 0 1
1 0 1 0 0
C1-Cm là các ngõ vào cho phép mở rộng sô bit so sánh. 1 1 0 1 0
35 36
9
4.3.5 Bộ so sánh 4.3.5 Bộ so sánh

- Mạch so sánh 2 số nhị phân 1 bit có ngõ vào điều khiển - Mạch so sánh 2 số nhị phân n bits: được tạo thành từ n mạch
so sánh 2 số nhị phân 1 bit có điều khiển
37 38
4.3.6. Bộ kiểm tra chẵn, lẻ (parity checker) 4.3.6. Bộ kiểm tra chẵn, lẻ (parity checker)
• Bit kiểm tra chẵn: tổng số bits bằng 1 của

dữ liệu và bit kiểm tra (be) là một số chẳn
• Bit kiểm tra lẻ: tổng số bits bằng 1 của dữ
liệu và bit kiểm tra (be) là một số lẻ.
39 40
10
Mạch số học Mạch số học

• Mạch cộng bán phần (Haft Adder-HA): cộng 2 • Mạch cộng toàn phần (Full Adder-FA): cộng 2 số
số nhị phân 1 bit, ngõ ra tổng S và số nhớ C nhị phân 1 bit với 1 bit nhớ được tạo từ bit nhớ
thấp hơn Cn-1, ngõ ra tổng S và số nhớ Cn
41 42
Mạch số học Mạch số học
43 44
11
4.4 Một số IC tổ hợp thường gặp 4.4 Một số IC tổ hợp thường gặp
• IC 74LS157: 4 Mux 2->1, • IC 74LS153: 2 Mux 4->1, • IC chọn kênh (dồn kênh) 8->1 : 74LS151
ngõ ra tích cực mức cao. ngõ ra tích cực mức cao.
45 46
4.4 Một số IC tổ hợp thường gặp 4.4 Một số IC tổ hợp thường gặp
Dùng 2 IC 74LS151 (8->1) thành IC chọn kênh (16->1) IC giải mã 74LS138
• IC giải mã 74LS139: 2 mạch giải mã 2->4,
ngõ ra tích cực mức thấp
47 48
12
4.4 Một số IC tổ hợp thường gặp
IC giải mã 74LS138
• IC giải mã 74LS138
Trường Đại Học Giao Thông Vận Tải - Khoa Điện Điện Tử - Bộ môn: Kỹ Thuật Máy Tính
49
Bài Giảng: Kỹ Thuật Số
13

Chuong 4

Uploaded by

Copyright:

Available Formats

You might also like

Chuong 4

Uploaded by

Document Information

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

Chuong 4

Uploaded by

Copyright:

Available Formats

Chương 4: Hệ tổ hợp

Chương 4: HỆ TỔ HỢP 4.1 Giới thiệu

Chương 4: Hệ tổ hợp Chương 4: Hệ tổ hợp

4.2 Các bước thiết kế 4.2 Cách thiết kế

4.2 Các bước thiết kế 4.2 Cách thiết kế

Chương 4: Hệ tổ hợp Chương 4: Hệ tổ hợp

4.2 Các bước thiết kế 4.2 Các bước thiết kế

4.3.1 Bộ dồn kênh/ chọn kênh

Chương 4: Hệ tổ hợp Chương 4: Hệ tổ hợp

4.3.1 Bộ dồn kênh/ chọn kênh 4.3.1 Bộ dồn kênh/chọn kênh

IC dồn kênh 74LS151 4.3.1 Bộ dồn kênh/chọn kênh

Chương 4: Hệ tổ hợp Chương 4: Hệ tổ hợp

4.3.1 Bộ dồn kênh/chọn kênh 4.3.1 Bộ dồn kênh/chọn kênh

4.3.1 Bộ dồn kênh/chọn kênh 4.3.2 Bộ phân kênh (Demultiplexer)

Chương 4: Hệ tổ hợp Chương 4: Hệ tổ hợp

4.3.2 Bộ phân kênh

4.3.2 Bộ phân kênh

Chương 4: Hệ tổ hợp Chương 4: Hệ tổ hợp

4.3.3. Mạch mã hóa (encoder) 4.3.3. Mạch mã hóa (encoder)

4.3.4 Mạch giải mã (decoder) Decoder 2->4, tích cực cao

Maõ nhò phaân n X1 Y1 Maõ nhò phaân 1

Chương 4: Hệ tổ hợp Chương 4: Hệ tổ hợp

4.3.4 Mạch giải mã 4.3.4 Mạch giải mã

4.3.4 Mạch giải mã 4.3.4 Mạch giải mã

MSB • Nguyên tắc: sử dụng một vài bit có trọng

4.3.4 Mạch giải mã 4.3.4 Mạch giải mã

Chương 4: Hệ tổ hợp Chương 4: Hệ tổ hợp

4.3.5 Bộ so sánh 4.3.5 Bộ so sánh

C1-Cm là các ngõ vào cho phép mở rộng sô bit so sánh. 1 1 0 1 0

4.3.5 Bộ so sánh 4.3.5 Bộ so sánh

Chương 4: Hệ tổ hợp Chương 4: Hệ tổ hợp

• Bit kiểm tra chẵn: tổng số bits bằng 1 của

Mạch số học Mạch số học

Chương 4: Hệ tổ hợp Chương 4: Hệ tổ hợp

Mạch số học Mạch số học

You might also like