МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ

НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ «ПОЛТАВСЬКА ПОЛІТЕХНІКА

ІМЕНІ ЮРІЯ КОНДРАТЮКА»

Навчально науковий інститут інформаційних технологій і робототехніки

Кафедра комп’ютерних та інформаційних технологій і систем

Лабораторна робота № 2
з навчальної дисципліни
"КОМП’ЮТЕРНА СХЕМОТЕХНІКА ТА АРХІТЕКТУРА КОМПʼЮТЕРІВ"

Виконала:
студент 105-ТН
Ковальов Владислав Олександрович
Перевірив:
Демиденко Максим Ігорович

Полтава 2023
 № Характеристика Значення Шлях
1 Тип ЦП QuadCore Intel ЦП
Pentium Silver
J5005, 2700 MHz
(27 x 100)
2 Псевдонім ЦП Gemini Lake-D
3 Степінг ЦП B0
4 Набори інструкцій x86, x86-64, MMX,
SSE, SSE2, SSE3,
SSSE3, SSE4.1,
SSE4.2, AES, SHA
5 Вихідна частота 1500 МГЦ
6 Мін./ макс множник ЦП 1.50 GHz,
2.80 GHz
7 Кеш L1 коду 32 Кб per core
8 Кеш L1 даних 24 Кб per core
9 Кеш L2 2x 4 Мб (On-Die,
ECC, Full-Speed)
10 Кеш L3 Немає
11 Тип корпуса 1090 Ball FCBGA
12 Розміри корпуса 24 mm x 25 mm
13 Технологічний процес 14 nm, CMOS, Cu,
High-K + Metal Gate
14 Типова потужність 10 W
15 CPU #1 Intel(R) Pentium(R)
Silver J5005 CPU @
1.50GHz, 1498 МГЦ
16 CPU #2 Intel(R) Pentium(R)
Silver J5005 CPU @
1.50GHz, 1498 МГЦ
17 Виробник CPUID GenuineIntel CPUID
18 Ім’я ЦП CPUID Intel(R) Pentium(R)
Silver J5005 CPU @
1.50GHz
19 Версія CPUID 000706A1h
20 Ідентифікатор платформи 44h / MC 01h
(FCBGA1296)
2Eh
21 Версія оновлення мікрокоду

22 Температура Tjmax 105 °C (221 °F)

Відповіді на запитання:
1 Немає єдиного рішення для вирішення задачі знаходження логічної адреси на
основі фізичної адреси, оскільки це залежить від контексту та налаштувань
конкретної системи. У більшості операційних систем, проте, існує механізм
перетворення фізичних адрес на логічні адреси, який зазвичай використовує
таблицю сторінок. Алгоритми, що використовуються в цьому процесі, можуть
відрізнятися в залежності від конкретної системи.
2. Розмір таблиці дескрипторів в комп'ютерах на базі МП IA-32 залежить від
кількох факторів, таких як режим роботи процесора, кількість та тип
сегментів у віртуальному адресному просторі, а також модель захисту, яка
використовується. У 32-бітному захищеному режимі процесора МП IA-32,
кожен дескриптор займає 8 байт, тому розмір таблиці дескрипторів буде
рівний кількості можливих дескрипторів, помноженій на 8 байт.
Кількість можливих дескрипторів залежить від режиму роботи процесора і
може бути обмежено налаштуваннями системного програмного забезпечення.
Наприклад, в режимі 32-бітної адресації з 4 ГБ фізичної пам'яті можуть бути
використані до 8192 дескрипторів (4096 для сегментів коду та даних кожен).
У режимі сумісності з ранішими 16-бітними версіями процесора, розмір таблиці
дескрипторів буде обмеженим 64 КБ, оскільки кожен дескриптор займає 8 байт,
тому таблиця може містити до 8192 дескрипторів.
У застосунках, які використовують велику кількість сегментів або
використовують моделі захисту, такі як мультирівнева захищена оперативна
система або віртуалізація, розмір таблиці дескрипторів може збільшуватися.
Отже, розмір таблиці дескрипторів у ОЗП ПК на основі МП IA-32 залежить від
декількох факторів і може змінюватися в залежності від потреб застосування та
налаштувань системного програмного забезпечення.
3. У контексті МП I8086 параграф - це одиниця адресації в ОЗП та ОПП, що
складається з 16 байтів. Кожен параграф має свій власний адресний простір, і
адреси пам'яті вказуються у вигляді сегментного адресу та зміщення, де
сегментний адрес вказує на початок параграфа, а зміщення вказує на
конкретний байт в параграфі.
Оскільки розмір параграфа дорівнює 16 байтам, кількість параграфів, які
можуть бути адресовані в адресному просторі МП I8086, залежить від розміру
адресного простору.
У МП I8086 адресний простір складається з 20-бітної адреси, тому загальна
кількість адресованих параграфів буде дорівнювати загальній кількості байтів в
адресному просторі поділених на 16 (розмір параграфа). Це дорівнює 2^20
байт / 16 байт = 65536 (64K) параграфів.
Отже, у адресному просторі МП I8086 розташовується 65536 параграфів.
4. У системах з сегментною адресацією, таких як МП IA-32, довільна комірка
пам'яті може бути адресована декількома можливими логічними адресами, в
залежності від сегмента, який використовується для адресації.
Для адресації комірки пам'яті потрібно вказати дві адресні складові: сегментний
та зміщення. Логічна адреса складається зі значення сегментного та зміщення
адреси, що ідентифікує певну комірку пам'яті.
Оскільки розмір сегмента та зміщення можуть бути різними, кількість
можливих логічних адрес для адресування однієї комірки пам'яті залежить від
розмірів сегмента та зміщення.
Для МП IA-32 розмір сегмента складається з 32 біт, тоді як розмір зміщення
складається з 16 біт. Отже, кількість можливих логічних адрес для адресування
однієї комірки пам'яті становить 2^32 * 2^16 = 2^48, що дорівнює 281 474 976
710 656.
Отже, можна адресувати довільну комірку пам'яті 281 474 976 710 656
можливими логічними адресами у МП IA-32.
5. У МП I8086 черга команд виконує функцію зберігання та обробки команд
процесора. Кожна команда в черзі знаходиться у вигляді коду операції та
необов'язкових операндів, і процесор виконує ці команди по черзі.
Черга команд у МП I8086 має фіксований розмір 6 байтів (або 3 слова), і може
зберігати до шести команд одночасно. Кожна команда займає різну кількість
байтів, від одного до шести, і черга команд здатна зберігати команди будь-якої
довжини, які можуть бути розміщені в будь-якому порядку.
Коли процесор виконує команди, він бере команди з початку черги та виконує
їх по черзі, звільняючи місце в черзі для наступних команд, які потім можуть
бути розміщені в будь-якому порядку.
Коли процесор виконує команди, він бере команди з початку черги та виконує
їх по черзі, звільняючи місце в черзі для наступних команд, які потрібно
виконати. Коли черга команд порожня, процесор чекає на нові команди для
виконання.
Отже, черга команд у МП I8086 забезпечує зберігання та обробку команд
процесора, а її розмір становить 6 байтів, що дозволяє зберігати до шести
команд.