Chương 4: Mạch logic tổ hợp

CHƯƠNG 4: MẠCH LOGIC TỔ HỢP

GIỚI THIỆU CHUNG

Các hàm logic được thực hiện nhờ các hệ vật lý gọi là các hệ logic hay là các mạch
logic. Trong chương 4 chúng ta đề cập đến các mạch logic tổ hợp, tức là các mạch
mà tín hiệu ở đầu ra chỉ phụ thuộc vào tín hiệu ở đầu vào của mạch tại thời điểm
đang xét. Nói cách khác, các tín hiệu ra không phụ thuộc vào "lịch sử " của tín hiệu
vào trước đó, nghĩa là các hệ này làm việc theo nguyên tắc không có nhớ. Hoạt
động của các mạch tổ hợp được mô tả bằng các bảng trạng thái hoặc bằng các hàm
chuyển mạch logic đặc trưng cho quan hệ giữa các đại lượng vào và ra của hệ
thống. Về mặt cấu trúc, các mạch tổ hợp không chứa một thiết bị hoặc một phần tử
nhớ thông tin nào cả.
4.1 KHÁI NIỆM CHUNG
4.1.1. Đặc điểm cơ bản của mạch tổ hợp
Trong mạch số, mạch tổ hợp là mạch mà trị số ổn định của tín hiệu đầu ra ở thời
điểm đang xét chỉ phụ thuộc vào tổ hợp các giá trị tín hiệu đầu vào. Đặc điểm cấu
trúc mạch tổ hợp là được cấu trúc nên từ các cổng logic. Vậy các mạch điện cổng ở
chương 2 và các mạch logic ở chương 3 đều là các mạch tổ hợp.
4.1.2. Phương pháp biểu diễn chức năng logic
Các phương pháp thường dùng để biểu diễn chức năng logic của mạch tổ hợp là
hàm số logic, bảng trạng thái, sử dụng logic, bảng Cac nô (Karnaugh), cũng có khi
biểu thị bằng đồ thị thời gian dạng xung.
Đối với vi mạch cỡ nhỏ (SSI) thường biểu diễn bằng hàm logic. Đối với vi mạch cỡ
vừa (MSI) thường biểu diễn bằng bảng trạng thái.
4.2 PHÂN TÍCH MẠCH LOGIC TỔ HỢP
Phân tích mạch logic tổ hợp là đánh giá, phê phán một mạch đó. Trên cơ sở đó, có
thể rút gọn, chuyển đổi dạng thực hiện của mạch điện để có được lời giải tối ưu theo
một nghĩa nào đấy.
4.2.1 Phân tích mạch logic tổ hợp

82
 Chương 4: Mạch logic tổ hợp

Phân tích mạch logic: rút gọn, chuyển đổi dạng thực hiện của mạch logic để có
được lời giải tốt nhất có thể.
Mạch tổ hợp có thể có hai hay nhiều tầng, có mạch đơn giản, có mạch phức tạp.
 Mạch đơn giản: lập bảng trạng thái, viết biểu thức, rút gọn, tối ưu, và vẽ
mạch.
 Mạch phức tạp: phân thành nhiều đoạn mạch để viết biểu thức, rút gọn,
tối ưu, và vẽ mạch.
4.2.2 Thiết kế mạch logic tổ hợp
Quá trình thiết kế mạch logic tổ hợp:
 Phân tích yêu cầu: xác định biến số đầu vào, hàm đầu ra, và mối quan hệ
giữa hàm và biến.
 Lập bảng trạng thái: Ứng với mỗi tổ hợp ngõ vào, đặt các mức logic ngõ
ra theo yêu cầu thiết kế, tất cả các khả năng ngõ ra của một mạch logic
có thể được biểu diễn thông qua bảng trạng thái.
 Từ bảng trạng thái suy ra biểu thức logic, rút gọn hàm logic: mạch logic
được thiết kế trực tiếp từ bảng trạng thái thường phức tạp, để việc thiết kế
tốt hơn: dùng số linh kiện ít hơn, nâng cao độ tin cậy của mạch, thực hiện
tối thiểu hóa hàm logic.
 Chuyển hàm logic thành mạch logic tổ hợp: dựa vào việc lựa chọn cổng
logic cụ thể, cần biến đổi hàm logic về dạng phù hợp.
Ví dụ 4.1: Thiết kế một mạch logic 3 ngõ vào A, B, C và ngõ ra sẽ ở mức cao khi
có ít nhất 2 ngõ vào ở mức cao.
Do có 3 ngõ vào: có 23=8 tổ hợp biến ngõ vào. Ngõ ra sẽ ở mức 1 khi 2 hay 3
ngõ vào ở mức 1, các trường hợp còn lại ngõ ra ở mức 0. Lập bảng trạng thái:

Bảng 4.1
A B C F Minterm
0 0 0 0
0 0 1 0
0 1 0 0

83
 Chương 4: Mạch logic tổ hợp

0 1 1 1 ABC
1 0 0 0
1 0 1 1 ABC
1 1 0 1 ABC
1 1 1 1 ABC
Biểu thức ngõ ra: F  ABC  ABC  ABC  ABC
Rút gọn: F  ABC  ABC  ABC  ABC  ABC  ABC
 BC  A  A  AC  B  B   AB C  C 

 AB  AC  BC
Mạch tổ hợp (hình 13.1):

1
B 3
2
C
7408
U7B
8 2 1

4
A 6 9
5
F

7408 CD4075B
U7C
9
8
10

7408

Hình 4.1
Hàm F có thể được biến đổi: F  A  B  C   BC

Mạch tổ hợp (hình 4.2).

Mạch hình 4.2 có phần đơn giản hơn vì chỉ sử dụng các cổng 2 ngõ vào thay vì
phải sử dụng cổng OR 3 ngõ vào như mạch hình 4.1. Trên thực tế người thiết kế
vẫn chọn mạch hình 13.1 bởi vì nhiều lý do, một trong những lý do là tín hiệu ngõ
vào A, B ở mạch hình 13.2 phải qua 2 tầng (3 cổng logic: [AND, OR], [AND])
trong khi mạch hình 13.1 chỉ qua 1 tầng (3 cổng AND) trước khi được đưa ra ngõ
ra. Điều này có thể ảnh hưởng rất lớn trong một hệ thống số tốc độ cao.

84
 Chương 4: Mạch logic tổ hợp

A
5

1
4
B 3 6

2
C
CD4081B

1
CD4071B
3
F

2
1
3 CD4071B
2

CD4081B

Hình 4.2
Lưu ý: Trong các ví dụ về thiết kế trên, các mạch được thực hiện thông qua các
cổng AND và OR, trong đó một hay nhiều cổng AND lái một cổng OR do biểu
diễn hàm dưới dạng minterm.
Khi biểu diễn hàm dưới dạng minterm ta có thể dễ dàng chuyển đổi các cổng
logic thành một cổng NAND duy nhất (lưu ý xem lại phần chuyển đổi đã khảo sát ở
chương 12), bởi vì cổng NAND là cổng logic có đáp ứng nhanh nhất trong họ logic
TTL, đây là một đặc tính quan trọng cần phải lưu ý.
Ví dụ 4.2: Chuyển mạch hình 4.1 sang mạch hình 4.3 chỉ dùng cổng NAND.

1
B 1 B 3
3
2
C 2 C
7408
CD4011A

U7B
5 1
A
8 2 1

4
A 4 2 9
6 9
F 6 8
F
5

7408 CD4075B CD4011A CD4023A

U7C
9 8
8 10
10 9

7408 CD4011A

Hình 4.1 Hình 4.3

13.3 Mạch mã hoá và giải mã
Một cách tổng quát, mã hóa dùng ký hiệu hay mã để biểu thị một đối tượng xác
định. Hệ thống điện tử số tiếp nhận thông tin dưới dạng mã nhị phân; các dữ liệu,
hay lệnh phải được biểu diễn ở dạng nhị phân. Mã nhị phân n bit có 2n trạng thái,
biểu thị 2n tín hiệu. Để tiến hành mã hóa N tín hiệu, cần sử dụng n bit sao cho
2n  N . Bộ mã hóa là mạch thực hiện việc mã hóa. Có nhiều bộ mã hóa khác nhau:

85
 Chương 4: Mạch logic tổ hợp

bộ mã hóa octal – binary, thập phân sang BCD8421, mã hoá 16 sang BCD8421,….
Mạch giải mã là quá trình phiên dịch hàm đã được gán bằng một từ mã, biến đổi
từ mã thành tín hiệu ở ngõ ra. Mạch thực hiện giải mã được gọi là bộ giải mã. Có
nhiều bộ giải mã khác nhau: giải mã 3 – 8, BCD – led 7 đoạn, BCD - thập phân,
…nhưng chúng đều có nguyên tắc hoạt động và phương pháp thiết kế tương tự
nhau.
13.3.1 Mạch mã hoá
Mạch logic mã hóa có mô hình như hình 4.4: chỉ một ngõ vào tích cực và từ mã
m-bit ngõ ra tùy vào ngõ vào nào được tích cực.

Hình 4.4
4.4.1.1. Bộ mã hoá thập phân sang BCD8421:
Bộ mã hoá nhị - thập phân là mạch điện chuyển mã hệ thập phân bao gồm 10 chữ
số, đầu ra là nhóm mã số nhị phân gọi là mã nhị phân BCD (Binary Coded
Decimal). Căn cứ vào công thức 2n ≥ N = 10 nên chọn n = 4. Mã nhị phân 4 bit có
16 tổ hợp (từ mã). Chỉ cần chọn 10 từ mã tuỳ ý trong số đó là đủ biểu thị 10 tín hiệu
đầu vào. Vậy có rất nhiều phương án

Hình 4-5- Sơ đồ khối mạch mã hóa

Bảng mã hoá BCD – 8421 thường dùng:

86
 Chương 4: Mạch logic tổ hợp

Bảng 4-4. Bảng mã hoá BCD – 8421:

Sơ đồ logic của bộ mã hoá BCD – 8421 được trình bày trên hình 4-6.

Hình 4.6. Sơ đồ logic của bộ mã hoá nhị - thập phân

Từ hệ phương trình trên ta có thể viết lại như sau (dùng định lý DeMorgan) và dùng
ma trận diode (cổng AND) để xây dựng mạch:

87
 Chương 4: Mạch logic tổ hợp

Hình 4-7. Mạch mã hóa dùng diode

13.3.1.2 Mạch mã hóa ưu tiên
Khi có 2 ngõ vào tích cực cùng lúc đối với một bộ mã hóa đơn giản sẽ dẫn đến
kết quả không mong muốn. Để tránh tình trạng trên, thường sử dụng bộ mã hóa ưu
tiên. Khi có 2 hay nhiều ngõ vào cùng tích cực thì ngõ ra sẽ tương ứng với ngõ vào
có độ ưu tiên cao nhất.
Xét một hệ thống với 2n ngõ vào, mỗi ngõ vào biểu thị cho một yêu cầu của một
thiết bị. Một cấu trúc thường được sử dụng trong một hệ thống con input/output của
bộ vi xử lý, ở đây các ngõ vào là các yêu cầu ngắt (hình 4.8). Để giải bài toán ưu
tiên đối với các ngõ vào nghĩa là khi có nhiều yêu cầu cùng một lúc, viết biểu thức
logic cho ngõ ra của bộ mã hóa ưu tiên.

Hình 4.8
Với mạch mã hóa ưu tiên 8 – 3 như bảng trạng thái 4.8

Bảng 4.3
Inputs Outputs
I0 I1 I2 I3 I4 I5 I6 I7 A2 A1 A0

88
 Chương 4: Mạch logic tổ hợp

1 0 0 0 0 0 0 0 0 0 0
x 1 0 0 0 0 0 0 0 0 1
x x 1 0 0 0 0 0 0 1 0
x x x 1 0 0 0 0 0 1 1
x x x x 1 0 0 0 1 0 0
x x x x x 1 0 0 1 0 1
x x x x x x 1 0 1 1 0
x x x x x x x 1 1 1 1

8 biến trung gian H0 đến H7

H7  I7

H6  I6 I7

H5  I5 I 6 I 7

H 4  I 4 I5 I6 I7
...
H 0  I 0 I1 I 2 I 3 I 4 I 5 I 6 I 7
Biểu thức ngõ ra:
A2  H 4  H 5  H 6  H 7
A1  H 2  H 3  H 6  H 7
A0  H1  H 3  H 5  H 7
Khi input 3 và 5 đều bằng 1, ngõ ra sẽ bằng 101 tương ứng với input 5.
Mạch mã hóa ưu tiên 8 - 3
Bảng 4.4

89
 Chương 4: Mạch logic tổ hợp

Hình 13.7
Input 7 có độ ưu tiên cao nhất.
74LS148 có hai ngõ ra GS và E0.
 GS (Group Select) tích cực mức 0 khi mạch hoạt động ở chế độ mã hóa và
có một trong số các ngõ vào đang tích cực.
 E0 (enable output) tích cực mức 0 khi EI (enable input) tích cực mức 0 và
không có ngõ vào nào tích cực.
Mạch mã hóa ưu tiên thập phân – BCD
Bảng 3.5

Hình 4.9
Khi không có ngõ vào nào được tác động, ngõ ra sẽ là 1111, vì ngõ ra là ngõ ra
đảo nên đảo của 1111 là 0000, giá trị BCD là 0 nên IC 74LS147 không có ngõ vào

90
 Chương 4: Mạch logic tổ hợp

IN0, khi ngõ vào IN9 ở mức thấp, thì ngõ ra tương ứng là 0110, đảo lại 1001 tương
ứng với mã BCD là 9.
Vì các ngõ ra là đảo cho nên để có được mã BCD đúng ở ngõ ra, phải thêm các
cổng đảo cho mỗi ngõ ra.

Hình 4.9: Mạch mã hóa bàn phím

Hình 4.9: Mạch mã hóa bàn phím, bàn phím có 10 phím nhấn từ 0 đến 9. Khi
một phím được nhấn, ngõ ra sẽ là mã BCD của phím nhấn đó. Khi có 2 phím được
nhấn cùng lúc thì phím ngõ ra sẽ là mã BCD của phím ưu tiên cao nhất
4.4.2 Mạch giải mã
Mạch logic giải mã N-bit nhị phân ngõ vào thành M đường ngõ ra, chỉ duy nhất
một đường ngõ ra ở mức tích cực ứng với một tổ hợp N-bit ngõ vào. Tên gọi khác
của bộ giải mã là bộ phát hiện mã.

Hình 4.10
13.3.2.1 Mạch giải mã 3 sang 8.

91
 Chương 4: Mạch logic tổ hợp

Mạch có 3 ngõ vào và 8 ngõ ra, còn được gọi là mạch giải mã nhị phân sang bát
phân (binary to octal decoder), với ngõ ra tích cực mức 1, có bảng sự thật (bảng
4.6).
Bảng 4.6
C B A Oo O1 O2 O3 O4 O5 O6 O7
0 0 0 1 0 0 0 0 0 0 0
0 0 1 0 1 0 0 0 0 0 0
0 1 0 0 0 1 0 0 0 0 0
0 1 1 0 0 0 1 0 0 0 0
1 0 0 0 0 0 0 1 0 0 0
1 0 1 0 0 0 0 0 1 0 0
1 1 0 0 0 0 0 0 0 1 0
1 1 1 0 0 0 0 0 0 0 1

Biểu thức ngõ ra: Oo  CBA , O1  CBA , O2  CBA , O3  CBA , O4  CBA ,

O5  CBA , O6  CBA , O7  CBA .

Nếu ngõ ra tích cực mức 0, làm tương tự.

Oo  CBA
O1  CBA
O2  CBA
O3  CBA
O4  CBA
O5  CBA
O6  CBA
O7  CBA
Hình 13.11

Ngõ vào cho phép

92
 Chương 4: Mạch logic tổ hợp

Đa số các bộ giải mã đều có một hoặc nhiều ngõ vào cho phép để điều khiển
hoạt động của bộ giải mã.
Giải mã 3 sang 8 dùng IC 74ALS138

E0 E1 E2 Outputs
0 0 1 Giải mã, ngõ ra tích cực theo mã ngõ vào của A2A1A0
1 x x Không giải mã, ngõ ra ở mức cao
x 1 x Không giải mã, ngõ ra ở mức cao
x x 0 Không giải mã, ngõ ra ở mức cao

Hình 4.12

Hình 4.13
Bảng sự thật IC74ALS138
Bảng 4.7

93
 Chương 4: Mạch logic tổ hợp

Khi E0  E1  0, E2  1 ; A2  0, A1  0, A0  1 : chỉ một ngõ ra Q1 tích cực (mức

thấp), các ngõ ra khác không tích cực (mức cao).
Khi E0  E1  0, E2  1 ; A2  1, A1  0, A0  1 : chỉ một ngõ ra Q5 tích cực (mức
thấp), các ngõ ra khác không tích cực (mức cao).
IC 74154 là một bộ chọn địa chỉ nhị phân 4 vào 16 ra. Ký hiệu logic của nó được
chỉ ra ở hình 4-10. Các đầu vào E1, E2, hoạt động theo tích cực thấp thường được sử
dụng để mở rộng dung lượng hoặc thay đổi chức năng logic của bộ chọn địa chỉ.
Ta có thể mở rộng dung lượng bộ chọn địa chỉ nhị phân bằng cách ghép các IC có
dung lượng nhỏ lại với nhau.

94
 Chương 4: Mạch logic tổ hợp

Hình 4-10. Sơ đồ chân của IC 74154

Ví dụ 4.1: Xây dựng mạch giải mã nhị phân 2 vào 4 ra và một đầu vào điều khiển
E.
Lời giải: Lập bảng trạng thái 4-6.

Bảng 4-6. Bảng trạng thái

Từ bảng trạng thái ta viết được biểu thức hàm ra như sau:

Từ biểu thức trên ta vẽ được sơ đồ logic như hình 4-9.

95
 Chương 4: Mạch logic tổ hợp

Hình 4-9. Sơ đồ logic mạch giải mã địa chỉ 2 vào – 4 ra

4.4.2.2 Mạch giải mã led 7 đoạn
Mã nhị phân BCD được chuyển sang thập phân và hiển thị các số thập phân bằng 7
đoạn sáng. 7 đoạn sáng có thể là LED hoặc tinh thể lỏng (LCD), ứng với mỗi tổ hợp
xác định các thanh sáng sẽ hiển thị một chữ số ở hệ đếm thập phân. Đối với LED,
mỗi đoạn là một diode phát quang, khi có dòng điện đi qua đủ lớn (từ 5mA đến
30mA) thì đoạn tương ứng sẽ sáng.
Ngoài 7 đoạn sáng chính, mỗi LED có thêm một diode để biểu thị dấu phân số khi
cần thiết.

Hình 4.14: Led 7 đoạn

LED 7 đoạn có 2 loại: loại anode chung (hình 4.15) và loại cathode chung (hình
4.16)

96
 Chương 4: Mạch logic tổ hợp

Hình 4.15: Led 7 đoạn anode chung Hình 4.16: Led 7 đoạn cathode chung
Mạch giải mã BCD sang LED 7 đoạn dùng IC 7446/47

Hình 4.17: Mạch giải mã BCD – LED 7 đoạn.

Hình 13.18: Led 7 đoạn ứng với các ngõ vào có thể có.
Xác định giá trị điện trở hạn dòng:
VCC  VLED
R
I LED
Để LED 7 đoạn sáng bình thường: VLED  2.7V , dòng I LED có giá trị từ
10mA  20mA . Nếu I LED  10mA thì R  230 , thường chọn R  220 .
LCD (liquid– crystal display): cũng có 7 đoạn (7 segments) như LED 7 đoạn. LCD
hoạt động với tín hiệu ac có mức điện áp thấp: 3Vrms  15Vrms , tần số hoạt động
thấp: 25Hz  60Hz , dòng cung cấp rất bé.

97
 Chương 4: Mạch logic tổ hợp

LCD tiêu thụ năng lượng ít hơn LEDs, được sử dụng rộng rãi ở các thiết bị dùng
pin: máy tính, đồng hồ đeo tay điện tử, các thiết bị đo lường điện tử. LCD điều
khiển sự phản chiếu của nguồn sáng. Nguồn sáng là ánh sáng xung quanh như ánh
sáng mặt trời, hay ánh sáng của đèn trong phòng.
 Reflective LCDs dùng ánh sáng xung quanh.
 Backlit LCDs là LCDs dùng nguồn sáng nhỏ là một thành phần của bộ
phận hiển thị.
Khi không có sự chênh lệch điện áp giữa segment và blackblane, segment ở
trạng thái tắt (nonactivated). Các segment: d, e, f và g tắt và phản chiếu ánh sáng
tới, các segment không tương phản với màu nền (hình 4.19).
Khi có điện áp ac thích hợp giữa segment và blackblane, segment ở trạng thái
sáng (activated). Các segment a, b, c ở trạng thái sáng, không phản chiếu ánh sáng
tới. Vì vậy, các segment này có màu tối tương phản màu nền (hình 13.19)

Hình 4.19
Điện áp ac để làm sáng 1 segment là điện áp giữa segment và blackblane (điểm
chung của tất cả các segment). Segment và blackblane tạo nên một tụ điện, kéo
dòng bé và tần số ac thấp nhưng không thấp hơn 25Hz.
Để lái một LCD, theo nguyên tắc 1 segment sẽ sáng khi có một điện áp ac đặt
giữa segment và blackblane, và segment sẽ tắt khi không có áp ac này.
Để có một điện áp ac người ta tạo ra một sóng vuông (hình 4.20)

98
 Chương 4: Mạch logic tổ hợp

Hình 4.20 Phương pháp kích thích 1 thanh LCD

Mạch lái LCD 7 đoạn (hình 4.21)

Hình 4.21
4.4.2.3. Thiết kế bộ giải mã BCD sang 7 đoạn
Các đầu vào D,C,B, A là mã BCD 8421. Trong đó 6 trạng thái từ 1010 † 1111
không được sử dụng, đánh dấu chéo “X” để xử lý tối thiểu hoá. Tín hiệu đầu ra
a,b,c,d,e,f,g dùng để kích sáng LED tương ứng của hiển thị 7 thanh.
Ở đây xét mạch giải mã có các đầu ra tích cực ở mức thấp, dùng LED anode chung.

99
 Chương 4: Mạch logic tổ hợp

Bảng 4-7 là bảng trạng thái bộ giải mã BCD sang bảy đoạn.

Tối thiểu hoá dùng phương pháp bảng Karnough. Chúng ta chọn dùng cổng
NORAND trong sơ đồ. Do đó, đầu tiên ta tối thiểu hoá bằng hàm đảo, bằng dạng
OR-AND đối với các giá trị 0 của hàm đầu ra, sau đó lấy đảo thì được dạng
NORAND đối với các giá trị 1 của hàm đầu ra.

Hình 4-15. Bảng Karnaugh hàm logic đầu ra của các LED hiển thị a, b, c, d, e, f, g

100
 Chương 4: Mạch logic tổ hợp

Bộ giải mã BCD sang 7 đoạn (loại 7447).

Vi mạch 7447 là mạch giải mã nhị phân sang 7 đoạn có đầu ra tác động thấp nên
đèn chỉ thị 7 đoạn là LED có anode chung.
Sơ đồ nối mạch giữa 7447 và chỉ thị 7 đoạn được trình bày trên hình 4-16.

Hình 4-16. Sơ đồ nối 7447 và LED anode chung

101
 Chương 4: Mạch logic tổ hợp

Đối với IC 7447 người ta thiết kế có 2 chân RBO (Riple Blanking Output – Đầu ra
xoá nối tiếp) và RBI (Riple Blanking Intput – đầu vào xóa nối tiếp)
Khi RBO = 0 thì LED tắt. Khi DCBA = 0000 tương ứng hiển thị số 0. Nếu RBI = 0
thì LED tắt, còn các đầu vào ở giá trị khác, đầu ra hiển thị các chữ số khác 0 vẫn
sáng bình thường
4.4.3. Các bộ biến mã
Có nhiều loại mã nhị phân được dùng trong các hệ thống kỹ thuật số. Một vài mã
này là nhị phân được tạo mã sang BCD, BCD dư 3, Gray, Gray dư 3, bát phân hoặc
thập lục phân…Thông thường người ta yêu cầu đổi từ mã này sang mã khác. Ví dụ
đầu vào của hệ thống kỹ thuật số có thể là mã NBCD, đầu ra có thể là LED 7 đoạn,
hệ thống này xử lý dữ liệu theo dạng nhị phân nên dữ liệu phải chuyển từ mã
NBCD sang mã nhị phân.
Các bộ biến mã có thể được thiết kế bằng cách sử dụng các cổng logic, các bộ ghép
kênh và phân kênh. Tuy nhiên trên thực tế có một số loại IC có sẵn để thực hiện
chức năng này.
4.4.3.1. Bộ biến mã từ nhị phân sang Gray
Bảng 4-8 là bảng trạng thái mô tả mối quan hệ giữa mã nhị phân và mã Gray 3 bit.

Bảng 4-8. Bảng trạng thái mạch biến mã

Từ bảng trạng thái 4-9 ta viết được biểu thức của hàm ra như sau:

102
 Chương 4: Mạch logic tổ hợp

Từ đó ta vẽ được sơ đồ logic như trên hình 4-17.

Hình 4-17. Mạch điện thực hiện bộ biến mã từ nhị phân sang Gray
4.4.3.2. Bộ biến mã từ Gray sang nhị phân
Bảng 4-9 là bảng trạng thái mô tả mối quan hệ giữa mã nhị phân và mã Gray 3

Bảng 4-9. Bảng trạng thái mạch biến mã

Từ bảng trạng thái 4-9 ta viết được biểu thức của hàm ra như sau:

103
 Chương 4: Mạch logic tổ hợp

Hình 4-18. Mạch điện thực hiện bộ biến mã từ Gray sang nhị phân
4.5. BỘ GHÉP KÊNH VÀ PHÂN KÊNH
4.5.1 Bộ ghép kênh (MUX-Multiplexer)
Bộ ghép kênh còn gọi là bộ dồn kênh (hay bộ hợp kênh), nó cũng được gọi là bộ
chọn dữ liệu (Data Selector). Chức năng logic cơ bản của bộ ghép kênh là dưới sự
điều khiển của tín hiệu chọn (n đầu vào điều khiển) thực hiện chọn ra kênh nào đó
(trong số 2n kênh đầu vào) để nối thông tín hiệu đầu vào được chọn đến đầu ra.
Hình 4-19 trình bày sơ đồ khối và sơ đồ logic của bộ ghép kênh 4 đầu vào và 1 đầu
ra dữ liệu.

104
 Chương 4: Mạch logic tổ hợp

Hình 4-19. Bộ ghép kênh 4 vào – 1 ra: a) Sơ đồ khối, b) Sơ đồ logic

Trong hình 4-19 có n = 2 đầu vào điều khiển; D3, D2, D1, D0 là 2n = 4 đầu vào dữ
liệu được chọn; Y là đầu ra và G là đầu vào chọn chip tích cực mức thấp cho phép
bộ ghép kênh làm việc.

105
 Chương 4: Mạch logic tổ hợp

Bảng 4-10. Bảng chức năng của bộ ghép kênh.

Hàm logic đầu ra:

4.5.2. Bộ phân kênh (Demultiplexer: DMUX)

Bộ phân kênh là một mạch logic tổ hợp có một đường vào và nhiều đường ra dữ
liệu. Khác với bộ ghép kênh, bộ phân kênh làm chức năng chọn, truyền dữ liệu từ
một đường vào dữ liệu đến các đường ra riêng biệt. Cũng giống bộ ghép kênh, bộ
phân kênh cũng có các đường vào điều khiển (n đường) chọn đầu ra (2n đầu ra).
Đầu vào được nối với đầu ra nào là tuỳ theo tổ hợp giá trị của các đầu vào điều
khiển.
Sơ đồ khối mô tả chức năng của bộ phân kênh một đầu vào, 4 đầu ra được trình bày
trên hình 4-20a.

106
 Chương 4: Mạch logic tổ hợp

Hình 4-20. a) Sơ đồ khối và b) Sơ đồ logic của bộ phân kênh 1 đầu vào và 4 đầu ra
dữ liệu
Từ sơ đồ khối hình 4-20a ta thấy bộ phân kênh này có hai đầu vào điều khiển là A,
B một đầu vào dữ liệu D và 4 đầu ra dữ liệu được ký hiệu là Y0, Y1, Y2, Y3.

Bảng 4-11. Bảng trạng thái của bộ phân kênh 1 vào 4 ra.

107
 Chương 4: Mạch logic tổ hợp

Ta có thể lập bảng trạng thái biểu diễn sự hoạt động của bộ phân kênh trên như
bảng 4-11.
Từ bảng trạng thái 4-11 ta viết được biểu thức logic của bộ phân kênh như sau:

Biểu thức logic tương đương với sơ đồ logic của bộ phân kênh như hình 4-20.
4 5.3. Một số ứng dụng của bộ ghép kênh và phân kênh
4.5.3.1. Định tuyến dữ liệu
Có nhiều dữ liệu được định hướng tới một đích duy nhất, khi đó sử dụng bộ ghép
kênh sẽ cho phép chọn dữ liệu nào (định tuyến đầu vào) hướng tới đích, các dữ liệu
không được chọn sẽ bị cấm không tới được đích.
4.5.3.2. Chuyển đổi luồng dữ liệu từ song song sang nối tiếp và ngược lại
Một luồng dữ liệu số song song có tính chất mọi bit của nó xuất hiện đồng thời,
luôn có ưu thế về tốc độ xử lý nhanh nhưng khi truyền trên khoảng cách xa sẽ tốn
nhiều đường truyền nên thông thường nó được chuyển đổi thành dữ liệu kiểu nối
tiếp (với tính chất các bit xuất hiện tuần tự) trước khi đi đến đường truyền nhờ bộ
ghép kênh-MUX.
Ví dụ 4.2: Hình 4-21 cho phép thực hiện biến đổi 8 bit dữ liệu 8 bit song song
thành một dãy nối tiếp theo trật tự xác định nhờ các tín hiệu chọn A2A1A0 luân
chuyển tuần tự từ trạng thái 000 đến trạng thái theo một chu kỳ xác định nhờ khối
tạo xung nhịp (clock) tạo ra xung có chu kỳ là TB.

108
 Chương 4: Mạch logic tổ hợp

Hình 4-21. Chuyển dữ liệu song song 8 bit sang dãy nối tiếp 8 bit sau 8 xung nhịp
4.5.3.3. Tạo hàm logic
Sử dụng MUX tạo hàm logic trực tiếp từ bảng trạng thái không cần rút gọn, với
mục đích này các đầu vào chọn (đầu vào địa chỉ) là các biến logic, mỗi đầu vào dữ
liệu được nối thường xuyên với mức cao (logic 1) hay mức thấp (logic 0) tùy theo
bảng trạng thái.
Ví dụ: F ( A, B, C )   (1,2,6,7)

Từ biểu thức trên ta lập được bảng trạng thái 4-12.

Bảng 4-12. Bảng trạng thái

109
 Chương 4: Mạch logic tổ hợp

Hình 4-22. Sơ đồ logic thực hiện hàm F

Có nhiều cách chọn đầu vào địa chỉ và đầu vào dữ liệu: Nếu ta chọn A, B là đầu vào
địa chỉ thì C sẽ là đầu vào dữ liệu, hoặc ta chọn B, C là đầu vào địa chỉ thì A sẽ là
đầu vào dữ liệu, hoặc ta chọn A, C là đầu vào địa chỉ thì B sẽ là đầu vào dữ liệu (tùy
theo người sử dụng). Ví dụ ở đây ta chọn A, B là đầu vào địa chỉ và C là đầu vào dữ
liệu thì được:
+ AB = 00 thì F = C;
+ AB = 01 thì ; F  C
+ AB = 10 thì F = 0;
+ AB = 11 thì F = 1;
Từ các biểu thức trên vẽ được sơ đồ mạch thực hiện như hình 4-22.
4.6. BỘ SỐ HỌC.
4.6.1. Bộ cộng.
Để xây dựng mạch thực hiện phép cộng hai số cần nắm vững nguyên tắc bộ cộng
đầy đủ 1 bit, trên cơ sở đó xây dựng bộ cộng song song n bit. Cụ thể trong phần này
sẽ giới thiệu phương pháp xây dựng bộ cộng song song 4 bit từ bộ cộng toàn phần
(đầy đủ) 1 bit.

110
 Chương 4: Mạch logic tổ hợp

4.6.1.1. Bộ cộng bán phần (Half Adder – HA)

Nguyên tắc hoạt động của bộ cộng bán phần được diễn tả bởi bảng trạng thái 4-13.

Bảng 4-13. Bảng trạng thái của mạch HA

Hình 4-23. a) Sơ đồ khối của HA, b) Sơ đồ logic

Từ bảng trạng thái, suy ra biểu thức logic của HA:

Sơ đồ khối và sơ đồ logic của HA được trình bày trên hình 4-23.

4.6.1.2. Bộ cộng đầy đủ (Bộ cộng toàn phần – Full Adder - FA)
Bảng trạng thái của FA được trình bày ở bảng 4-14.

111
 Chương 4: Mạch logic tổ hợp

Bảng 4-14. Bảng trạng thái của bộ FA

Từ bảng trạng thái suy ra hàm logic của FA:

Hình 4-24. a) Sơ đồ khối của FA, b) Mạch logic

Có thể xây dựng mạch FA từ hai mạch HA. Sơ đồ logic của FA từ hai HA được
trình bày trên hình 4-25.

112
 Chương 4: Mạch logic tổ hợp

Hình 4-25 Sơ đồ mạch FA.

4.6.1.3. Bộ cộng song song 4 bit.

Giả sử ta có hai số nhị phân 4 bit A và B. Trong đó:

113
 Chương 4: Mạch logic tổ hợp

Hình 4-26. Bộ cộng song song 4 bit

Với A0, B0 là cột có trọng số bé nhất của 2 số A và B (20). A3, B3 là cột có trọng số
lớn nhất của 2 số A và B (23). Từ bộ cộng nhị phân 1 bit ta có thể đưa ra mạch của
bộ cộng song song 4 bit thực hiện phép cộng hai số A và B như hình 4-26.
4.6.2. Bộ trừ song song 2 số nhị phân n bit.
4.6.2.1. Bộ trừ bán phần (Half Subtractor – HS)
Nguyên tắc hoạt động của bộ hiệu bán phần được diễn tả bởi bảng trạng thái 4-15.

Bảng 4-15. Bảng trạng thái của mạch HS

Từ bảng trạng thái, suy ra biểu thức logic của HS:

Sơ đồ khối và sơ đồ logic của HS được trình bày trên hình 4-27.

114
 Chương 4: Mạch logic tổ hợp

Hình 4-27. a) Sơ đồ khối của HA, b) Sơ đồ logic

4.6.2.2. Bộ trừ toàn phần (Full Subtractor – FS)
Bảng 4-16 là bảng trạng thái của bộ trừ đầy đủ.

Bảng 4-16. Bảng trạng thái của bộ trừ

Hàm logic:

Sơ đồ khối và sơ đồ logic được trình bày trên hình 4-28.

Nếu Bi = 0 ta có mạch trừ bán phần.

115
 Chương 4: Mạch logic tổ hợp

Hình 4-28. Sơ đồ của FS: a) Sơ đồ khối; b) Sơ đồ logic

4.6.2.2. Bộ trừ 2 số nhị phân n bit.
Trong máy tính người ta dùng các bộ cộng để thực hiện phép tính trừ. Dưới đây ta
khảo sát điều đó.

Hình 4-29. Sơ đồ chuyển mạch FA thành FS

Hàm logic của FS:

116
 Chương 4: Mạch logic tổ hợp

Ta biến đổi hàm B0:

Giá trị của hiệu

Như vậy hàm logic cho FS sẽ là:

So sánh với hàm logic của FA, ta thấy có thể xây dựng mạch FS từ mạch FA một
cách dễ dàng bằng cách mắc các cổng đảo vào các đầu bi, Bi và B0 như hình 4-29.
Sơ đồ khối của mạch tổng song song và hiệu song song hai số nhị phân n bit gần
như nhau. Muốn dùng các mạch FA để thực hiện 2 phép tính tổng về hiệu, ta cần
thêm một đầu điều khiển SUB/ADD như sơ đồ tổng hiệu 2 số nhị phân 4 bit hình 4-
30.
- Khi SUB/ADD = 0 mạch thực hiện phép cộng, các giá trị B0 … B3 qua các cổng
XOR không đổi và đưa vào FA để làm phép cộng S = C0S3S2S1S0.
- Khi SUB/ADD = 1 mạch thực hiện phép trừ, các giá trị B0 B1 B2 B3 qua cổng XOR
biến thành B0 B1 B2 B3 (số bù 1). Đầu vào Ci được nối với đầu vào SUB/ADD = 1, tức

là Ci = 1. Như vậy số bù một thành B0 B1 B2 B3 được cộng với Ci = 1 trở thành số bù

hai, nghĩa là mạch thực hiện A + (-B). Vậy kết quả của phép trừ . D  B0 D0 D1 D2 D3

117
 Chương 4: Mạch logic tổ hợp

Trong kết quả B0 là đầu ra mượn, xác định dấu của D, B0 = 0 là số dương, B0 = 1 là
số âm.

Hình 4-30. Sơ đồ mạch tổng hiệu 2 số nhị phân 4 bit

4.6.3. Bộ cộng, trừ theo bù 1 và bù 2.
Trong chương 1 đã đề cập đến cộng/ trừ theo bù 1 và bù 2.
Cộng/ trừ theo bù 1 có nghĩa là số dấu trừ biến thành dấu cộng thông qua phép bù 1.
Khi thực hiện cộng, nếu xuất hiện bit tràn thì phải cộng vào kết quả đề được đáp số
chính xác.
Cộng/ trừ theo bù 2 có nghĩa là số dấu trừ biến thành dấu cộng thông qua phép bù 2.
Khi thực hiện cộng, nếu xuất hiện bit tràn thì phải bỏ bit đó đi.

118
 Chương 4: Mạch logic tổ hợp

Hình 4.31 mạch cộng/trừ theo bù 1

Hình 4-31 và 4-32 giới thiệu mạch cộng/trừ theo bù 1 và 2 sử dụng IC 7483 (cộng 2
số nhị phân 4 bit) và IC 7486 (XOR).

Hình 4-32. Mạch cộng/trừ theo bù 2

4.6.4. Bộ cộng số BCD.
Thông thường mã BCD dùng để biểu diễn các số thập phân, ví dụ máy tính cầm tay.
Do đó, cần thiết phải thực hiện phép cộng và phép trừ trong mã BCD.

119
 Chương 4: Mạch logic tổ hợp

Hình 4-33. Mạch cộng 2 số NBCD có nhớ và hiệu chỉnh

Để tìm mạch hiệu chỉnh ta lập bảng Karnough của những tổng cần hiệu chỉnh đó là
các tổng có giá trị: 9 < S < =15:
Sau khi rút gọn, có hàm hiệu chỉnh: F = S3S2 + S3S1

Bảng 4.20: Bảng trạng thái tìm hàm hiệu chỉnh

120
 Chương 4: Mạch logic tổ hợp

4.6.5. Bộ cộng/trừ số BCD theo bù.

Hình 4-34. Mạch logic của mạch cộng/trừ số BCD theo bù 9

Phép trừ số thập phân cũng được thay thế bởi phép cộng với số bù của nó. Có hai
loại mã bù thường được dùng cho số thập phân là bù 10 và bù 9. (Xem chương 1).
Hình 4-34 là mạch điện cộng/trừ số BCD.
4.6.6. Bộ nhân số nhị phân.
Phép nhân số nhị phân được tiến hành thông qua phép cộng và dịch trái (xem
chương 1). Mạch nhân có thể thực hiện theo hai phương pháp: dùng mạch tổ hợp và
dùng mạch tuần tự.
4.6.6.1. Bộ nhân dùng mạch tổ hợp.
Phương pháp này được thực hiện theo trình tự các bước nhân thông thường.
Ví dụ: A3A2A1A0 x B1B0 = (A3A2A1A0 x B0) +(A3A2A1A0 x B1 x 2);
Số 2 ở đây có nghĩa là dịch sang bên trái một bit theo đúng trình tự nhân thông
thường. Từ đó ta có thể xây dựng mạch thực hiện phép nhân như hình.

121
 Chương 4: Mạch logic tổ hợp

Hình 4-42. Bộ nhân dùng mạch tổ hợp

4.6.6.2. Bộ nhân dùng mạch tuần tự.
Bộ nhân kiểu này gồm có các thanh ghi dịch (sẽ được đề cập ở chương 5). Thanh
ghi chính dùng để ghi cố định số bị nhân, thanh ghi phụ dùng để chứa các kết quả
trung gian trong quá trình thực hiện phép nhân. Tại thời điểm ban đầu tất cả các
thanh ghi dịch đều bị xóa về 0. Khi kết thúc quá trình nhân thì các thanh ghi làm bộ
chứa sẽ chứa kết quả phép nhân. Giống như bộ nhân dùng mạch tổ hợp, bộ nhân
này cũng dùng bộ cộng nhị phân 4 bit. Ngoài ra còn có thêm mạch điều khiển để
thực hiện chức năng dịch, cộng. Quá trình nhân sẽ dừng lại ở số lần dịch là (n+1)
với n là số bit của số nhân. Sơ đồ khối của mạch được trình bày trên hình 4-36.

122
 Chương 4: Mạch logic tổ hợp

Hình 4-36. Sơ đồ khối bộ nhân dùng mạch tuần tự

4.7. MẠCH SO SÁNH.
Trong các hệ thống số, đặc biệt là trong máy tính, thường thực hiện việc so sánh hai
số. Hai số cần so sánh có thể là các số nhị phân, có thể là các ký tự đã mã hoá nhị
phân. Mạch so sánh có thể hoạt động theo kiểu nối tiếp hoặc theo kiểu song song.
Trong phần này ta sẽ nghiên cứu bộ so sánh theo kiểu song song.
4.7.1. Bộ so sánh bằng nhau.
4.7.1.1. Bộ so sánh bằng nhau 1 bit.

123
 Chương 4: Mạch logic tổ hợp

Hình 4-37. Sơ đồ logic hàm ra của Bảng 4-18

bộ so sánh bằng 1 bit

Xét 2 bit ai và bi, gọi gi là kết quả so sánh. Từ đó là có bảng trạng thái 4-18.
Từ bảng trạng thái 4-28, ta viết được biểu thức hàm ra:
g i  ai bi  ai .bi  ai  bi

Do vậy, vẽ được logic hàm ra trên hình 4-37.

4.7.1.2. Bộ so sánh bằng nhau 4 bit.
So sánh hai số nhị phân 4 bit A = a3a2a1a0 với B = b3b2b1b0. Vậy hai số A và B bằng
nhau khi a3 = b3, a2 = b2, a1 = b1, a0 = b0.
Biểu thức đầu ra tương ứng là:
G  g1.g 2 .g 3 .g 4

với g 3  a3  b3 ; g 2  a2  b2 g1  a1  b1 g 0  a0  b0

4.7.2 Mạch so sánh

Trong các hệ thống số, đặc biệt trong máy tính, thường thực hiện việc so sánh
hai số. Hai số có thể là các số nhị phân hay các ký tự đã mã hóa nhị phân.

Bảng 13.10: Bảng trạng thái bộ so sánh

A B f A B f A B f A B

0 0 0 1 0

0 1 1 0 0

1 0 0 0 1

1 1 0 1 0

Từ bảng trạng thái, suy ra biểu thức ngõ ra:

f A B  AB

f AB  A  B

f AB  AB

124
 Chương 4: Mạch logic tổ hợp

A 1 2
1
3
B 2 f(A<B)

1
3
2 f(A=B)

1
3
1 2 2 f(A>B)

Hình 4.50: Sơ đồ mạch so sánh

Một số IC so sánh thường được dùng hiện nay: 7485, 74LS85, 74HC85. Các IC
này so sánh số nhị phân 4 bit.

4.7.2.2. Bộ so sánh 4 bit (So sánh lớn hơn).

So sánh hai số nhị phân 4 bit A = a3a2a1a0 với B = b3b2b1b0. Số A lớn hơn số B khi:
a3 > b3 hoặc a3 = b3 và a2 > b2 hoặc a3 = b3 và a2 = b2 và a1 > b1 hoặc a3 = b3 và a2 = b2
và a1 = b1 và a0 >b0.
Từ đó, có biểu thức hàm ra là

Từ biểu thức trên ta vẽ được sơ đồ logic 4-39.

125
 Chương 4: Mạch logic tổ hợp

Hình 4-39. Mạch điện bộ so sánh lớn hơn 4 bit

Một trong những bộ so sánh thông dụng hiện nay là 7485, 74LS85, 74HC85 - IC
này so sánh 2 số nhị phân 4 bit.
IC 74HC85 có 8 đường vào dữ liệu là 2 số nhị phân 4 bit A3A2A1A0 và B3B2B1B0 và
3 đầu ra tích cực mức cao thể hiện 3 kết quả của phép so sánh. Ngoài ra IC này còn
có 3 đầu vào nối tầng để mở rộng phép so sánh.
Ví dụ muốn thực hiện so sánh 2 số nhị phân 8 bit ta phải nối 2 IC 7485. Hình 4- 40
giới thiệu cách đấu nối IC.

Hình 4-40. Cách mắc IC 74HC85 khi so sánh 2 số nhị phân 8 bit

126
 Chương 4: Mạch logic tổ hợp

4.8. MẠCH TẠO VÀ KIỂM TRA CHẴN LẺ.

Có nhiều phương pháp mã hoá dữ liệu để phát hiện lỗi và sửa lỗi khi truyền dữ liệu.
Phương pháp đơn giản nhất là thêm một bit vào dữ liệu được truyền đi sao cho số
chữ số 1 trong dữ liệu luôn là chẵn hoặc lẻ. Bit thêm vào đó được gọi là bit chẵn/lẻ.
Để thực hiện được việc truyền dữ liệu theo kiểu đưa thêm bit chẵn, lẻ vào dữ liệu
chúng ta phải:
Xây dựng sơ đồ tạo được bit chẵn, lẻ để thêm vào n bit dữ liệu.
Xây dựng sơ đồ kiểm tra hệ xem đó là hệ chẵn hay lẻ với (n + 1) bit ở đầu vào (n bit
dữ liệu, 1 bit chẵn/lẻ).

Bảng 4-20. Mã BCD 8421 chẵn / lẻ

Mã chẵn và mã lẻ là hai loại mã có khả năng phát hiện lỗi hay dùng nhất. Để thiết
lập loại mã này ta chỉ cần thêm một bit chẵn/ lẻ (bit parity) vào tổ hợp mã đã cho,
nếu tổng số bit 1 trong từ mã (bit tin tức + bit chẵn/lẻ) là chẵn thì ta được mã chẵn
và ngược lại ta được mã lẻ.
Bảng 4-20 là một ví dụ về mã chẵn/lẻ.
4.8.2. Mạch tạo bit chẵn/lẻ.

127
 Chương 4: Mạch logic tổ hợp

Hình 4-41. Sơ đồ khối của mạch tạo bit chẵn/lẻ

Gọi 3 bit của dữ liệu là d1, d2, d3 và Xe, Xo là 2 bit chẵn, lẻ thêm vào dữ liệu. Từ đó
lập được bảng trạng thái 4-21.

Bảng 4-21. Bảng trạng thái của mạch tạo bit chẵn lẻ

CÂU HỎI ÔN TẬP

1 Thiết kế mạch logic thực hiện như bảng :

A B C f

0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 1

128
 Chương 4: Mạch logic tổ hợp

1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1

2 Thiết kế mạch cộng toàn phần từ mạch cộng bán phần.

3 Cho hàm Boolean sau:
Y   DCBA  3,5,6,11,12,13,14,15  d  4,7,89 

a. Rút gọn hàm Y, biểu diễn hàm Y dùng cổng logic

b. Từ hàm Y rút gọn, biến đổi lại mạch logic dùng toàn cổng NOR
c. Thực hiện hàm Y dùng MUX 8 sang 1 (74LS151)
4 Cho hàm Boolean sau:
Y   ABC  0,1,4   d  3,6 

a. Rút gọn hàm Y, biểu diễn hàm Y dùng cổng logic

b. Từ hàm Y rút gọn, biến đổi lại mạch logic dùng toàn cổng NAND
c. Thực hiện hàm Y dùng giải mã 3 sang 8 (74LS138)
5 Thiết kế mạch logic có 3 ngõ vào A, B, C. Ngõ ra ở mức CAO khi có 2 ngõ vào ở
mức THẤP.
6 Một số nhị phân 4 bit được ký hiệu A3 A2 A1 A0 , với A3 là MSB. Thiết kế mạch logic
có ngõ ra ở mức HIGH khi các số nhị phân lớn hơn 0010 và nhỏ hơn 1000.
7 Vẽ lại mạch logic ở bài 13.5 chỉ dùng cổng NAND
8 Vẽ lại mạch logic ở bài 13.6 chỉ dùng cổng NAND
9 Thiết kế một mạch logic 3 ngõ vào, 1 ngõ ra với điều kiện: tín hiệu vào A đến ngõ
ra Y chỉ khi ngõ vào điều khiển B ở mức THẤP và ngõ vào điều khiển C ở mức
CAO; các trường hợp còn lại ngõ ra ở mức THẤP.
10 Thiết kế mạch logic điều khiển tín hiệu A với yêu cầu sau:
d. Ngõ ra X = A khi ngõ vào điều khiển B và C giống nhau.
e. X duy trì ở mức CAO khi B và C khác nhau.

129
 Chương 4: Mạch logic tổ hợp

11 Thiết kế mạch logic có yêu cầu như hình :

12. Cho biết mạch sau hoạt động như mạch tổ hợp nào:

13.Cho biết mạch sau hoạt động như mạch tổ hợp nào:

14.: Thiết lập bảng hoạt động và vẽ sơ đồ mạch bên trong cho mạch Mux 4 sang 1,
có ngõ Enable input.
15: Thiết lập bảng hoạt động cho mạch sau:

130
 Chương 4: Mạch logic tổ hợp

16: Thiết lập bảng hoạt động cho mạch sau:

17: Thiết lập bảng hoạt động cho mạch sau:

18: Thiết lập bảng hoạt động cho mạch sau:

131
 Chương 4: Mạch logic tổ hợp

19. Thiết kế mạch phát hiện số BCD.Khi ngõ vào là số BCD thì ngõ ra lên 1.
20. a. Thiết kế mạch cộng 2 số NP có nhớ 1 bit.
b.Thiết kế mạch cộng 2 số NP 4 bit có nhớ từ mạch câu 10a.
c. Thiết kế mạch cộng 2 số NP 8bit có nhớ từ mạch câu 10a.
21. a. Thiết kế mạch so sánh 2 số NP 1 bit.
b.Thiết kế mạch so sánh 2 số NP 2 bit.
22. Cho mạch chuyển đổi mã BCD sang led 7 đoạn A chung.
a. Lập biểu thức ngõ ra của a,b,c,d,e,f,g.
b. Vẽ mạch.
23.Tương tự bài 5 với mạch chuyển đổi mã BCD sang led 7 đoạn K chung.
24. a. Thiết kế mạch chuyển đổi mã NP 3 bit sang mã Gray 3 bit.
b.Thiết kế mạch chuyển đổi mã Gray 3 bit sang mã NP 3 bit.

25. Xác định ngõ ra của IC mã hóa 74147 khi A8  A4  0 và tất cả các ngõ vào
khác ở mức CAO.
26. Vẽ mạch dùng IC 74151 tạo hàm Z  AB  BC  AC .
27 Vẽ mạch dùng IC 74150 tạo hàm Z  ABCD  BCD  ABD  ABCD
28 Dùng bộ ghép kênh thực hiện hàm logic f  ABC  AB
29 Dùng IC giải mã 3 sang 8 (74LS138) tạo ra mạch giải mã có 16 ngõ ra.
30 Cho biểu thức logic:
f  CBA (0,4,7)
a. Dùng mạch giải mã 3→8 để tạo hàm f.
b. Dùng mạch giải mã 2→ 4 để tạo hàm f.
c. Dùng mạch Mux 8 →1 để tạo hàm f.
d. Dùng mạch Mux 4→ 1 để tạo hàm f.

132
 Chương 4: Mạch logic tổ hợp

31 Tương tự bài trên với biểu thức hàm Boole:

f  CB A  C A

32 Sử dụng IC 74138 (giải mã 3 sang 8) thực hiện giải mã địa chỉ bộ nhớ sau:
ROM 1 có tầm địa chỉ: 0000 H ÷ 07FF H.
ROM 2 có tầm địa chỉ: 0800 H ÷ 0FFF H.
ROM 3 có tầm địa chỉ: 1000 H ÷ 1FFF H.

33 Cho mạch số có bảng hoạt động như sau:

Input Output
B A Y1 Y2 Y3
0 0 1 0 1
0 1 0 1 1
1 0 0 1 1
1 1 1 0 0

a. Viết biểu thức ngõ ra.

b. Vẽ sơ đồ mạch.
c. Vẽ mạch chỉ dùng cổng NAND 2 ngõ vào.
d. Vẽ mạch chỉ dùng cổng NOR 2 ngõ vào

133