Machine Translated by Google

Hội nghị quốc tế về hệ thống điều khiển và máy tính thông minh
ICICC 2017

Thiết kế và triển khai Đồng hồ kỹ thuật số với

Đồng hồ bấm giờ trên FPGA

Revati Muley1 , Bhushan Patil1 ,Rabinder Henry1

PPCRC, Viện Công nghệ Thông tin Quốc tế, Pune, Ấn Độ
revati.muley13@gmail.com

Tóm tắt— Bài báo này báo cáo việc thiết kế và phát triển đồng hồ kỹ thuật Mô-đun bộ đếm bao gồm bộ đếm giây, phút, giờ được cập nhật
số dựa trên mảng cổng khả trình tại hiện trường với tính năng bổ sung của đồng bằng tín hiệu đồng hồ bên trong. Tín hiệu đồng hồ bên trong được tạo
hồ bấm giờ. Việc thực hiện bao gồm hai kỹ thuật mã hóa khác nhau. Hiệu suất đã
ra khi hoàn thành mỗi bộ đếm và nó sẽ được cập nhật bởi bộ đếm trước
được phân tích so sánh dựa trên các kỹ thuật này. Tính di động của nền tảng có
đó. Mô-đun đồng hồ bấm giờ hiển thị tối đa 60 phút. Nó có công tắc rõ
thể cấu hình lại cho phép ứng dụng vào các thiết kế khác nhau. Kiến trúc đã
ràng và bắt đầu riêng biệt.
được triển khai và xác minh bằng thực nghiệm trên bảng thử nghiệm.

Mô-đun hiển thị không là gì ngoài màn hình cực dương chung
bảy đoạn. Một công tắc được cung cấp để chọn giữa Đồng hồ kỹ thuật số
Từ khóa—Đồng hồ kỹ thuật số; Nền tảng có thể cấu hình lại; Đồng hồ bấm giờ và đồng hồ bấm giờ Mô-đun trên cùng kết hợp Mô-đun Bộ đếm, Mô-đun Đồng
hồ bấm giờ và Mô-đun Hiển thị. Các chức năng mong muốn được triển khai
I. GIỚI THIỆU trong các mô-đun này như trong Hình. Chế độ xem mô-đun được hiển thị
trong Hình 1.
Ngày nay, trong nhiều hoạt động thời gian thực và hệ thống điều
khiển tuyến tính, việc triển khai dựa trên FPGA (Field Programmable
Gate Array) đã trở thành tiêu chuẩn. FPGA bao gồm các mảng khối logic
có thể định cấu hình [1] và hệ thống phân cấp các kết nối có thể lập
trình được [2]. Thuật ngữ 'lập trình trường' làm nổi bật khả năng tùy
chỉnh IC (Mạch tích hợp) của nhà thiết kế, thay vì bởi xưởng đúc sản
xuất FPGA [3]. Thời gian giao hàng, chi phí thiết kế và phát triển mạch
tích hợp thấp có thể là do tính linh hoạt, chất lượng hoạt động và
lượng điện năng tiêu thụ của các hệ thống FPGA [4].

Một đồng hồ kỹ thuật số hiển thị thời gian kỹ thuật số. Thay vì sử
dụng cơ chế quay của đồng hồ điện cơ, nó sử dụng bộ đếm kỹ thuật số để
đếm giây, phút và giờ. Mỗi sáu mươi giây tạo thành một phút và mỗi sáu
mươi phút tạo thành một giờ. Sau hai mươi bốn giờ, đồng hồ đặt lại và
bắt đầu từ điều kiện ban đầu. Trong đồng hồ bấm giờ, các công tắc riêng

biệt được cung cấp để khởi động và xóa nó.

Nó có thể đếm đến 60 phút [5].

Trong công việc này, bo mạch FPGA được sử dụng làm nền tảng để
triển khai đồng hồ kỹ thuật số và đồng hồ bấm giờ. Xilinx ISE Design
Suite được sử dụng để phát triển và VHDL [6] (VHSIC (mạch tích hợp tốc
độ rất cao) Ngôn ngữ mô tả phần cứng) để triển khai. Hình 1 Chế độ xem mô-đun của thiết kế.

Từ Hình 1, có thể thấy rằng bốn dòng dữ liệu đầu ra của mô-
đun bộ đếm và mô-đun đồng hồ bấm giờ được ghép kênh. Như đã mô tả trước

đây, công tắc cho phép lựa chọn đầu ra mong muốn trên màn hình bảy đoạn

giữa đồng hồ kỹ thuật số và đồng hồ bấm giờ.

II. TỔNG QUAN THIẾT KẾ

Thiết kế hệ thống bao gồm cách tiếp cận từ trên xuống [5]. Hệ III. THỰC HIỆN
thống này chủ yếu thực hiện hai chức năng là Đồng hồ kỹ thuật số và
Đồng hồ bấm giờ. Các chức năng này được thực hiện bằng cách sử dụng A. Triển khai phần mềm
mô-đun bộ đếm, mô-đun đồng hồ bấm giờ và mô-đun hiển thị.
Nền tảng gói Web Xilinx ISE (Môi trường tổng hợp tích hợp) được sử
dụng để phát triển hệ thống hoàn chỉnh.

978-1-5386-2745-7/17/$31,00 ©2017 IEEE 1033

Machine Translated by Google
Hội nghị quốc tế về hệ thống điều khiển và máy tính thông minh
ICICC 2017

VHDL được sử dụng để mô tả thiết kế phần cứng trong đồng hồ kỹ

thuật số và đồng hồ bấm giờ. Logic lập trình được phát triển bằng
các kỹ thuật mã hóa tuần tự cũng như đồng thời [7,9]. Trong mã hóa
tuần tự các vòng lặp 'lồng nhau – if'[8] trong khi mã hóa đồng thời
các câu lệnh 'khi –else' [9] đã được sử dụng.

Bộ tạo dao động tinh thể 32 MHz trên bo mạch cung cấp đồng hồ
tần số cao và ổn định. Điều này được trao cho khối chia tần số sẽ
chia tần số lên đến 1 Hz. Điều này sẽ tạo ra số đếm 1 giây và hoạt
động như một số đếm cơ bản cho toàn bộ thiết kế. Số lượng bộ tạo
của giây sẽ điều khiển bộ đếm của giây, khi nó đạt đến 60, nó sẽ
cập nhật bộ đếm phút. Và sau khi hoàn thành 60 phút, bộ đếm giờ sẽ
bắt đầu. Khi bộ đếm đạt 23 giờ, 59 phút, 59 giây thì đồng hồ kỹ
thuật số được đặt lại thành 00:00:00 và bắt đầu đếm lại [10]. Luồng
thiết kế cho đồng hồ kỹ thuật số được thể hiện trong Hình 2.

Trong mô-đun đồng hồ bấm giờ, xung 1 giây thu được từ mô-đun bộ đếm
được cung cấp dưới dạng đầu vào cho khối này. Nó sẽ bắt đầu đếm khi
công tắc khởi động được kích hoạt. Nó đếm đến 60 phút. Luồng thiết kế
của đồng hồ bấm giờ được thể hiện trong Hình 3.

Mô-đun hiển thị đang thực hiện đếm. Bốn màn hình bảy đoạn cực
dương chung được sử dụng cho mục đích hiển thị. Cứ sau một phần
nghìn giây, mỗi màn hình sẽ được làm mới với sự trợ giúp của bộ
ghép kênh.

Hình.3 Lưu đồ cho đồng hồ bấm giờ.

B. Triển khai phần cứng

Nền tảng Papilio được sử dụng để triển khai phần cứng. LogicStart
là một MegaWing mã nguồn mở dành cho nền tảng phát triển Papilio
cung cấp cho bạn mọi thứ bạn cần để bắt đầu phát triển VHDL và FPGA
[11]. Nó được sử dụng rộng rãi nhất trong việc phát triển thiết kế
FPGA. Bo mạch cung cấp một tập hợp các tính năng giúp nó phù hợp để
sử dụng trong môi trường phòng thí nghiệm, để thực hiện các dự án
thiết kế khác nhau, cũng như để phát triển các hệ thống kỹ thuật số.

Hình 4 cho thấy mô-đun làm việc của thiết kế.

Trong thiết kế, thông số kỹ thuật [12] của thiết bị như sau:

GIA ĐÌNH: SPARTAN 3E.

Hình 2 Lưu đồ của đồng hồ kỹ thuật số. THIẾT BỊ: XC3S500E.

GÓI: VQ100.

TỐC ĐỘ: -4.

978-1-5386-2745-7/17/$31,00 ©2017 IEEE 1034

Machine Translated by Google
Hội nghị quốc tế về hệ thống điều khiển và máy tính thông minh
ICICC 2017

IV. KẾT QUẢ

Do các kỹ thuật mã hóa khác nhau, một số tham số trong

báo cáo Tổng hợp khác nhau [15]. Các tham số trích xuất được lập
bảng trong bảng 1.
Với mã câu lệnh đồng thời, các kết quả thu được như công

suất yêu cầu, diện tích chiếm dụng, tần số tối đa tương đối hiệu
quả so với mã tuần tự. Do đó, với ít năng lượng hơn và hệ thống
tần số tối đa có thể được thực hiện bằng mã đồng thời.

Bảng 1: So sánh tham số cho mã đồng thời và mã tuần tự .

S. Tham số Mã tuần tự đồng thời

Mã số
không A Báo cáo sử dụng thiết bị
Hình.4 Ban phát triển.
Số lát 87 88

1
Số lát flip flop 80 80

2 3
Số lượng 4 LUT đầu vào 170 173

b Báo cáo thời gian

1 Tần số tối đa (MHz) 162.136 139.782

Để truy cập cả hai tính năng của thiết kế, tức là đồng hồ kỹ 2 Thời gian yêu cầu đầu vào tối thiểu 5.009 6.036
thuật số và đồng hồ bấm giờ, một công tắc riêng được chỉ định. sau đồng hồ (nsec)
Bốn bộ ghép kênh 2:1 [13,14] được sử dụng với công tắc chọn chung 3 Thời gian yêu cầu đầu ra tối đa 8.046 8.934
để chọn màn hình. Ngoài ra, để xóa, đặt lại và bắt đầu chuyển đổi, trước đồng hồ (nsec)

các công tắc khác nhau đã được chỉ định. Hình 5 cho thấy chế độ 4 Tổ hợp tối đa 8.957 9.934

xem sơ đồ RTL của thiết kế. độ trễ đường dẫn (nsec)

C Sử dụng bộ nhớ (kilobyte) 263536 263568

Đ. Báo cáo nguồn

Công suất tĩnh (mWatt) 33,59 81,53

2 Công suất động 0,00 0,00

(mWatt)
3 Tổng công suất (mWatt) 33,59 81,53

V. KẾT LUẬN

Trong bài báo này, Đồng hồ kỹ thuật số có khả năng hiển

thị phút và 12/24 giờ trong khi đồng hồ bấm giờ hiển thị tới 60
phút. Đồng hồ kỹ thuật số cùng với đồng hồ bấm giờ, trong hai kỹ
thuật mã hóa VHDL đã được triển khai và xác minh. Do hai kỹ thuật
mã hóa khác nhau, người ta quan sát thấy rằng có những thay đổi
về khu vực chiếm dụng, nguồn điện cần thiết và báo cáo thời gian.
Bằng cách phân chia bộ đếm, tần số xung nhịp tối đa của hệ thống
được cải thiện. Trong tương lai, hệ thống này sẽ được mở rộng với
các tính năng bổ sung như đồng hồ báo thức, lưu trữ vòng chạy
trong đồng hồ bấm giờ và lịch ngày tháng năm.

NGƯỜI GIỚI THIỆU

[1] Clive Maxfield, “FPGA Instant Access”, Newnes, 2008, chương 2, trang
Hình 5 Chế độ xem sơ đồ RTL. 25-26 .

[2] Wayne Wolf, “FPGA – Thiết kế hệ thống dựa trên”, Pearson Education, 2005,Chương
3 , trang 133-135.

[3] Pong P.Chu, “Protoyping FPGA by VHDL Examples- Xilinx Spartan 3 John Wiley &
Phiên bản" ,Sons, 2008, Chương 2, trang 11-12.

978-1-5386-2745-7/17/$31,00 ©2017 IEEE 1035

Machine Translated by Google
Hội nghị quốc tế về hệ thống điều khiển và máy tính thông minh
[4] M. Senthil Sivakumar, R. Thandaiah Prabu và I. Jayanandan “Thiết kế lịch đồng
hồ kỹ thuật số sử dụng FPGA,” Hội nghị chuyên đề giữa kỳ lần thứ 45 của
IETE về công nghệ và dịch vụ băng rộng cho vùng nông thôn Ấn Độ MTS 14, 2014.
[5] GSM Galadanci và SM Gana “Thiết kế, triển khai và mô phỏng đồng hồ kỹ thuật số 12/24
giờ với đồng hồ bấm giờ và chỉ báo ngày”,GSM Galdanci Int. Tạp chí Nghiên cứu và
Ứng dụng Kỹ thuật, Tập 4, Số 8 (Phiên bản 1), tháng 8/2014, trang 34-56.
[6] Jayaram Bhasker, “A VHDL Primer”, Pearson Prentice Hall, Phiên bản thứ 3 , 2005,
chương 1, trang 21-22.
[7] Jayaram Bhasker, “A VHDL Primer”, Pearson Prentice Hall, Phiên bản thứ 3 , 2005,
chương 5, trang 125-127.
[8] Volnei A. Pedroni, “Thiết kế mạch với VHDL”, MIT Press,Cambrigde, Massachusetts,London
England, 2004, chương 6, trang 91-96.
978-1-5386-2745-7/17/$31,00 ©2017 IEEE
ICICC 2017
[9] Volnei A. Pedroni, “Thiết kế mạch với VHDL”, xuất bản bởi MIT
Press,Cambrigde,Massachusetts,London England, 2004, chương 5 , trang 65-70.
[10] Juan-hua Zhu , Ang Wu , Juan-Fang Zhu “Nghiên cứu và thiết kế đồng hồ kỹ thuật số
dựa trên FPGA,” Advanced Materials Research, Vol. 187, tr.741-745,2011.
[11] Mike Field, “Giới thiệu Spartan 3E và VHDL,” Logicstart Megawing , ngày 12 tháng 4
năm 2012, Chương 4, trang 8-10/119.
[12] Xilinx, “Bảng dữ liệu họ FPGA Spartan-3E,” DS312 ngày 19 tháng 7 năm 2013
,Mô-đun 1, trang 2
[13] Volnei A. Pedroni, “Thiết kế mạch với VHDL”, MIT Press,Cambrigde, Massachusetts,London
Anh, 2004, chương 5, trang 68-72.
[14] Stepen Brown và Zvonko Vranesic,”Nguyên tắc cơ bản của Logic kỹ thuật số với thiết
kế VHDL, ấn bản thứ hai, do Mc Graw hill xuất bản, 2005, chương 6, trang 350-351.
[15] Naresh Grover và MK Soni, “Simulation and Optimization of VHDL code for FPGA-based
design using Simulink,” Published Online Tháng 6 năm 2014 trong MECS IJ Information
,
Engineering and Electronic Business Academic, tập 3, trang. 22-27,2014.
1036