1 Нарисуйте часові діаграми АЦП послідовної лічби. Дайте коментарі. 4 Поясніть принцип побудови АЦП з двотактним інтегруванням.

тегруванням. І 6 Наведіть структуру і поясніть принцип роботи АЦП паралельної дії.

3.Наведіть структуру АЦП послідовної лічби і поясніть принцип роботи.
11 Поясніть принцип побудови АЦП з двотактним інтегруванням.
Метод послідовної лічби із застосуванням АЦП заснований на урівноваженні Наведіть схему та часову діаграму.
вхідної напруги сумою еталонів, які підраховуються лічильником. Момент
урівноваження визначається аналоговим компаратором. Схема АЦП У АЦП з двотактною інтеграцією перетворення реалізується за два такти. В
послідовної лічби показана на рис. 2.5. а. У ній за сигналом "Пуск" RS-тригер першому такті сигнал "Пуск" перемикає RS-тригер T1 в стан "1". Вхідна
переключається в стан "1" і дозволяє проходження імпульсів від генератора напруга мінус Uвх через ключ П1, керований виходом Q1 поступає на
G через елемент І на вхід підсумовування двійкового лічильника СТ2. інтегратор ІНТ. Імпульси від генератора G через схему І-АБО подаються на
вхід підсумовування лічильника СТ2. Після підрахунку 2 n імпульсів (n -
розрядність лічильника) сигнал з виходу Qn старшого розряду лічильника
СТ2 скидає тригер Т1 і встановлює в стан "1" RS-тригер T2. На цьому Принцип роботи АЦП паралельної дії заснований на одночасному порівнянні
перший етап інтеграції закінчується. вхідного сигналу з 2n-1 еталонами напруг, де n - розрядність вихідного коду.
UВХ КОМП UЦАП G Порівняння здійснюється за допомогою компараторів, результат порівняння
ЦАП
У другому такті на інтегратор поступає опорна напруга плюс Uоп через ключ запам'ятовується в регістрі і надалі шифрується в n-розрядний двійковий
“Пуск” t П2, керований виходом Q2. Одночасно високий рівень напруги з виходу
вихідний код.
дозволяє проходження імпульсів від генератора G на той, що підсумовує вхід
СТ2 t лічильника СТ2 (починається новий рахунок).
T & CT2 У АЦП опорні напруги формуються за допомогою резистивного дільника.
R Q1
“Пуск” I 1 Кожна опорна напруга Uопi подається разом з вхідною напругою Uвх на
S Q2 UЦАП t
2 UВХ входи відповідних компараторів КОМП. Спрацьовують тільки ті
Q3
4
компаратори, в яких Uвх ≥ Uопi. Результат порівняння через фіксуючі
...
...

G
2n-1 Qn
R t пр
a б
Рис. 2.5. Аналого-цифровий перетворювач послідовної лічби з
ЦАП: а – схема; б – часові діаграми роботи
Наростаючий цифровий код з виходу лічильників СТ2
перетворюється за допомогою ЦАП в напругу, яка подається на вхід
компаратора КОМП. На другий вхід КОМП поступає вимірювана напруга
Uвх. У момент рівності напруг UВХ=UЦАП компаратор виробляє сигнал
скидання тригера. Після цього рахунок імпульсів припиняється і на виході
лічильника СТ2 фіксується цифровий еквівалент вхідної напруги. Час
перетворення tпр залежить від значення напруги UВХ (рис. 2.5, б).
2 Дайте визначення АЦП та назвіть галузі застосування.
Аналого-цифрові перетворювачі (АЦП) призначені для перетворення
аналогової інформації (звичайно у вигляді напруги) у цифровий код.
Застосовують АЦП у мікропроцесорних системах, у цифрових
вимірювальних приладах. Області застосування їх багато в чому аналогічні
ЦАП, оскільки вони часто використовуються спільно, наприклад, в
автоматизованих системах керування (АСК) (рис. 12.3).
Рис. 12.3. Аналого-цифровий і цифро-аналоговий перетворювачі
в контурі керування
t разрядный двійковий код. Аналого-цифрові перетворювачі паралельної дії є
 
У мить, коли напруга на виході ИНТ рівна нулю, компаратор обнуляє тригер
Т1, проходження імпульсів на вхід лічильника блокується, і на його виходах
фіксується цифровий код Nх, пропорційний вхідній напрузі. Для інтегратора
прирости напруг в першому і другому тактах рівні:
Uвх=(Uоп*Nx)/2n
5 Дайте визначення ЦАП та назвіть галузі застосування.
Цифро-аналогові перетворювачі (ЦАП) призначені для перетворення
цифрової інформації в аналогову форму у вигляді напруги (іноді струму). Їх
використовують у системах керування технологічними процесами, в
аналогових мікропроцесорах, в дисплеях, графопобудовниках, робототехніці.
Цифро-аналогове перетворення полягає в тому, що для вхідного
паралельного n-розрядного коду
Х=X12–1+X22–2+…+Xi2–i+…+Xn2–n,
де Xi – цифри 0 або 1, а 2–і – вага i-го розряду,
- спочатку отримують струм IХ, пропорційний значенню числа Х,
- а потім перетворюють його у вихідну напругу.
Значення струму IХ визначається сумою еталонних струмів Ii, які
створюються для кожного розряду числа
IХ =X1I1+X2I2+…+XiIi+…+XnIn,
причому підсумовуються струми тільки тих розрядів, для яких Хi=1.
Значення еталонів струму Ii пропорційні вазі позиції двійкового числа і
зменшуються у два рази при переході від старшого i-го розряду до
сусіднього молодшого з номером i+1.
тригери Т подається на шифратор СD, який перетворює його у вихідний n-
самими швидкодійними, оскільки перетворення здійснюється за одну
операцію порівняння. До недоліків цього АЦП відноситься велике число
джерел опорної напруги і відповідних їм компараторів.
7 Наведіть структуру і поясніть принцип роботи АЦП паралельно
послідовної дії.
Паралельно-послідовні АЦП мають підвищену розрядність, високу
швидкодію і прийнятну складність. У таких комбінованих перетворювачах
декілька малорозряд-них АЦП паралельної дії з'єднуються послідовно між
собою. Вхідний аналоговий сигнал подається на перший АЦП (АЦП1), на
виході якого формуються старші розряди вихід-ного коду. Ці розряди
підключаються також на вхід ЦАП. Вихідний сигнал з ЦАП порівнюється в
підсилювачі різниці (УР) з вхідним сигналом. Посилена різниця цих сигналів
подається на вхід іншого АЦП (АЦП2), який перетворить її у вихідний код
Nмл молодших розрядів.
8 Охарактеризуйте основні параметри АЦП.
Основними параметрами і характеристиками АЦП є:
- число розрядів n вихідного коду;
- роздільна здатність h ??мінімальний квант вхідної напруги, за якої вихідний
код змінюється на одиницю молодшого розряду;
- нелінійність дельта л -максимальне відхилення вихідного коду від
розрахункового значення у всьому діапазоні шкали;
- абсолютна похибка дельта А ??найбільше відхилення вихідного коду від
розрахункового в кінцевій точці шкали;
- час перетворення tпр ? інтервал від моменту початку перетворення до появи
на виході сталого коду; часто замість tпр швидкодія АЦП характеризується
частотою перетворення;
- діапазон і полярність вхідної напруги, число джерел живлення, струм
споживання, можливість спільної роботи з мікропроцесорами.
9 Назвіть методи перетворення, на основі яких будують різні структури 13 Яку функцію в схемі ЦАП виконує ОП? Наведіть структурну схему. Залежно від значень параметрів виділяють прецизійні (dл < < 0,1%) і
АЦП. швидкодіючі (tуст ? 100 нс) ЦАП.

У АЦП застосовуються такі методи перетворення:
- послідовної лічби (з використанням ЦАП або з двотактним інтегруванням);
- порозрядного кодування (послідовного двійкового наближення);
- паралельної дії (зчитування);
- паралельно-послідовні (комбіновані).
10 Знайдіть значення вхідної напруги АЦП (Uвх.), якщо N-розрядний
АЦП з двотактним інтегруванням і опорною напругою (Uоп. = X В)
зафіксував у лічильнику число імпульсів Nx = ХХ.
З формулою Uвх=(Uоп*Nx)/2n
12 Які відмінності у структурі резисторних матриць із сходовими
резисторами та R-2R для ЦАП?
Структура ЦАП вміщує: резистивну або транзисторну матрицю для
формування еталонних струмів; ключі для комутації еталонних струмів
згідно з вхідним кодом до спільної точки підсумовування; операційний
підсилювач (ОП) для перетворення струму IХ у вихідну напругу; допоміжні
схеми для узгодження з вхідними рівнями сигналів; стабілізоване джерело
опорної напруги UОП.
Джерело опорної напруги UОП найчастіше буває зовнішнім, але у деяких
випадках його вбудовують у мікросхему ЦАП.
На вході ОП завжди є практично нульовий потенціал, тому додавання
розрядних струмів визначається співвідношенням
15 Наведіть структуру і поясніть принцип роботи ЦАП із зваженими
резисторами.
Це найпростіший щодо будови принципової схеми ЦАП, у якого матриця
резисторів складена за принципом адекватного відтворення двійкового коду:
номінал кожного резистора − аналог двійкового коду з ряду
 .
Крім матриці двійково-зважених резисторів до схеми даного ЦАП (рис7.3)
входять: суматор на ОП, стабілізоване джерело опорної напруги   і
аналоговий мультиплексор, що являє собою комутатор на ключах, які
керовані вхідним цифровим (двійковим) кодом   .
Матриця резисторів живиться напругою   і залежно від положень ключів,
тобто від поданого коду   на вхід аналогового мультиплексора,
перетворює   на постійний струм. При нульовому коді  (ключі
у лівому положенні) у точці A струм мінімальний і на виході ОП, що грає
роль суматора зважених струмів   . Якщо на вході ЦАП
код   , всі резистори матриці запаралелені (ключі у правому
положенні) і у точці A струм  максимальний, що відповідає   .

 (12.1)

матриці резисторів складена з двійково-зважених резисторів (або схема Напругу на виході ЦАП розраховують за формулою  
з конспекту «Схема для 1 варіанту»)                     (12.2)
де Rоз=R/2– опір у ланцюгу оберненого зв’язку підсилювача.

14 Охарактеризуйте основні параметри ЦАП.

схему n-розрядного ЦАП з матрицею резисторів   , в якій показано
можливість застосування ЛЕ 2I як комутаторів рівнів (0 або 1) на
розрядових лініях матриці залежно від комбінації вхідного коду  (або
схема з конспекту «2 варіант»)
Функціонування ЦАП на матриці резисторів   . Його відмінність
полягає лише у схемі матриці резисторів, яка тут також виконує
функцію забезпечення вагового множника на двійкових входах ЦАП.
Перевага матриці типу   − у простоті її виготовлення, бо для неї
досить мати лише два номінали резисторів   і   замість їх широкого
діапазону. Даний тип ЦАП через таку властивість є економічно
вигіднішим і тому його матрицю резисторів разом з комутатором на
КМОН-ключах виготовляють в інтегральному виконанні (наприклад,
мікросхеми К572ПАІ, 594ПАІ).
Основними параметрами ЦАП є число розрядів вхідного цифрового коду, Рис. 7.3. ЦАП на двійково-зважених резисторах.
роздільна здатність, похибки перетворення, діапазон вихідних сигналів,
динамічні параметри (табл. 12.1). Таким чином на виході n-розрядного ЦАП залежно від вхідного коду   
Число розрядів n вхідного коду для різних типів ЦАП дорівнює від восьми
до вісімнадцяти. Число розрядів визначає максимальну кількість кодових при   створюється напруга:
комбінацій на вході ЦАП, що дорівнює 2n.
Діапазон зміни вихідної напруги (без урахування знака) визначається із
 , (7.5)
співвідношення (5.2) при Хi = 1, i = 1, 2, …, n:
Uвих max = Uоп(2–1+2–2+…+2–n) = Uоп(1–2–n),
де
якщо n = 10, Uоп = 10 В, то Uвих max = 10 В.
Роздільна здатність h характеризується мінімальним квантом вихідної
напруги, який відповідає зміні вхідного коду на одиницю молодшого
розряду: h=Uоп/2n?10 мВ для попереднього прикладу.
Абсолютна похибка перетворення ?А – відхилення вихідної напруги від
розрахункової в кінцевій точці характеристики перетворення. Типова
похибка ЦАП не перевищує 1/2 молодшого розряду.
Нелінійність ?л – максимальне відхилення реальної характеристики є еквівалентна провідність матриці резисторів, значення якої залежить від
перетворення від теоретичної (прямої лінії, що з’єднує точку нуля і комбінації вхідних змінних   .
мінімального вихідного сигналу).
Диференціальна нелінійність ?д – максимальне відхилення різниці двох Значення одного дискрету напруги даного ЦАП:
аналогових сигналів сусідніх кодів від значення молодшого розряду.
Параметри ?А, ?л і ?д виражаються в частках молодшого розряду або у
відсотках від повної шкали вихідної напруги.
 , (7.6)
Час установлення tуст – інтервал часу від подачі вхідного коду до моменту де   − значення одного диcкрету струму, який визначається
досягнення вихідним сигналом сталого значення із заданою похибкою найбільшим опором матриці резисторів   , тобто молодшим
(зазвичай 1/2 молодшого розряду). Цей час визначає загальну швидкодію розрядом (МР) ЦАП.
ЦАП.
 Якщо   , то   , а   , що відповідає (7.2)
при   і   .
Отже, “вага” одного розряду ЦАП, яка у кінцевому, результаті визначає
точність ЦА-перетворення, залежить від розрядності  ЦАП і
коефіцієнта   підсилення ОП старшого розряду
(СР)   при заданому   . Максимальна
вихідна напруга ЦАП, при якій   , буде:
 . (7.7)
Незважаючи на простоту технічної реалізації схема ЦАП на двійково-
зважених резисторах має такі недоліки: по-перше, необхідність точного
підбору широкого діапазону резисторів різних номіналів, до того ж з
розкидом номіналів опорів, що менше за значення найменшого з них
опору R , по-друге, залежність опорів від температури, що обмежує
точність ЦА-перетворення; по-третє, підвищені вимоги до джерела
стабілізованої напруги   , яке має працювати у широкому
динамічному діапазоні зміни навантаження   .
16 Наведіть структуру і поясніть принцип роботи ЦАП із резистивною
матрицею R-2R
схема n-розрядного ЦАП з матрицею резисторів   , в якій показано
можливість застосування ЛЕ 2I як комутаторів рівнів (0 або 1) на
розрядових лініях матриці залежно від комбінації вхідного коду  (або
схема з конспекту «2 варіант»)
Функціонування ЦАП на матриці резисторів   . Його відмінність
полягає лише у схемі матриці резисторів, яка тут також виконує
функцію забезпечення вагового множника на двійкових входах ЦАП.
Перевага матриці типу   − у простоті її виготовлення, бо для неї
досить мати лише два номінали резисторів   і   замість їх широкого
діапазону. Даний тип ЦАП через таку властивість є економічно
вигіднішим і тому його матрицю резисторів разом з комутатором на
КМОН-ключах виготовляють в інтегральному виконанні (наприклад,
мікросхеми К572ПАІ, 594ПАІ).
17 Розрахуйте напругу на виході ЦАП (Uвих.), при перетворенні вхідного
N-розрядного цифрового коду Nx = XXXXXX за умови опорної напруги
Uоп. = ZZ В.
18 Різновиди сучасних ПЛІС. Наведіть їх короткі характеристики. 19 Які типи ключів використовують у сучасних ПЛІС?
Охарактеризуйте.
Програмована логічна інтегральна схема, ПЛІС (programmable logic device,
PLD) — електронний компонент, що використовується для створення У сучасних ПЛІС використовуються такі типи програмованих ключів:
цифрових інтегральних схем. На відміну від звичайних цифрових мікросхем,  перемички типу antifuse (тонкі діелектричні пробивані перемички);
логіка роботи ПЛІС не визначається при виготовленні, а задається за  ЛІЗМОН-транзистори з подвійним затвором;
допомогою програмування. Для програмування використовуються  ключові польові транзистори, керовані тригерами пам’яті конфігурації.
програматори і налагоджувальні середовища, що дозволяють задати бажану Програмування з перемичками типу antifuse є одноразовим. Перемички
структуру цифрового пристрою у вигляді принципової електричної схеми мають малі розміри і в початковому стані пропускають дуже малі струми (≈
або програми на спеціальних мовах опису апаратури Verilog, VHDL, AHDL 10–15 A). Програмуючий імпульс напруги пробиває перемичку і створює
та ін. провідний канал. Опір каналу досить точно залежить від величини
Найпростіші ПЛІС - програмовані логічні матриці (ПЛМ) пробивного струму, що дає можливість створювати перемички з заданою
Програмовані логічні матриці - найбільш традиційний тип ПЛІС, маючий величиною опору. Параметри обох станів перемички можуть зберігатись
програмовані матриці "І" і "АБО". близько 40 років.
9.1.2. ПМЛ (програмована матрична логіка) Програмована матрична логіка
(ПМЛ) (в англомовних літературних джерелах PAL – Programmable Array
Logic) є спрощеним варіантом ПЛМ і характеризується тим, що має
програмовану матрицю елементів І та фіксовану матрицю АБО.
9.1.4. БМК (базові матричні кристали) Ще одним напрямком розвитку ПЛІС
є базові матричні кристали (БМК), призначені для реалізації нестандартних
пристроїв ЕОМ без використання інтегральних схем низького і середнього
рівня інтеграції, зорієнтовані на великі інтегральні схеми (ВІС) (GA (Gate
Array – вентильна матриця). Фірмами-виробниками країн CHД
виготовляються БМК з кількістю еквівалентних ЛЕ до 50 тисяч, з затримкою
кожного з них 20 нс.
CPLD( complex programmable logic device — складні програмовані логічні
пристрої) містять відносно великі програмовані логічні блоки –макрокомірки
(macrocells), з'єднані з зовнішніми виходами і внутрішніми шинами.
Функціональність CPLD кодується в енергонезалежній пам'яті, тому немає
необхідності їх перепрограмувати при включенні. Може застосовуватися для
розширення числа входів / виходів поряд з великими кристалами, або для
передобробки сигналів (наприклад, контролер COM-порту, USB, VGA).
FPGA(field-programmable gate array) містять блоки множення-сумування, які
широко застосовуються при обробці сигналів (DSP), а також логічні
елементи (як правило на базі таблиць перекодування (таблиць істинності)) та
їх блоки комутації. FPGA зазвичай використовуються для обробки сигналів,
мають більше логічних елементів і більш гнучку архітектуру, ніж CPLD.
Програма для FPGA зберігається в розподіленій пам'яті, яка може бути 23 Наведіть приклад використання інтегруючої RC-ланки у схемах для
виконана як на основі енергозалежних осередків статичного ОЗП— у цьому затримки імпульсів.
випадку програма не зберігається при зникненні електроживлення
мікросхеми, так і на основі енергонезалежних осередків Flash -пам'яті або
перемичок antifuse — в цих випадках програма зберігається при зникненні
електроживлення. Якщо програма зберігається в енергозалежній пам'яті, то
при кожному включенні живлення мікросхеми необхідно заново
конфігурувати її за допомогою початкового завантажувача, який може бути
вбудований і в саму FPGA. Альтернативою ПЛІС FPGA є більш повільні
цифрові процесори обробки сигналів. FPGA застосовуються також, як
прискорювачі універсальних процесорів в суперкомп'ютерах
24 Нарисуйте схему та часові діаграми роботи одновібратора на
елементах ХХ-НЕ.
Одновібратором називається імпульсний пристрій, призначений для
генерації одиночних прямокутних імпульсів заданої тривалості при дії на
нього зовнішніх сигналів. У літературі він має також назву моновібратор,
очікуючий мультивібратор.
2АБО-НЕ
2І-НЕ
25 Дайте визначення терміну «Мультивібратор». Нарисуйте схему та
часову діаграму роботи.
Генератори прямокутних імпульсів або мультивібратори – це пристрої,
призначені для генерації прямокутних імпульсів заданої частоти.
26 Дайте визначення терміну «Одновібратор». Нарисуйте схему та
часову діаграму роботи. 28 Нарисуйте схему та часові діаграми роботи одновібратора з
використанням JK-тригера.
Одновібратором називається імпульсний пристрій, призначений для
генерації одиночних прямокутних імпульсів заданої тривалості при дії на
нього зовнішніх сигналів. У літературі він має також назву моновібратор,
очікуючий мультивібратор.
2АБО-НЕ
29 Нарисуйте схему та часові діаграми роботи одновібратора з
використанням D-тригера.
2І-НЕ
27 Яке призначення струмових ключів у ЦАП?
30 Наведіть приклади інтерфейсів із різною структурою зв’язків між
абонентами МПС.
За структурою зв’язків між абонентами МПС розрізняють інтерфейси з
радіальним, кільцевим, каскадним і магістральним підключеннями (рис.11.6).
Рис. 2.19 ЦАП з струмовими ключами
Напруга на виході ЦАП при замиканні ключа і-го розряду:
Це схема зі "зваженими" резисторами.
Струм усіх вхідних резисторів підсумовується резистором від'ємного
зворотнього зв’язку Rвзз.
Потенціал між контактами ключів близький до нуля (віртуальна земля -
спільна шина), внаслідок чого струми витоку усіх ключів практично відсутні
і, таким чином, похибка всього ЦАП зменшується. Перехідні процеси при
перезарядах ємностей ключів незначні і це збільшує швидкодію такого ЦАП
у декілька разів. Ключі К1 – Кn керуються рівнями напруги, які відобра-
жають цифри «нуль» і «один» відповідних розрядів вхідного коду.
31 Дайте визначення терміну «Інтерфейс» МПС.
К589АП16 керує напрямком передачі. Вона є начебто перемикачем шини
Зв’язок пристроїв МПС один з одним здійснюють за допомогою сполучень, (рис.6.5 та табл.6.3), у якому сигнал S визначає шлях передачі даних. Для
які називаються інтерфейсами. Інтерфейс – це сукупність інформаційно-
розширення розрядності по шині даних використовують по кілька подібних
логічних і конструктивних засобів і вимог (правил), які забезпечують
оптимальний алгоритм взаємодії всіх модулів МПС. ІМС увімкнених паралельно.
Інтерфейс має забезпечувати:
• побудову машин із змінним складом обладнання (змінною конфігурацією, 35 Лічильник ИЕ2 / 74хх90/
відкритістю архітектури);
• паралельне у часі виконання програм і процедур введення –виведення; Мікросхема ИЕ2 – це 4-розрядний десятковий асинхронний лічильник- 37 Лічильник ИЕ6.
• збільшення швидкості обміну інформацією; подільник на 2, на 5 і на 10, який працює в коді 8421. Перший тригер
• спрощення і стандартизацію програмування операцій введення – виведення лічильника може працювати самостійно. Він служить подільником вхідної Мікросхема ИЕ6 – це 4-розрядний десятковий синхронний реверсивний
та їхню незалежність від особливостей периферійних пристроїв; частоти на 2. Тактовий вхід цього подільника – C0 (вивід 14), а вихід – Q0 лічильник. Входи +1 і -1 використовуються для подавання тактових
• автоматичне розпізнавання і реакцію ЦП на різноманітні ситуації в ПП (вивід 12). Решта три тригера утворюють подільник на 5. Тактовий вхід при імпульсів: +1 – при прямому рахуванні, -1 – при зворотньому. Вхід R
(готовність пристрою, відсутність носія даних, порушення нормальної цьому – C1 (вивід 1). Обидва тактових входи спрацьовують по від’ємному
роботи). використовується для скидання лічильника в 0, а вхід EL – для попереднього
перепаду тактових імпульсів. запису в лічильник інформації, що надходить з входів D0, D1, D2 і D3.
Термін “інтерфейс” застосовують як до апаратури МПС, так до її Лічильник має два входи R0 для скидання (виводи 2 і 3) і два входи R9 для
програмного забезпечення. Скидання лічильника в 0 відбувається при подаванні лог.1 на вхід R, при
завантаження в лічильник двійкового коду 1001, що відповідає десятковій
цьому на вході EL повинна бути лог.1. Для попереднього запису в лічильник
цифрі 9 довільного числа від 0 до 9 це число потрібно подати на входи D0..D3 (D0 –
32 Класифікація інтерфейсів МПС за функціональним призначенням. молодший розряд, D3 – старший розряд), при цьому на вході R повинен бути
лог.0, і подати імпульс від’ємної полярності на вхід EL . Режим
И Е2 И Е4 ИЕ5
14 14 14
C0 CT10 12 C0 CT12 12 C0 C T 2 12
1
C1
1 1
C1
1
2 11
1
C1
1
2 9 попереднього завантаження можна використовувати для побудови
6
&
2
9
6
&
4
10
8
2
&
4
8
11
подільників частоти із іншими коефіцієнтами перерахунку (менше 10).
7 7 6 3 8
R9
4 8 R R Пряме рахування здійснюється при подаванні тактовіх імпульсів на вхід
+1, при цьому на входах -1 та EL повинні бути лог.1, а на вході R – лог.0.
2
& 11 +5В - 5 +5В - 5
3 8
R0 0В - 1 0 0В - 1 0
При зворотньому рахуванні вхідні імпульси подаються на вхід -1, вихідні
¿0 .
+ 5В - 5
0 В - 10
імпульси знімаються з виходу
f

36 ічильник ИЕ5.
5
f + 1 C T 10
4 3 Q0
-1 1 Q0
2
2 Q1
15 6 Q1
D0 4 Q2
1 7
D1 8 Q3
Q2
Мікросхема ИЕ5 – це 4-розрядний двійковий асинхронний лічильник-
10
D2
9
D3
33 Призначення шинних формувачів, їх структурна схема. подільник на 2, на 8 і на 16, який працює в коді 8421. Лічильник ИЕ5 має дві
11
EL 9 1 2
13
9
Q3
0 0
14 9
частини: подільник на 2 (тактовий вхід C0 (вивід 14), вихід Q0 (вивід 12)) і R
0
Шинний формувач забезпечує двонаправлений обмін даними між локальною подільник на 8 (тактовий вхід C1 (вивід 1), виходи Q1..Q3 (виводи 11, 9, 8)). (а ) ( б)

та системною шинами, підсилення сигналів та відключення від шини у Обидва тактових входи спрацьовують по від’ємному перепаду тактових f

визначені моменти часу. імпульсів. Входи R0 (виводи 6 і 7) використовуються для скидання 5

4
+ 1 C T 10
3 Q0
f -1 1 Q0
лічильника в 0. 15
D0
2
4
2
6
Q1
Q2
Q1
1 7
D1 8 Q3
10 Q2
D2
9
ИЕ2 ИЕ4 ИЕ5 D3
11 12 Q3
EL 9 9
14 C T 10 14 C T 12 14 CT2
C0 12 C0 12 C0 12 0 1 3 0
1 1 1 1 1 1 14 9
C1 C1 11 C1 9 R
2 2
9 10 8 0
6 2 6 4 2 4 (в)
& & 8 & 11
7 7 6 3 8 (г)
R9 8 R R
4
2
& 11 + 5В - 5 + 5В - 5
Рис.12.2. Включення лічильника ИЕ6 в режимах прямого (а) та зворотнього
3
R0
8
0В - 10 0 В - 10 (в) рахування з відповідними часовими діаграмами (б) і (г).
+ 5В - 5
Шинний формувач (ШФ) має двонаправлені входи – виходи0 ВА7-А0
- 10 та В7-
В0, вхід Т для керування напрямком обміну і вхід OE для зняття Z-стану
визначеного напрямку переходу 38 Лічильник ИЕ7. 39 Лічильник ИЕ7.

34 Розширення розрядності шинних формувачів. Мікросхема ИЕ7 – це 4-розрядний двійковий синхронний реверсивний
лічильник. Його побудова, принцип дії, а також призначення виводів
аналогічні лічильнику ИЕ6 за виключенням того, що максимальний
коефіцієнт перерахунку ИЕ7 складає 16.

На рис.12.3 наведено схеми включення лічильника ИЕ7 в режимах

прямого (а) та зворотнього (в) рахування, а також часові діаграми, що
відповідають цим режимам – (б) і (г) відповідно.
 f
5
+1 CT2
f
фронту тактового імпульсу на вході C відбувається послідовний прийом
інформації з входу DR в 0-й розряд регістра і зсув вправо. При лог.1 на вході
4 3 Q0
-1 1 Q0
2
2 Q1
Q1
S1 і лог.0 на вході S0 відбувається послідовний прийом інформації з входу
15 6
D0 4 Q2
1 7
D1 8 Q3
Q2
DL в 7-й розряд регістра і зсув вліво. При лог.1 на обох входах S0 і S1 по
10
D2
9
D3
11 Q3
1 5 1 2
EL
0
13
 15
0 додатньому фронту тактового імпульсу на вході C відбувається паралельний
14  15
R
0
запис інформації з входів D0..D3. Якщо на входах S0 і S1 лог.0 регістр
(а ) (б) знаходиться в режимі збереження інформації.
ИР1 И Р8 И Р9 И Р1 1 ИР13
f 1 RG RG Q0 3 10 RG 2 2
5
SI SI DR RG DR RG
+1 CT2 1 4 3 3
4 3 Q0 & Q1 D0 D0
f -1 1 Q0 2 13 2 5 11 4 15 5
2
2
Q1
D0 Q0 D Q2 D0 D1 Q0 D1
Q1 3 6 12 5 7
15
D0 4 6
Q2 D1 Q3 D1 D2 D2
4
1
10
D1 8
7
Q3
Q2 D2 Q 1 12 Q4 10 13
D2 6
D3 Q1 14 9
D3 Q0 4
D2 5 8 11 14 7 15 6
9 D3 C Q5 D3 DL D4 Q1
D3 11 12 3 7 13 17 8
11
EL 1 5
12
 15
Q3 Q2 Q6 D4 Q2 D5 Q2
6 9 13 4 11 19 10
0 1 3 0 EL R Q7 D5 Q0 C D6 Q3
14  15 10 5 9 9 12 21 14
R Q3 D6 S0 Q3 D7 Q4
9 6 10 22 16
0 C1 +5В - 14 D7 S1 DL Q5
8 1 18
(в) C2 0В - 7 R Q6
(г) 1 11 20
EL C Q7
1
Рис.12.3. Включення лічильника ИЕ7 в режимах прямого (а) та зворотнього + 5 В - 14
2
1
+ 5 В - 16
23
S0
S1
0В - 7 0В - 8
(в) рахування з відповідними часовими діаграмами (б) і (г). 15
C
13
R
41 Лічильник ИЕ19, 10, ИЕxx.
+ 5 В - 16 +5В - 24
40 Лічильник ИЕ18. 0В - 8 0В - 12

Лічильник десятковий синхронний. 42 Регістр ИР1.

Схема К155ІЕ10 представляє собою універсальний двійковий лічильник з
синхронної записом інформації.
Мікросхема ИР1 – це універсальний 4-розрядний регістр зсуву, який
Схема має тактовий вхід C, чотири інформаційних входу паралельного
дозволяє здійснювати послідовний і паралельний запис інформації в тригери
запису D1-D4, керуючий вхід V1 для дозволу паралельної записи, керуючий
регістра, послідовне і паралельне зчитування інформації та зсув інформації.
вхід V2 для дозволу рахунку, керуючий вхід V3 для дозволу перенесення,
Він має послідовний вхід даних SI, чотири паралельних входи D0..D3, а
вхід установки в "0" R, виходи чотирьох розрядів лічильника 1 , 2, 3, 4,
також чотири виходи Q0..Q3 від кожного з тригерів. Регістр має також два
виходи перенесення P.
тактових входи C1 і C2. Інформація на виходи від будь-якого з п’яти входів
Очищення лічильника здійснюється в асинхронному режимі, і низький
даних надійде синхронно з від’ємним перепадом, поданим на вибраний
рівень на вході R викликає перехід чотирьох виходів в стан логічного "0"
тактовий вхід.
незалежно від рівнів рахункового і керуючого входів.
Вхід дозволу паралельного завантаження EL використовується для вибору
режиму роботи регістра. Якщо на вхід EL подається лог.1, дозволяється
Мікросхема 74163 містить програмований синхронний 4-розрядний
робота по тактовому входу C2. В момент приходу на цей вхід від’ємного
двійковий лічильник, який вважає імпульси в двійковому коді в прямому перепаду тактового імпульса в регістр завантажуються дані від паралельних
напрямку і має синхронний вхід скидання показань. входів D0..D3.
Якщо на вхід EL подано лог.0, дозволяється робота по тактовому входу
Робота схеми C1. Від’ємні фронти послідовності тактових імпульсів зсувають дані від
У нормальному режимі роботи на вихід 1 /(Rsyn) і на входи РЕ, ТІ і /Load послідовного входу SI на вихід Q0, потім на Q1, Q2 і Q3, тобто вправо. Зсув
подається напруга високого рівня. даних по регістру вліво можна здійснити, якщо з’єднати вихід Q3 і вхід D2,
При кожному перепаді напруги тактового імпульсу з низького рівня на Q2 і D1, Q1 і D0. При цьому регістр потрібно перевести в паралельний
високий показання лічильника 74163 синхронно збільшуються на одиницю. режим, подавши на вхід EL лог.1. Напругу на вході EL можна змінювати,
Таким чином, схема включається позитивним фронтом тактового імпульсу. тільки якщо на обох тактових входах лог.0. Однак, якщо на вході C1 лог.1,
Логічний рівень виходів QO, Q1, Q2 і Q3 визначається двійковим кодом. зміна сигнала на вході EL від 0 до 1 не змінює станів виходів.

Щоб скинути показники лічильника 74163 на вихід 1 /(Rsyn) подається
напруга низького рівня. Скидання показань відбувається при подальшому
фронті тактового імпульсу, в цей час на всіх виходах встановлюється напруга
низького рівня. Якщо на вхід завантаження /Load подається напруга низького
рівня, то при наступному позитивному фронті тактового імпульсу код, що
знаходиться на входах PO - РЗ, завантажується в лічильник.
Для синхронного рахунку чисел з кількома розрядами без застосування
додаткових логічних елементів використовують входи РЕ і ТЕ мікросхеми
74163 в якості дозволяють, а також вихід СО (вихід сигналу переносу).
З'єднання відбувається наступним чином:
- перший (наймолодший) розряд: на входи РЕ і ТЕ подається напруга
високого рівня, вихід СО з'єднується з входами РЕ і ТЕ другого розряду і з
входом РЕ третього розряду і т.д .;
- другий розряд: вихід СО другого розряду з'єднується з входом ТІ третього
розряду і т.д .;
- ступені синхронно керуються входом синхронізуючих сигналів, завдяки
тому, що входи тактовихімпульсів всіх ступенів з'єднані один з одним. Входи
скидання також включаються паралельно.
Мікросхема 74163 по розташуванню висновків сумісна зі схемами КМОП
4163 і 40163.
 застосування
Програмований лічильник, управління рахунком і таймером, дільник
частоти.
43 Регістр ИР11.
Мікросхема ИР11 – універсальний 4-розрядний реверсивний регістр
зсуву, який дозволяє як паралельний запис інформації, так і її зсув вправо і
вліво. Він має входи D0..D3 – для подавання інформації при паралельному
записуванні, DR – для послідовного записування із зсувом вправо, DL – для
послідовного записування із зсувом вліво, S0 і S1 – керуючі, C – для
подавання тактових імпульсів і R – для скидання.
При подаванні лог.0 на вхід R відбувається скидання тригерів регістра в
0. При лог.1 на вході R режим роботи визначається керуючими сигналами
на входах S0 і S1. При лог.1 на вході S0 і лог.0 на вході S1 по додатньому
Використовуючи режим зсуву регістра ИР1 і створюючі відповідні зворотні
зв’язки, можна організовувати на його базі подільники частоти з
коефіцієнтами перерахунку від 2 до 8. При цьому на вхід EL регістра
подається лог.0, а імпульси вхідної частоти надходять на тактовий вхід C1.
До входу SI підключається схема зворотнього зв’язку, а стани входів C2 і
D0..D3 в цьому режимі не мають значення, оскільки не впливають на роботу
схеми.
При створенні подільника частоти на 2, 4, 6, або 8 на вхід SI через інвертор
підключається відповідний вихідний розряд регістра (Q0, Q1, Q2 або Q3).
При створенні подільника частоти на 3, 5 і 7 в коло зворотнього зв’язку
замість інвертора включається логічний елемент І-НІ, на входи якого сигнали
надходять з виходів розрядів Q0 і Q1 (при діленні на 3), Q1 і Q2 (при діленні
на 5) і Q2 і Q3 (при діленні на 7). Сигнали, що отримуються на виходах
регістра Q0, Q1, Q2 і Q3 однакові за формою і відрізняються лише фазою.
 1
ИР1
RG
ИР8
RG Q0 3 10
ИР9
RG 2
И Р 11
2
И Р 13 ИР1 ИР8 ИР 9 И Р11 И Р13
- способом організації міжрозрядних зв’язків – з послідовним, наскрізним,
SI SI DR R G DR RG 1
SI RG RG Q0 3 10
SI RG 2
DR RG
2
DR RG
2
1
& Q1
4 3
D0
3
D0 1
& Q1 4 3
D0 3
D0
паралельним і комбінованим переносами (позикою);
D0 Q 0 13 2
D Q2 5 11
D0 4
D1 Q 0 15 5
D1
3
D1 Q3
6 12
D1
5
D2
7
D2
2
3
D0 Q0 13 2
D Q2 5
6
11
12
D0 4
5
D1 Q0 15 5
7
D1 - типом використовуваних тригерів – T, JK, D в лічильному режимі;
4
Q 1 12 10 13 6
Q 1 14 9 4 D1 Q3 D1 D2 D2
5
D2
D3
8
C
Q4
Q5
11 14
D2
D3
7
D3
DL
15
D3
D4
Q0
Q1
6 4
D2 Q 1 12 Q4 10 13
D2 6
D3 Q1 14 9
D3 Q0 4 елементним базисом – потенціальні, імпульсні та потенціально-імпульсні.
11 12 3 7 13 17 8 5 8 11 14 7 15 6
Q2 Q6 D4 Q2 D5 Q2 D3 C Q5 D3 DL D4 Q1
6
EL 9
R Q7 13 4
D5 Q0 11
C 19
D6 Q3 10 11 12 3 7 13 17 8
Q2 Q6 D4 Q2 D5 Q2
9
Q3
10 5
6
D6
9 9
10
S0 Q3
12 21
22
D7 Q4
14
16
6
EL
10
9
R Q7 13 4
5
D5 Q0
9
11
9
C
12
19
21
D6 Q3 10
14
48 Статична синхронізація в тригерах.
C1 + 5В - 1 4 D7 S1 DL Q5
8 1 18 Q3 D6 S0 Q3 D7 Q4
C2 0В - 7 R Q6 9 6 10 22 16
1
EL
11
C Q7
20 C1 + 5В - 14 D7 S1 DL Q5
8 1 18
1 C2 0В - 7 R Q6
+ 5 В - 14
0В - 7
2
1
+ 5В - 1 6
0В - 8
23
S0
S1
1
EL
11
C Q7
20 Синхронні тригери із статичним керуванням записом сприймають
15 13 1
+ 5В - 1 4 + 5В - 16 S0
C R
0В - 7
2
1 0В - 8
23
S1 інформаційні сигнали увесь час, поки діє сигнал синхронізації. Отже, за час
+5В - 16 + 5 В - 24 15 13
0В - 8 0 В - 12
C R дії сигналу синхронізації тригер може перемикатися кілька разів. У цих
+ 5В - 16 + 5В - 24 тригерів вхід С – статичний.
0В - 8 0В - 12

44 Регістр ИР13.

Мікросхема ИР13 – це універсальний 8-розрядний реверсивний регістр 46 Регістр ИР9, 74хх595, ИРхх.
зсуву. Він має 8 виходів паралельного коду Q0..Q7 і наступні входи: D0..D7 – 49 Тригери типу D.
для подавання інформації при паралельному записуванні, DR і DL – для
Мікросхема ИР9 – це 8-розрядний регістр зсуву з можливістю
подавання послідовної інформації і зсуві вправо і вліво відповідно, C – для D-тригер або тригер із затримкою має один інформаційний вхід D та
асинхронного паралельного запису і послідовним зчитуванням. Мікросхема
подавання тактових імпульсів, S0 і S1 – для керування режимом і R – для має вхід SI для подавання інформації при послідовному записуванні, вісім один вхід для синхронізації C. D-тригер, наведений на рис.5.3, побудований
скидання тригерів регістра. входів D0..D7 для подавання інформації при паралельному записуванні, два на основі RSC-тригера шляхом з’єднання входів R і S через інвертор для
При подаванні на вхід R лог.0 відбувається скидання всіх тригерів регістра рівноправних входи C для подавання тактових імпульсів, включених по АБО отримання входу D. Інформація, що надходить на вхід D, записується в
незалежно від станів інших входів. Будь-які інші зміни станів регістра (виводи 2 і 15), вхід дозволу паралельного запису EL і прямий та інверсний тригер по додатньому перепаду сигналу на вході C. В табл.5.3 наведена
відбуваються лише по додатньому фронту тактового імпульса на вході C.
При лог.1 на вході S0 і лог.0 на вході S1 відбувається послідовний прийом виходи останнього розряду регістра зсуву QO та . QO таблиця станів D-тригера.

інформації з входу DR в 0-й розряд регістра і зсув вправо. При лог.1 на вході Переключення тригерів регістра відбувається по додатньому фронту Q
тактового імпульса на будь-якому з входів C при лог.0 на іншому. Подавання
1 & 12 1 & 12

S1 і лог.0 на вході S0 відбувається послідовний прийом інформації з входу

IB1
D 2 2
RB1
13 13

DL в 7-й розряд регістра і зсув вліво. Якщо ж лог.1 подається на обидва лог.1 на один з тактових входів забороняє переключення тригерів при
D1.1 D2.1
C
RB2

входи S0 і S1, то відбувається паралельний запис в регістр інформації з подаванні імпульсів на інший вхід. Режим роботи регістра визначається 9
10
&
8
3
4
& 3
4
& 6 Q
IB2
T
сигналом, поданим на вхід EL: при лог.1 по додатніх фронтах імпульсів на
D
входів D0..D7. Подавання лог.0 на обидва входи S0 і S1 блокує тактові C
11
D1.3
5
D1.2
6 5
D2.2

входах C відбувається послідовний запис інформації, що надходить на вхід

+5В 0В

імпульси, що подаються на вхід C і регістр переводиться в режим (а) (б)

D1,D2 14 7

збереження. SI, із зсувом вмісту регістру до старших розрядів, а при лог.0 – відбувається
И Р 11 И Р 13
паралельний запис інформації з входів D0..D7 в тригери регістра.
2
3
DR R G
2
3
DR R G
Мікросхему ИР9 зручно застосовувати для перетворення паралельного Рис.5.3. Умовне графічне позначення (а) та монтажна схема (б) D-тригера на
D0 D0
4
5
D1
D2
Q0 15 5
7
D1
D2 коду в послідовний. Наявність двох входів для подавання тактових імпульсів базі RSC-тригера.
6 14 9 4
7
D3
DL
Q1
15
D3
D4
Q0
Q1
6 дозволяє використовувати один з них як вхід дозволу роботи регістру, а
7
11
Q2
13 17
19
D5 Q2
8
10 інший для виконання зсуву або запису. 50 Тригери типу Т.
C D6 Q3
9 9 12 21 14
S0 Q3 D7 Q4
10 22 16
S1 DL Q5 ИР1 И Р8 И Р9 И Р11 ИР13
1 18
R Q6 1 3 10 2 2
11 20 SI RG RG Q0 SI RG DR RG DR RG
C Q7 1
& Q1 4 3
D0 3
D0
1
+ 5В - 1 6 S0 2
D0 Q 0 13 2
D Q2 5 11
D0 4
D1 Q0 15 5
D1
23 3 6 12 5 7
0В - 8 S1 D1 Q3 D1 D2 D2
13 4
Q 1 12 10 13 6 14 9 4
R 5
D2
8
Q4
11 14
D2
7
D3 Q1
15
D3 Q0
6
D3 C Q5 D3 DL D4 Q1
11 12 3 7 13 17 8
Q2 Q6 D4 Q2 D5 Q2
+ 5В - 24 6
EL 9
R Q7 13 4
D5 Q0 11
C 19
D6 Q3 10
0 В - 12 Q3
10 5
D6
9 9
S0 Q3
12 21
D7 Q4
14
9 6 10 22 16
C1 + 5В - 14 D7 S1 DL Q5
45 Регістр ИР8.
8 1 18
C2 0В - 7 R Q6
1 11 20
EL C Q7
1
+5В - 14 + 5В - 16 S0
2 23
0В - 7 1 0В - 8 S1
15 13
C R

Мікросхема ИР8 – це 8-розрядний регістр зсуву. Вона має вхід C для +5В - 16
0В - 8
+5В - 24
0В - 12

подавання тактових імпульсів зсуву, вхід скидання R , два рівноправних

47 Класифікація лічильників.
входи D для подавання інформації, що зсувається, з’єднаних по І (виводи 1 і
2), і вісім виходів. Обнулення тригерів регістра здійснюється подаванням
Лічильники класифікують за такими ознаками:
лог.0 на вхід R . Прийом інформації з входів D та її зсув в бік виходів з
більшими номерами відбуваються по додатньому фронту тактового імпульсу
на вході C. - способом кодування – позиційні та непозиційні;
Мікросхему ИР8 зручно використовувати для перетворення інформації, - модулем лічби – двійкові, десяткові, з довільним постійним або змінним
що надходить в послідовному коді в паралельний. (програмованим) модулем;
- напрямком лічби – прості (підсумовуючі, віднімальні) і реверсивні;