YE PCIe YG2 HWC RevHist r1.8.4

PCI Express Projects Revision History Modified Date: 1402/03/06
EX: C20Y20_k7_Viv_H8_Pcie1x8P2_3_1
Abbreviations for VHDL projects:
(1: Main board name & Version → C20Y20
(2: Device Family → k7: Kintex , v7: Virtex , a7: Artix 7
(3: Software → Viv: Vivado
(4: H8: HSP version 8.x (or 8.x.x)
(5: The project name Abbreviation:
Sf: Small FIFO in the FIFO mod,
ExReg: Implementing Registers outside of PCIe IPs.
Pcie1x8P2: PCIe Generation 1, 8X, Protocol 2 (YG2)
D6S1R: 6 DMA Send (Card to Host) & 1 DMA Receive (Host to Card)
(6: Version of project
Version of boards for C20Y VHDL Projects (EX: C20Y20_k7_Viv_H8_Pcie1x8P2_3_1):

Version of boards Main board Version Description
and compatible versions
(C20Y)
C20Y20 V1.0 In the Version 4.0 and above Select map was added. Select Map don’t works in the old versions.
V2.0
V3.0
KV7 Rev2.0
V4.0
Version of boards for E14Z VHDL Projects (EX: E14Z10_k7_Viv_H8_Pcie2x4P2_3_2):

Version of boards Main board Version Description
and compatible versions
(E14Z)
E14Z10 V1.0 -
E14Z20 V2.0 -
1
‫‪PCI Express Projects Revision History‬‬ ‫‪Modified Date: 1402/03/06‬‬
‫‪Version of boards for E15Z VHDL Projects (E15Z10_a7_Viv_H8_Pcie1x4P2_2_2):‬‬

‫‪Version of boards Main board Version‬‬ ‫‪Daughter board Version‬‬ ‫‪Description‬‬
‫‪and compatible versions and compatible versions‬‬
‫)‪(E15Z‬‬
‫‪E15Z10‬‬ ‫‪V1.0‬‬ ‫‪-‬‬ ‫‪-‬‬
‫‪V2.0‬‬
‫نرمافزارهای مورد نیاز برای تست پروژهها‪:‬‬
‫‪ -1‬نرمافزار نصب درایورهای ‪)YasinPCIeInstaller_Px( PCIe‬‬

‫‪ -2‬نرمافزار ‪( PCIe_Tester‬تحت عنوان ‪)YasinPCIeTester_Px‬‬
‫‪ -3‬نرمافزار ‪( MainSoft‬تحت عنوان ‪)YasinMainSoft_PCIePx_LanPx‬‬
‫مستندهای مفید برای استفاده از پروژهها‪:‬‬
‫‪ -1‬مستند روش نصب درایورهای ‪ PCIe‬روی ویندوز ‪)YE_Install_YG1_PCIe_driver_on_windows_10_verx.pdf ( 10‬‬

‫‪ -2‬راهنمای راهاندازی سریع مربوط به بوردهای اصلی (‪.)YE_E15Z_QuickStart_rx.pdf ،YE_E14Z_QuickStart_rx.pdf ،YE_C20Y_QuickStart_rx.pdf ،YE_C11Z_QuickStart_rx.pdf‬‬
‫‪ -3‬راهنمای کاربری مربوط به بوردهای اصلی ( ‪)YE_E15Z_UM_rxxx.pdf ،YE_E14Z_UM_rxxx.pdf ،YE_C20Y_UM_rxxx.pdf‬‬
‫‪ -4‬راهنمای ‪IP‬های ‪)YE_PCIe_IP_UM_rx.pdf( PCIe‬‬
‫‪ -5‬راهنمای ‪IP‬های ‪ Config‬شامل ‪ SPI ،BPI‬و ‪ YE_spi_reconfig_yg1_UM_rx.pdf ،YE_bpi_reconfig_yg1_IP_UM_rx.pdf( SM‬و ‪)YE_sm_config_yg1_UM_rx.pdf‬‬
‫‪ -6‬استاندارد ارتباطی سختافزار و نرمافزار ‪)YE_HSP_UM_rx.x.x.pdf ( HSP‬‬
‫‪ -7‬مستند کامل در رابطه با ‪ PCIe‬شامل پروتکل ارتباطی‪ ،‬درایور‪ ،‬نرمافزار‪ ،‬تست و ‪)YE_PCIe_UM_rx.pdf( ...‬‬
‫‪ -8‬راهنمای نرمافزار ‪ PCIe Tester‬در مستند مربوط به درایور و نرمافزار ‪)YE_PCIe_UM_rx.pdf( PCIe‬‬
‫‪ -9‬راهنمای نرمافزار ‪)YE_MainSoft_UM_rx.pdf( MainSoft‬‬
‫نکته ‪ :1‬در صورتی که براساس بورد اصلی و قابلیتهای آن در اکانت کاربری خود به پروژهها‪IP ،‬ها و مستندهای کاربری دسترسی ندارید‪ ،‬با شرکت تماس گرفته و به "مسئول سایت" درخواست خود را انتقال دهید‪.‬‬
‫نکته ‪ :2‬در صورتی که براساس بورد اصلی و قابلیتهای آن‪ ،‬به پروژهها‪IP ،‬ها و مستندهای مورد نیاز دسترسی دارید‪ ،‬اما با مطالعه مستندها با تست پروژهها مشکل دارید‪ ،‬با شرکت تماس گرفته و مشکل خود را با بخش "خدمات پس از فروش" در میان قرار دهید‪.‬‬
‫‪2‬‬
‫‪PCI Express Projects Revision History‬‬ ‫‪Modified Date: 1402/03/06‬‬
‫توضیح ‪:Protocol‬‬
‫وقتی سختافزار تغییر داشته باشد‪ ،‬باید درایورهای مرتبط با آن نیز به روز شود‪ .‬در بعضی موارد تغییرات سختافزار بسیار اساسی است و درایورها نیز باید به صورت کلی باز نویسی شوند و ممکن است با درایورهای قبلی سازگاری نداشته باشند‪ .‬اگر چنین حالتی رخ دهد‪ ،‬به جای به روز‬
‫رسانی نسخههای قبلی سختافزاری و نرمافزاری با همان نام قبلی‪ ،‬شماره پروتکل افزایش داده می شود‪ .‬اگر تغییرات جزئی باشد و همچنین درایورها سازگار با نسخه قبلی باشند‪ ،‬بدون افزایش شماره پروتکل‪ ،‬یک نسخه جدید نرمافزاری‪-‬سختافزاری ارائه میشود‪ .‬پروتکل در واقع‬
‫مشخص کننده تطبی ق درایورها و سخت افزار است‪ .‬در حال حاضر برای شبکه فقط یک پروتکل وجود دارد‪ .‬در درایورها از باالترین نسخه و همچنین در نرمافزار از نام آن میتوان تشخیص داد که متناسب با کدام پروتکل است‪ .‬برای پروتکل ‪ P4‬و باالتر در نرمافزارهای ‪ PCIe‬و پروتکل ‪P1‬‬
‫و باالتر در نرمافزار ‪ LAN‬قانون مشخصی در نامگذاری نرمافزار‪ ،‬درایور و کتابخانه استفاده شده است که در ادامه بیان میشود‪ HSP .‬در واقع استاندارد استفاده از فضای رجیستری ‪ PCIe‬یا ‪ LAN‬است و نقشی در درایور ندارد‪ .‬معموالً آخرین نسخه نرمافزاری از ‪HSP‬های نسخه قبلی‬
‫نیز به صورت اتوماتیک پشتیبانی میکند‪ .‬یعنی به صورت اتوماتیک با توجه به سختافزار‪ ،‬نسخه ‪ HSP‬را تشخیص داده و با آن کار میکند‪ .‬بنابراین اهمیت ‪ HSP‬به اندازه پروتکل نیست‪.‬‬
‫نامگذاری نرمافزارهای تستر مربوط به ‪ PCIe‬قبل از ‪ P4‬به صورت زیر است‪:‬‬
‫‪Protocol & HSP‬‬ ‫‪Software Name‬‬ ‫)‪Dependencies(library‬‬ ‫)‪Dependencies(Driver‬‬

‫?‪PCIeP1, H‬‬ ‫‪YasinPCIeTester_P1 v(HSP).x.x.x‬‬ ‫‪Yasin_DLL or YasinDC v2.x.x.x‬‬ ‫‪YasinHWD v2.x.x.x‬‬
‫?‪PCIeP2, H‬‬ ‫‪YasinPCIeTester_P2 v(HSP).x.x.x‬‬ ‫‪Yasin_DLL or YasinDC v3.x.x.x‬‬ ‫‪YasinSWD v1.x.x.x‬‬
‫?‪PCIeP2, H‬‬ ‫‪YasinPCIeLibTester_P2 v(HSP).x.x.x‬‬ ‫‪Yasin_DLL or YasinDC v3.x.x.x‬‬ ‫‪YasinHWD v3.x.x.x‬‬
‫‪YasinPCIeLib v1.x.x.x‬‬
‫_?‪PCIeP‬‬ ‫‪YasinPCIeInstaller_P? vx.x.x‬‬ ‫‪-‬‬ ‫‪-‬‬
‫نامگذاری نرمافزارهای تستر مربوط به ‪ PCIe‬پروتکل ‪ P4‬و باالتر به صورت زیر است‪:‬‬
‫‪Protocol & HSP‬‬ ‫‪Software Name‬‬ ‫)‪Dependencies(library‬‬ ‫)‪Dependencies(Driver‬‬

‫?‪PCIeP?, H‬‬ ‫‪YasinPCIeTester_P? v(HSP).x.x.x‬‬ ‫)‪Library v(protocol).(compatibility).x.(internal‬‬ ‫)‪PCIe_Driver_Name v(protocol).(compatibility).x.(internal‬‬
‫)‪(Protocol PCIe >= 4‬‬
‫_?‪PCIeP‬‬ ‫‪YasinPCIeInstaller_P? vx.x.x‬‬
‫‪Example: PCIeP4, H8‬‬ ‫‪YasinPCIeTester_P4 v8.x.x.x‬‬ ‫)‪PCIe_Library_Name v4.(compatibility).x.(internal‬‬ ‫)‪PCIe_Driver_Name v4.(compatibility).x.(internal‬‬
‫‪Note 1: x is any number‬‬
‫‪3‬‬
:‫ و باالتر به صورت زیر است‬P1 ‫ برای پروتکل‬LAN ‫نامگذاری نرمافزارهای تستر مربوط به‬
Protocol, HSP Software Name Dependencies(library) Dependencies(Driver)

LAN P?, H? YasinLanTester_P? v(HSP).x.x.x LAN_Library_Name v(protocol).(compatibility).x.(internal) -
(Protocol LAN >= 1)
LAN P?, H? YasinLanTesterEx_P? v(HSP).x.x.x LAN_Library_Name v(protocol).(compatibility).x.(internal) -
(Protocol LAN >= 1)
Example: LAN P1, H8 YasinLanTester_P1 v8.x.x.x YasinLanLib v1.x.x.x -
Example: LAN P1, H8 YasinLanTesterEx_P1 v8.x.x.x YasinLanLibEx v1.x.x.x -
Note 1: x is any number
:‫ به صورت زیر است‬P1 ‫ برای پروتکل‬YasinMainSoft ‫نامگذاری نرمافزار‬
Protocol & HSP Software Name Dependencies(library) Dependencies(Driver)

PCIeP1_LanP1, H? YasinMainSoft_PCIeP1_LanP1 v(HSP).x.x.x Yasin_DLL or YasinDC v2.x.x.x YasinHWD v3.x.x.x
YasinLanLib v1.x.x.x YasinHWD v2.x.x.x
YasinLanLibEx v1.x.x.x
:‫ و باالتر به صورت زیر است‬P4 ‫ برای پروتکل‬YasinMainSoft ‫نامگذاری نرمافزار‬
Protocol & HSP Software Name Dependencies(library) Dependencies(Driver)

PCIeP?_LanP?, H? YasinMainSoft_PCIeP?_LanP? v(HSP).x.x.x PCIe_Library_Name v(protocol).(compatibility).x.(internal) PCIe_Driver_Name v(protocol).(compatibility).x.(internal)
(Protocol PCIe >= 4) LAN_Library_Name v(protocol).(compatibility).x.(internal)
(Protocol LAN >= 1)
Example: YasinMainSoft_PCIeP4_LanP1 v8.x.x.x PCIe_Library_Name v4.(compatibility).x.(internal) PCIe_Driver_Name v4.(compatibility).x.(internal)
PCIeP4_LanP1, H8 LAN_Library_Name v1.(compatibility).x.(internal) -
‫ به عنوان مثال ممکن است پروژهها از نظر‬.‫ را براساس بورد و تراشه سازگاری که خریداری کرده است تغییر دهد‬Vivado ‫ بنابراین کاربر در قدم اول قبل از سنتز و استفاده از پروژهها باید تراشه مورد استفاده در پروژههای‬.‫ تمامی پروژهها برای یک تراشه پیشفرض سنتز شدهاند‬:‫نکته‬
‫ بنابراین برای توسعه پروژهها در قدم اول باید‬.‫ باشد‬xc7k160tffg676-2 ‫ در حالی که بورد خریداری شده دارای تراشه‬xc7k160tfbg676-1 ‫ به عنوان مثال ممکن است تراشه پروژه برابر‬.‫ خریداری شده تطابق نداشته باشند‬FPGA ‫ و یا شماره تراشه با‬Package ،Speed Grade
.‫تراشه را طبق بورد خریداری شده تغییر داد‬
4
:‫شرح پروژهها‬
Project Name Description

F13Z10_k7_Viv_H8_D6S1R_Pcie2x8P2_x_x_x ‫ برای‬،‫ ارسال از کامپیوتر به کارت به همراه کدهای تستر و فلش‬DMA ‫ ارسال از کارت به کامپیوتر و یک‬DMA 6 ‫) با‬YG2( ‫ نسل دوم یاسین‬PCIe Generation 2 8X ‫پروژه‬
➢ YasinEngineeringCo_PCIe_pcie_c20y_g2_yg2_x.x
✓ YE_PCIe_YG2_IP_UM_rx.x.x F13Z10 ‫بورد‬
✓ YE_pcie_c20y_g2_yg2_HwC_RevHist_rx.x.x
➢ YasinEngineeringCo_Config_spi_reconfig_yg1_x.x
✓ YE_spi_reconfig_yg1_UM_rx.x.x
YE_spi_reconfig_yg1_HwC_RevHist_rx.x.x
F13Z10_k7_Viv_H8_Pcie1x8P2_x_x_x ،‫ ارسال از کامپیوتر به کارت به همراه کدهای تستر و فلش‬DMA ‫ ارسال از کارت به کامپیوتر و یک‬DMA ‫) با یک‬YG2( ‫ نسل دوم یاسین‬PCIe Generation 1 8X ‫پروژه‬
✓ YE_PCIe_YG2_IP_UM_rx.x.x F13Z10 ‫برای بورد‬
YasinEngineeringCo_Config_spi_reconfig_yg1_x.x
F13Z10_k7_Viv_H8_Pcie2x8P2_x_x_x ،‫ ارسال از کامپیوتر به کارت به همراه کدهای تستر و فلش‬DMA ‫ ارسال از کارت به کامپیوتر و یک‬DMA ‫) با یک‬YG2( ‫ نسل دوم یاسین‬PCIe Generation 2 8X ‫پروژه‬
✓ YE_PCIe_YG2_IP_UM_rx.x.x F13Z10 ‫برای بورد‬
F13Z10_k7_Viv_H8_ExReg_Pcie2x8P2_x_x_x ‫ ارسال از کامپیوتر به کارت به همراه کدهای تستر و فلش که‬DMA ‫ ارسال از کارت به کامپیوتر و یک‬DMA ‫) با یک‬YG2( ‫ نسل دوم یاسین‬PCIe Generation 2 8X ‫پروژه‬
✓ YE_PCIe_YG2_IP_UM_rx.x.x F13Z10 ‫ برای بورد‬،‫ پیادهسازی شده است‬IP ‫در آن فضای رجیستری خارج از‬
C20X10_k7_Viv_H8_D6S1R_Pcie2x8P2_x_x_x ‫ برای‬،‫ ارسال از کامپیوتر به کارت به همراه کدهای تستر و فلش‬DMA ‫ ارسال از کارت به کامپیوتر و یک‬DMA 6 ‫) با‬YG2( ‫ نسل دوم یاسین‬PCIe Generation 2 8X ‫پروژه‬
✓ YE_PCIe_YG2_IP_UM_rx.x.x C20X10 ‫بورد‬
✓ YE_spi_reconfig_yg1_HwC_RevHist_rx.x.x
C20X10_k7_Viv_H8_Pcie1x8P2_x_x_x ،‫ ارسال از کامپیوتر به کارت به همراه کدهای تستر و فلش‬DMA ‫ ارسال از کارت به کامپیوتر و یک‬DMA ‫) با یک‬YG2( ‫ نسل دوم یاسین‬PCIe Generation 1 8X ‫پروژه‬
✓ YE_PCIe_YG2_IP_UM_rx.x.x C20X10 ‫برای بورد‬
✓ YasinEngineeringCo_Config_spi_reconfig_yg1_x.x
C20X10_k7_Viv_H8_Pcie2x8P2_x_x_x ،‫ ارسال از کامپیوتر به کارت به همراه کدهای تستر و فلش‬DMA ‫ ارسال از کارت به کامپیوتر و یک‬DMA ‫) با یک‬YG2( ‫ نسل دوم یاسین‬PCIe Generation 2 8X ‫پروژه‬
✓ YE_PCIe_YG2_IP_UM_rx.x.x C20X10 ‫برای بورد‬
5
C20X10_k7_Viv_H8_ExReg_Pcie2x8P2_x_x_x ‫ ارسال از کامپیوتر به کارت به همراه کدهای تستر و فلش که‬DMA ‫ ارسال از کارت به کامپیوتر و یک‬DMA ‫) با یک‬YG2( ‫ نسل دوم یاسین‬PCIe Generation 2 8X ‫پروژه‬
✓ YE_PCIe_YG2_IP_UM_rx.x.x C20X10 ‫ برای بورد‬،‫ پیادهسازی شده است‬IP ‫در آن فضای رجیستری خارج از‬
C20Y20_k7_Viv_H8_D2S2R_Pcie2x8P2_x_x_x ‫ برای‬،‫ ارسال از کامپیوتر به کارت به همراه کدهای تستر و فلش‬DMA ‫ ارسال از کارت به کامپیوتر و دو‬DMA 2 ‫) با‬YG2( ‫ نسل دوم یاسین‬PCIe Generation 2 8X ‫پروژه‬
✓ YE_PCIe_YG2_IP_UM_rx.x.x C20Y20 ‫بورد‬
➢ YasinEngineeringCo_Config_bpi_reconfig_yg1_x.x
✓ YE_bpi_reconfig_yg1_IP_UM_rx.x.x
✓ YE_bpi_reconfig_yg1_HwC_RevHist_rx.x.x
C20Y20_k7_Viv_H8_D6S1R_Pcie2x8P2_x_x_x ‫ برای‬،‫ ارسال از کامپیوتر به کارت به همراه کدهای تستر و فلش‬DMA ‫ ارسال از کارت به کامپیوتر و یک‬DMA 6 ‫) با‬YG2( ‫ نسل دوم یاسین‬PCIe Generation 2 8X ‫پروژه‬
✓ YE_PCIe_YG2_IP_UM_rx.x.x C20Y ‫ قابل استفاده در نسخههای مختلف‬،C20Y20 ‫بورد‬
C20Y20_k7_Viv_H8_Pcie1x8P2_x_x_x ‫ برای‬،‫ ارسال از کامپیوتر به کارت به همراه کدهای تستر و فلش‬DMA ‫ ارسال از کارت به کامپیوتر و یک‬DMA 6 ‫) با‬YG2( ‫ نسل دوم یاسین‬PCIe Generation 2 8X ‫پروژه‬
✓ YE_PCIe_YG2_IP_UM_rx.x.x C20X10 ‫بورد‬
C20Y20_k7_Viv_H8_Pcie2x8P2_x_x_x ،‫ ارسال از کامپیوتر به کارت به همراه کدهای تستر و فلش‬DMA ‫ ارسال از کارت به کامپیوتر و یک‬DMA ‫) با یک‬YG2( ‫ نسل دوم یاسین‬PCIe Generation 1 8X ‫پروژه‬
✓ YE_PCIe_YG2_IP_UM_rx.x.x C20Y ‫ قابل استفاده در نسخههای مختلف‬،C20Y20 ‫برای بورد‬
E14Z10_k7_Viv_H8_Pcie2x4P2_x_x_x ،‫ ارسال از کامپیوتر به کارت به همراه کدهای تستر و فلش‬DMA ‫ ارسال از کارت به کامپیوتر و یک‬DMA ‫) با یک‬YG2( ‫ نسل دوم یاسین‬PCIe Generation 2 8X ‫پروژه‬
➢ YasinEngineeringCo_PCIe_pcie_e14z_g2_yg2_x.x
✓ YE_PCIe_YG2_IP_UM_rx.x.x C20Y ‫ قابل استفاده در نسخههای مختلف‬،C20X10 C20Y20 ‫برای بورد‬
✓ YE_pcie_e14z_g2_yg2_HwC_RevHist_rx.x.x
6
E14Z20_k7_Viv_H8_D6S1R_Pcie2x4P2_x_x_x ‫ برای‬،‫ ارسال از کامپیوتر به کارت به همراه کدهای تستر و فلش‬DMA ‫ ارسال از کارت به کامپیوتر و یک‬DMA 6 ‫) با‬YG2( ‫ نسل دوم یاسین‬PCIe Generation 2 8X ‫پروژه‬
✓ YE_PCIe_YG2_IP_UM_rx.x.x E14Z20 ‫بورد‬
E14Z20_k7_Viv_H8_Pcie2x4P2_x_x_x ،‫ ارسال از کامپیوتر به کارت به همراه کدهای تستر و فلش‬DMA ‫ ارسال از کارت به کامپیوتر و یک‬DMA ‫) با یک‬YG2( ‫ نسل دوم یاسین‬PCIe Generation 2 8X ‫پروژه‬
✓ YE_PCIe_YG2_IP_UM_rx.x.x E14Z20 ‫برای بورد‬
E15Z10_a7_Viv_H8_Pcie1x4P2_x_x_x ‫ ب‬،‫ ارسال از کامپیوتر به کارت به همراه کدهای تستر و فلش‬DMA ‫ ارسال از کارت به کامپیوتر و یک‬DMA ‫) با یک‬YG2( ‫ نسل دوم یاسین‬PCIe Generation 1 8X ‫پروژه‬
✓ YE_PCIe_YG2_IP_UM_rx.x.x .‫ قابل استفاده نیست‬xc7a15tfgg484 ‫ این پروژه به دلیل کم بودن منابع در تراشه‬،E15Z20 ‫ و قابل استفاده در‬E15Z10 ‫برای بورد‬
E15Z10_a7_Viv_H8_Pcie2x4P2_x_x_x ،‫ ارسال از کامپیوتر به کارت به همراه کدهای تستر و فلش‬DMA ‫ ارسال از کارت به کامپیوتر و یک‬DMA ‫) با یک‬YG2( ‫ نسل دوم یاسین‬PCIe Generation 2 8X ‫پروژه‬
✓ YE_PCIe_YG2_IP_UM_rx.x.x .‫ قابل استفاده نیست‬xc7a15tfgg484 ‫ این پروژه به دلیل کم بودن مناب ع در تراشه‬،E15Z20 ‫ و قابل استفاده در‬E15Z10 ‫برای بورد‬
E15Z10_a7_Viv_H8_Sf_Pcie2x4P2_x_x_x ‫ ارسال از کامپیوتر به کارت به همراه کدهای تستر و فلش با‬DMA ‫ ارسال از کارت به کامپیوتر و یک‬DMA ‫) با یک‬YG2( ‫ نسل دوم یاسین‬PCIe Generation 2 8X ‫پروژه‬
✓ YE_PCIe_YG2_IP_UM_rx.x.x ‫ در این پروژه از بافرهای داخلی کمتر در تستر استفاده شده است تا قابل استفاده در تراشه‬،E15Z20 ‫ و قابل استفاده در‬E15Z10 ‫ برای بورد‬،‫حجم بافرهای کم در تستر‬
✓ YE_pcie_e15z_g2_yg2_HwC_RevHist_rx.x.x .‫ باشد‬xc7a15tfgg484
7
Tables in this document:
1-PCIe HDL Project Revision History.
1-PCIe Kintex HDL Project Revision History.
Release
(Pair Project)
Level Description Date By Files modified
F13Z10_k7_Viv_H8_Pcie1x8P2_1_0_0 High ➢ Primary version with Vivado 2021.1 1402/03/06 V.gh Compatible with previous version.
Vivado Version: 2021.1 05/27/2022
Yasin IPs that were used inside project:

➢ YasinEngineeringCo_PCIe_pcie_c20y_g1_yg2_2.5
➢ YasinEngineeringCo_Config_spi_reconfig_yg1_2.4
F13Z10_k7_Viv_H8_Pcie2x8P2_1_6_0
F13Z10_k7_Viv_H8_ExReg_Pcie2x8P2_1_5_0
F13Z10_k7_Viv_H8_D6S1R_Pcie2x8P2_1_6_0
Vivado Version: 2021.1

C20Y20_k7_Viv_H8_D2S2R_Pcie2x8P2_1_1_0 High ➢ Primary version 1401/03/08 Vahid Ghazvini IP:

04/19/2022 The IPs were upgraded.
Vivado Version: 2021.1 Top module changed and added two Tester for test
of the 2 C2H DMAs and 2 H2C DMAs.
➢ YasinEngineeringCo_Config_bpi_reconfig_yg1_2.5
C20X10_k7_Viv_H8_Pcie1x8P2_1_6_0 High ➢ SPI reconfig was upgraded. 1401/01/30 Yahya Farhadi Compatible with previous version.
Vivado Version: 2021.1 04/19/2022

C20X10_k7_Viv_H8_Pcie2x8P2_1_6_0
C20X10_k7_Viv_H8_ExReg_Pcie2x8P2_1_5_0
C20X10_k7_Viv_H8_D6S1R_Pcie2x8P2_1_6_0
8
Release
(Pair Project)
E15Z10_a7_Viv_H8_Pcie1x4P2_6_3_1

➢ YasinEngineeringCo_PCIe_pcie_e15z_g1_yg2_2.3
E15Z10_a7_Viv_H8_Sf_Pcie2x4P2_6_3_1

C20X10_k7_Viv_H8_Pcie1x8P2_1_5_0 High ➢ All IPs was upgraded. 1400/07/19 Yahya Farhadi Compatible with previous version.
Vivado Version: 2021.1 ➢ Primary version with Vivado 2021.1 10/11/2021


C20Y20_k7_Viv_H8_Pcie1x8P2_6_0_0

C20Y20_k7_Viv_H8_D6S1R_Pcie2x8P2_6_2_0
9
Release
(Pair Project)

E14Z10_k7_Viv_H8_Pcie2x4P2_6_2_0
E14Z20_k7_Viv_H8_D6S1R_Pcie2x4P2_6_3_0



C20X10_k7_Viv_H8_Pcie1x8P2_1_2_0 High ➢ All IPs was upgraded. 1400/07/12 Yahya Farhadi Compatible with previous version.
Vivado Version: 2020.1 10/04/2021


10
Release
(Pair Project)





C20X10_k7_Viv_H8_Pcie1x8P2_1_1_0 High ➢ spi_reconfig_yg1 and bpi_reconfig_yg1 IPs were 1399/11/18 Yahya Farhadi spi_reconfig_yg1 and bpi_reconfig_yg1 IPs
Vivado Version: 2020.1 upgrade and Boot Delay was set YEN. 02/06/2020 Compatible with previous version.
11
Release
(Pair Project)





12
Release
(Pair Project)

C20Y20_k7_Viv_H8_Pcie1x8P2_5_7_0 High ➢ PCIe IPs was upgraded. 1399/08/03 Yahya Farhadi PCIe IPs.
Vivado Version: 2020.1 ➢ Different DMA size problem in the multi-DMA was 10/26/2020 Compatible with previous version.
fixed.




13
Release
(Pair Project)

C20Y20_k7_Viv_H8_Pcie1x8P2_5_6_0 High ➢ Upgraded to the Vivado 2020.1 1399/04/19 Yahya Farhadi All IPs.
Vivado Version: 2020.1 07/19/2020 Compatible with previous version





14
Release
(Pair Project)

C20Y20_k7_Viv_H8_Pcie1x8P2_5_5_0 High ➢ All PCIe IPs was upgraded. New capabilities were 1398/12/06 Yahya Farhadi All PCIe IPs.
Vivado Version: 2019.1 added to these IPs. 02/24/2020 Compatible with previous version except situation
where
Yasin IPs that were used inside project: register manager is implemented outside the IP.




15
Release
(Pair Project)

E14Z20_k7_Viv_H8_D6S1R_Pcie2x4P2_5_5_0 High ➢ Primary version. 1398/08/11 Yahya Farhadi All.

11/02/2019

C20Y20_k7_Viv_H8_Pcie1x8P2_5_4_0 High ➢ Tesetr was modified. Hardware error checking was 1398/06/04 Yahya Farhadi Tester
Vivado Version: 2019.1 modified. 08/26/2019




16
Release
(Pair Project)


C20Y20_k7_Viv_H8_Pcie1x8P2_5_3_0 High ➢ Primary version with Vivado 2019.1 1398/05/02 Yahya Farhadi All IPs.
Vivado Version: 2019.1 ➢ All Yasin IPs was upgraded. 07/24/2019




17
Release
(Pair Project)


High ➢ spi_reconfig_yg1 was updated. 1398/01/27 Yahya Farhadi spi_reconfig_yg1

E15Z10_a7_Viv_H8_Pcie1x4P2_5_2_0 04/16/2019



C20Y20_k7_Viv_H8_Pcie1x8P2_5_1_0 High ➢ New bitfiles was added. 1397/11/07 Yahya Farhadi none
Vivado Version: 2017.3 01/27/2019

YasinEngineeringCo_PCIe_pcie_c20y_g1_yg2_1.9
YasinEngineeringCo_Config_bpi_reconfig_yg1_2.0
18
Release
(Pair Project)


YasinEngineeringCo_PCIe_pcie_e14z_g2_yg2_1.9


YasinEngineeringCo_Config_spi_reconfig_yg1_1.8


19
Release
(Pair Project)
C20Y20_k7_Viv_H8_Pcie1x8P2_5_0_1 High 1- Primary version of PCIe_YG2 for E14Z and E15Z 1397/09/17 Yahya Farhadi For C20Y Projects:
Vivado Version: 2017.3 boards. 12/08/2018 pcie_c20y_g1_yg2_0.xcix
2- PCIe YG2 was upgraded in the C20Y Projects. top.vhd
Yasin IPs that were used inside project: Multi DMA is supported.
1- YasinEngineeringCo_PCIe_pcie_c20y_g1_yg2_1.9
User should use new version of Drivers (Device ID
2- YasinEngineeringCo_Config_bpi_reconfig_yg1_2.0
was changed).



1- YasinEngineeringCo_PCIe_pcie_e14z_g2_yg2_1.9


2- YasinEngineeringCo_Config_spi_reconfig_yg1_1.8

20
Release
(Pair Project)

C20Y20_k7_Viv_H8_Pcie1x8P2_4_9 Low 1- All Yasin IPs was upgraded. 1397/06/03 Yahya Farhadi All Yasin IPs.
Vivado Version: 2017.3 08/26/2018

C20Y20_k7_Viv_H8_Pcie2x8P2_4_9

High 1- All IPs was upgraded. 1397/05/21 Yahya Farhadi All Yasin IPs.
C20Y20_k7_Viv_H8_Pcie1x8P2_4_8 2- Configuration constraints was modified. 08/11/2018 Top vhdl file.
Vivado Version: 2017.3 3- Endread was set to ‘1’ in the top vhdl. Top xdc file.
4- fifoin_rst and fifoout_rst was multiplexed according to Build.tcl for some projects.
targets.
4- YasinEngineeringCo_Config_bpi_reconfig_yg1_2.0 5- Running build.tcl prolem was fixed for Linux OS.
C20Y20_k7_Viv_H8_Pcie2x8P2_4_8

C20Y_PCIe_8XG1_V_Kintex_2V4_7_0 High YG2: Yasin Generation 2 Projects. 1396/09/12 Alireza Zakeri tester_128.vhd or tester_64.vhd
Vivado Version: 2017.3 1- tester was modified. 12/03/2017 All IPs
2- Upgraded to the Vivado 2017.3 configuration rate in the all xdc files was changed
Yasin IPs that were used inside project: to the 50M.
1-YasinEngineeringCo_Config_bpi_reconfig_yg1_1.9
C20Y_PCIe_8XG2_V_Kintex_2V4_7_0
21
Release
(Pair Project)

C20Y_PCIe_8XG1_V_Kintex_2V4_6_0 High YG2: Yasin Generation 2 Projects. 1396/04/28 Yahya Farhadi BPI_Reconfig_YG1_0.xcix
1- Tester was modified. 07/19/2017 top.vhd
Vivado Version: 2016.3 2- BPI ip was upgraded. bpi_c20y_k_p.xdc
top.xdc
Yasin IPs that were used inside project: G1:
1-YasinEngineeringCo_Config_bpi_reconfig_yg1_1.5 tester_64.xdc
2- YasinEngineeringCo_PCIe_pcie_c20y_g1_yg2_1.2 tester_64.vhd
Tstr_FIFO64to64_RX.xcix
G2:
Vivado Version: 2016.3 tester_128.vhd
tester_128.xdc
Yasin IPs that were used inside project: Tstr_FIFO128to128_RX.xcix
C20Y_PCIe_8XG1_V_Kintex_2V4_5_0 High YG2: Yasin Generation 2 Projects. 1396/02/20 Yahya Farhadi All files.
3- All IPs upgraded. 05/10/2017
Vivado Version: 2016.3 4- All xdc named modified.

C20Y_PCIe_8XG1_V_Kintex_2V4_2_0 High YG2: Yasin Generation 2 Projects. 1396/01/28 Yahya Farhadi All files.
IP-Based projects with following changes: 04/17/2017
Vivado Version: 2016.3 5- Register management with important modifications was
used in the “PCIe” IP.
6- PCIe core was updated.
7- “clock_register” port was added to the “PCIe” IP.
8- RAM and FIFO modes were merged into the PCIe IP as an
C20Y_PCIe_8XG2_V_Kintex_2V4_2_0 option.
9- “bpi_reconfig” IP with important modifications was used in
Vivado Version: 2016.3 these projects.
10- “clock_contriol” port added to the “bpi_reconfig” IP.
Yasin IPs that were used inside project: 11- Modular constraining method was used in this project.
1- YasinEngineeringCo_Config_bpi_reconfig_yg1_1.0 12- “fifoin_rst” and “fifoout_rst” ports added to the “tester”
2- YasinEngineeringCo_PCIe_pcie_c20y_g2_yg2_1.0 module.
22
Release
(Pair Project)
E15Z_PCIe_4XG2LF_V_Artix_1V1_9_0 Low LF (Low FIFO): Size of tester TX Fifo was decreased for 1395/06/28 Yahya Farhadi -
Artix15. 01/15/2017
This project was created from
E15Z_PCIe_4XG2F_V_Artix_1V1_9_0 project.
C20Y_PCIe_8XG1F_V_Kintex_2V2_2_0 Medium 1- BPI_Reconfig_xxx modified and working clock decreased 1395/06/28 Yahya Farhadi Top.vhd
C20Y_PCIe_8XG1R_V_Kintex_2V2_2_0 from 10 MHz to 5 MHz. 09/18/2016 Bpi_reconfig
C20Y_PCIe_8XG2F_V_Kintex_2V2_2_0 2- Tester was modified and loopback problem and free run Tester
C20Y_PCIe_8XG2R_V_Kintex_2V2_2_0 problem was fixed.
E14Z_PCIe_4XG2F_V_Kintex_1V2_2_0
3- top.vhdl was modified for control problem between PCIe
E14Z_PCIe_4XG2R_V_Kintex_1V2_2_0
and tester.
E15Z_PCIe_4XG1F_V_Artix_1V1_9_0
E15Z_PCIe_4XG1R_V_Artix_1V1_9_0
C20Y_PCIe_8XG1F_V_Kintex_2V2_0_0 Low 1- Fifo RST connected to DMA Abort. 1395/06/01 Yahya Farhadi Top.vhd
C20Y_PCIe_8XG1R_V_Kintex_2V2_0_0 2- Tester target changed from 0 to 2. 8/22/2016
C20Y_PCIe_8XG2F_V_Kintex_2V2_0_0 (with Yasin_HSP_v6.9.0)
C20Y_PCIe_8XG2R_V_Kintex_2V2_0_0
C20Y_PCIe_8XG2F_V_Kintex_2V1_9_0 Low 1-Fifo RST separated from DMA Abort 1395/05/20 Y.Farhadi dma_mgt.vhd
2-Dma0 fifo rst connected to reg=0x38 bit=16 8/10/2016 ref_design.vhd
Dma1 fifo rst connected to reg=0x3C bit=16 PCIe.vhd
E15Z_PCIe_4XG1F_V_Artix_1V1_7_0 High 1- RegistersManager modified to RegistersManager_v3. 1395/05/03 Y.Farhadi All.
E15Z_PCIe_4XG1R_V_Artix_1V1_7_0 2- fpga_sel and fifoout_rst added to PCI e ports. 7/23/2016
E15Z_PCIe_4XG2F_V_Artix_1V1_7_0 3- Tester modified.
E14Z_PCIe_4XG2F_V_Kintex_ 1V1_8_0 High 1- RegistersManager modified to RegistersManager_v3. 1395/05/03 Y.Farhadi All.
E14Z_PCIe_4XG2R_V_Kintex_ 1V1_8_0 2- fpga_sel and fifoout_rst added to PCI e ports. 7/23/2016
E14Z_PCIe_4XG2F_V_Kintex_ 2V1_8_0 3- BPI config added to project.
E14Z_PCIe_4XG2R_V_Kintex_ 2V1_8_0 4- Tester modified.
C20Y_PCIe_8XG1F_V_Kintex_ 2V1_8_0
C20Y_PCIe_8XG1R_V_Kintex_ 2V1_8_0
E14Z_PCIe_4XG2F_V_Kintex_ 1V1_6_0 High 1- RegistersManager modified to RegistersManager_v2. 1395/03/19 Y.Farhadi PCIe.vhdl

E14Z_PCIe_4XG2R_V_Kintex_ 1V1_6_0 2- Constraints file was modified according to 06/08/2016 Constraints file.
E14Z_PCIe_4XG2F_V_Kintex_ 2V1_6_0 RegistersManager_v2
E14Z_PCIe_4XG2R_V_Kintex_ 2V1_6_0
23
Release
(Pair Project)
C20Y_PCIe_8XG1F_V_Kintex_ 2V1_6_0 3- BPI configuration rate increased and SYNC mode set to
C20Y_PCIe_8XG1R_V_Kintex_ 2V1_6_0 Type2 in constraints.
E15Z_PCIe_4XG1F_V_Artix_1V1_6_0 High 1- Primary version for E15Z. 1395/03/17 Y.Farhadi RegistersManager modified to
E15Z_PCIe_4XG1R_V_Artix_1V1_6_0 2- RegistersManager modified to RegistersManager_v2 06/06/2016 RegistersManager_v2
E14Z_PCIe_4XG2F_V_Kintex_ 1V1_5_0 Low 1- FIFO64to64 size was increased (for increasing free run 1395/02/11 Y.Farhadi FIFO64to64.xci
E14Z_PCIe_4XG2R_V_Kintex_ 1V1_5_0 speed). 04/30/2016
E14Z_PCIe_4XG2F_V_Kintex_ 2V1_5_0
E14Z_PCIe_4XG2R_V_Kintex_ 2V1_5_0
PCIe_4XG2F_V_Kintex_E14Z_1V1_4_0 Medium 1- DMA management of PCIe was modified. Old DMA 1395/01/17 Y.Farhadi many
PCIe_4XG2R_V_Kintex_E14Z_1V1_4_0 management file had problem in the simultaneous data sending 04/05/2016
PCIe_8XG1F_V_Kintex_C20Y_2V1_4_0 and receiving. In this modification, at the simultaneous data
PCIe_8XG1R_V_Kintex_C20Y_2V1_4_0 sending and receiving, after each interrupt hardware will wait
PCIe_8XG2F_V_Kintex_C20Y_2V1_4_0
until the software resets interrupt. This version is not
PCIe_8XG2R_V_Kintex_C20Y_2V1_4_0
compatible with the previous versions of software.
PCIe_8XG1F_I_Kintex_C20Y_2V1_4_0 2- PCIe constraints modified.
PCIe_8XG1R_I_Kintex_C20Y_2V1_4_0 3- FIFOInReset port addedto PCIe Module.
PCIe_8XG2R_I_Kintex_C20Y_2V1_4_0 4- VHDL project naming style changed.
PCIe_I_k410_2V1_3 Low 1- DMA management of PCIe modified. 94/06/17 Y.Farhadi dma_mgt.vhd
PCIe_I_k410_2V1_3f 2- Tester.vhd modified. Send and receive rate can be controlled Tester.vhd
PCIe_I_k410_2V1_3G2 independently.
3- Hep file added to projects.
PCIe_I_kxxx_2V1_0f Small Slave ram removed (in bar(2) of pcie), fifo of tester decrease from 16k 94/04/11 A.Dastangoo Ref_design, slave_mgt module and fif064to64 core
to 4k for light project(not important)
PCIe_I_kxxx_2V1_2 Small Ram mode: same as above except fifo change, constraint of ram block 94/04/11 ‘’ ’’ Ref_design, slave_mgt module and ucf
uncommented for met timing
PCIe_I_kxxx_2V0_1_4ch Medium Same as PCIe_I_kxxx_4ch_2V0_1, but for 4 channel of send data to PC. 94/03/12 A.Dastangoo Same as PCIe_I_kxxx_4ch_2V0_1
Software not developed for.
PCIe_I_kxxx_2V0_1_2ch Medium 2 dma channel used for send data and one for receive data to/from PC. 94/03/12 A.Dastangoo Modification respect to PCIe_I_k70_2V0_9f:
All are in fifo mode. Software developed for test and test was slave_mgt, dma_mgt, ref_design, ref_design_ezinst has
successful for simultaneous running of 2 channel of receiving data. modified major and
Tester fifo separated for each channel. This project based on ref_design_xhip8., top, tester, ucf modified for port and
submodule changes.
PCIe_I_k70_2V0_9f Dcram, dcrambe, dma_sg, scfifo change to plda ver146.
Pcie_ezdma_lib change to vhdl ver.
Fifo64to64 in tester decreased size to 4096.
24
Release
(Pair Project)
PCIe_I_kxxx_2V1_1G2 Medium For PCIe Gen.2 bus width increase to 128 bit and fifo(es) resized. 94/02/22 A.Dastangoo All fifo core plus BRAM and:
k160/k410 PLDA core and ref_design and top module of PLDA and Xilinx ip core pcie_7x_2.vhd, pcie_7x_2_core_top.vhd, dma0_ram.vhd,
modified according to PCIe_I2_K160_2V0_02 project. This project dma1_fifo.vhd, dma_mgt.vhd, PCIe.vhd, ref_design.vhd,
correct timing issues in PCIe section same as previous ver. slave_mgt.vhd, Tester.vhd, top.vhd, top.ucf.
modules added:
(PCIe_I_kxxx_2V1_1). ref_design_ezinst_128_250.v
ref_design_xhip8_gen2_128_v8.v
modules removed:
ref_design_ezinst_64_250.v
ref_design_xhip8_gen1_64_v7.v
PCIe_I_kxxx_2V1_1 Small Ram mode rev., tester handshaking signals registered for better timing 93/12/16 A.Dastangoo Modules: Tester, dma_mgt,
and delayed for using embed register of fifo ip core. Fifo increase to IP cores: FIFO64to64, fifo_64x64
16383, tests ok same as prev. timing met.
PCIe_I_kxxx_2V1_0 Small Ram mode rev., tester fifo increase to 8192, dma1 fifo type change 93/12/14 A.Dastangoo IP cores: fifo_64x64, fifo_16x64, fifo64to64.
from dist. ram To shift reg., fifo ip core debug ports removed. Modules: dma0_ram, dma1_fifo
Timing met, tests ok: free run, loop back and receive up 1.5 GB/s Top.ucf
PCIe_I_k70_2V0_9f Medium Channel 0 of dma (PC 2 Card) change from ram mode to fifo mode. 93/11/18 A. Dastangoo Tester dma_mgt hdl modules and FIFO64to64.xco
modified. Fifo_64x64.xco, dma1_fifo added
PCIe_I_k410_2V0_9 Medium Timing Improvement, all timing constrain met, without strategy 93/11/7 A. Dastangoo Synthesis and implementation properties,
(strategy removed), all timing constraints in ucf uncommented and are BRAM_dma.xco, dma_mgt.vhd, top.ucf modified.
active without net loss when design synthesized. Fifo_16x64.xco, myscRam.vhd added.
Test are ok: free run 1GBps, loopback, controlled receive up to 1.4
GBps.
PCIe_I_k70_1V0_8 PCIe, RAM Mode, ISE 14.4, without Core NewID (10EE-3600) Test ---
Mode: counter, free run and loopback with FIFO. XCK70T-1fbg676
Mode: only loopback FIFO without control. XCK70T-1fbg676
PCIe_V_k70_1V0_8 PCIe, RAM Mode, Vivado 2013.4, without Core ---
NewID (10EE-3600) Test Mode: counter, free run and loopback with
FIFO. XCK70T-1fbg676
NewID (10EE-3600) Test Mode: only loopback FIFO without
control. XCK70T-1fbg676
PCIe_VC_k70_1V0_7 PCIe, RAM Mode, Vivado 2013.4, with Core NewID (10EE-3600) ---
Test Mode: only loopback FIFO without control. XCK70T-1fbg676
25
Release
(Pair Project)
PCIe_VC_k410_2V0_7 PCIe, RAM Mode, Vivado 2013.4, with Core NewID (10EE-3600) ---
PCIe_I_k70_1V0_6 PCIe, RAM Mode, ISE 14.4, without Core NewID (10EE-3600) Test (old versions)
Mode: counter, free run and loopback. XCK70T-1fbg676
PCIe_V_k70_1V0_5 PCIe, RAM Mode, Vivado 2013.4, without Core NewID (10EE- (old versions)
3600) Test Mode: only loopback FIFO without control. XCK70T-
1fbg676
PCIe_V_k70_1V0_4 PCIe, RAM Mode, Vivado 2013.4, without Core (old versions)
NewID (10EE-3600) Test Mode: counter, free run and loopback.
XCK70T-1fbg676
PCIe_VC_k70_1V0_5 PCIe, RAM Mode, Vivado 2013.4, with Core NewID (10EE-3600) (old versions)
PCIe_VC_k70_1V0_4 PCIe, RAM Mode, Vivado 2013.4, with Core (old versions)
XCK70T-1fbg676
PCIe_V_k70_2V0_4 PCIe, RAM Mode, Vivado 2013.4, without Core NewID (10EE- (old versions)
3600) Test Mode: counter, free run and loopback. XCK70T-1fbg676
26
Release
(Pair Project)
Test Mode: counter, free run and loopback. XCK70T-1fbg676
PCIe_I_k410_2V0_5 PCIe, RAM Mode, ISE 14.4, without Core (old versions)
PCIe_I_k410_2V0_4 PCIe, RAM Mode, ISE 14.4, without Core (old versions)
XCK410T-1fbg676
XCK410T-1fbg676
XCK410T-1fbg676
Test Mode: counter, free run and loopback. XCK70T-1fbg676
PCIe_I_k160_2V0.3 PCIe, RAM Mode, ISE 14.4, without core, NewID (10EE-3600) Test (old versions)
PCIe_I_k70_1V0.2 PCIe, RAM Mode, ISE 14.4, without core, NewID (10EE-3600) Test (old versions)
PCIe_I_k70_1V0.3 --- PCIe, RAM Mode, ISE 14.4, without core, NewID (10EE-3600) Test (old versions) --- ---
PCIe_I_k160_2V0.2 --- PCIe, RAM Mode, ISE 14.4, without core, NewID (10EE-3600) Test (old versions) --- ---
PCIe_I_k70_V0.1 --- Board Version 1, PCIe, Fifo Mode, ISE 14, without core, Old_ID (old versions) --- ---
(1556-1100) XCK70T-1fbg676
PCIe_V_k70_V0.1 --- Board Version 1, PCIe, Fifo Mode, Vivado 2013.4, without core, (old versions) --- ---
Old_ID (1556-1100) XCK70T-1fbg676
PCIe_VC_k70_V0.1 --- Board Version 1, PCIe, Fifo Mode, Vivado 2013.4, with Xilinx PCIe (old versions) --- ---
core, Old_ID (1556-1100)
XCK70T-1fbg676
VGen1x8prot_70 --- primary (old versions) --- ---
27
28

YE PCIe YG2 HWC RevHist r1.8.4

Uploaded by

Copyright:

Available Formats

You might also like

YE PCIe YG2 HWC RevHist r1.8.4

Uploaded by

Document Information

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

YE PCIe YG2 HWC RevHist r1.8.4

Uploaded by

Copyright:

Available Formats

PCI Express Projects Revision History Modified Date: 1402/03/06

Version of boards for C20Y VHDL Projects (EX: C20Y20_k7_Viv_H8_Pcie1x8P2_3_1):

Version of boards for E14Z VHDL Projects (EX: E14Z10_k7_Viv_H8_Pcie2x4P2_3_2):

‫‪Version of boards for E15Z VHDL Projects (E15Z10_a7_Viv_H8_Pcie1x4P2_2_2):‬‬

‫نرمافزارهای مورد نیاز برای تست پروژهها‪:‬‬

‫‪ -1‬نرمافزار نصب درایورهای ‪)YasinPCIeInstaller_Px( PCIe‬‬

‫مستندهای مفید برای استفاده از پروژهها‪:‬‬

‫‪ -1‬مستند روش نصب درایورهای ‪ PCIe‬روی ویندوز ‪)YE_Install_YG1_PCIe_driver_on_windows_10_verx.pdf ( 10‬‬

‫نامگذاری نرمافزارهای تستر مربوط به ‪ PCIe‬قبل از ‪ P4‬به صورت زیر است‪:‬‬

‫‪Protocol & HSP‬‬ ‫‪Software Name‬‬ ‫)‪Dependencies(library‬‬ ‫)‪Dependencies(Driver‬‬

‫‪Protocol & HSP‬‬ ‫‪Software Name‬‬ ‫)‪Dependencies(library‬‬ ‫)‪Dependencies(Driver‬‬

Protocol, HSP Software Name Dependencies(library) Dependencies(Driver)

:‫ به صورت زیر است‬P1 ‫ برای پروتکل‬YasinMainSoft ‫نامگذاری نرمافزار‬

Protocol & HSP Software Name Dependencies(library) Dependencies(Driver)

:‫ و باالتر به صورت زیر است‬P4 ‫ برای پروتکل‬YasinMainSoft ‫نامگذاری نرمافزار‬

Protocol & HSP Software Name Dependencies(library) Dependencies(Driver)

Note 1: x is any number

Project Name Description

Tables in this document:

1-PCIe HDL Project Revision History.

1-PCIe Kintex HDL Project Revision History.

Yasin IPs that were used inside project:

Vivado Version: 2021.1

Yasin IPs that were used inside project:

C20Y20_k7_Viv_H8_D2S2R_Pcie2x8P2_1_1_0 High ➢ Primary version 1401/03/08 Vahid Ghazvini IP:

Yasin IPs that were used inside project:

Vivado Version: 2021.1

Yasin IPs that were used inside project:

Vivado Version: 2021.1

Yasin IPs that were used inside project:

Yasin IPs that were used inside project:

Vivado Version: 2021.1

Yasin IPs that were used inside project:

Yasin IPs that were used inside project:

Yasin IPs that were used inside project:

Vivado Version: 2021.1

Yasin IPs that were used inside project:

Yasin IPs that were used inside project:

Vivado Version: 2021.1

Yasin IPs that were used inside project:

Yasin IPs that were used inside project:

Vivado Version: 2020.1

Yasin IPs that were used inside project:

Yasin IPs that were used inside project:

Vivado Version: 2020.1

Yasin IPs that were used inside project:

Vivado Version: 2020.1

Yasin IPs that were used inside project:

Yasin IPs that were used inside project:

Vivado Version: 2020.1

Yasin IPs that were used inside project:

Vivado Version: 2020.1

Yasin IPs that were used inside project:

Yasin IPs that were used inside project:

Vivado Version: 2020.1

Yasin IPs that were used inside project:

Vivado Version: 2020.1

Yasin IPs that were used inside project: