Analog IC Manolov

ЕМИЛ Д.
МАНОЛОВ
ЕМИЛ Д. МАНОЛОВ
АНАЛОГОВИ ИНТЕГРАЛНИ СХЕМИ

СХЕМОТЕХНИКА И ПРОЕКТИРАНЕ
АНАЛОГОВИ
ИНТЕГРАЛНИ
СХЕМИ
СХЕМОТЕХНИКА И
ПРОЕКТИРАНЕ
ТЕХНИЧЕСКИ УНИВЕРСИТЕТ - СОФИЯ, 2002

В книгата са разгледани основните схемни елементи на
съвременните аналогови и аналогово-цифрови монолитни
интегрални схеми, реализирани по биполярна, CMOS и
BiCMOS технологии. Тя е предназначена за студентите,
изучаващи дисциплината "Схемотехника на интегралните
схеми" и ще бъде полезна за всички, които проектират или
използват интегрални схеми и устройства.
Аналогови интегрални схеми: схемотехника и проектиране
Автор: доц. д-р инж. Емил Димитров Манолов

Рецензент: доц. д-р инж. Лила Андреева Доневска
ИПК на ТУ-София ISBN - 954-483-315-8

3 4
СЪДЪРЖАНИЕ Глава 6. Диференциални усилватели . . . . . . . 70

Основни означения и съкращения. . . . . . . . 5 6.1. Диференциални усилватели с биполярни транзистори . . 70
6.2. Диференциални усилватели с MOS транзистори. . . . 74
Увод . . . . . . . . . . . . . . 8
6.3. Варианти на схемата на диференциалния усилвател. . . 78
Глава 1. Еквивалентни схеми на интегралните елементи . . 11
Глава 7. Изходни стъпала на интегралните схеми . . . . 83
1.1. Особености при проектирането на интегрални схеми . . 11
7.1. Изходни стъпала с високо изходно съпротивление. . . 83
1.2. Интегрални биполярни транзистори. . . . . . 12
7.2. Изходни стъпала с ниско изходно съпротивление. . . 90
1.3. Интегрални диоди . . . . . . . . . 18
1.4. Интегрални MOS транзистори. . . . . . . 19 Глава 8. Операционни усилватели . . . . . . . 94
1.5. Интегрални полеви транзистори с p-n преход . . . 25 8.1. Операционни усилватели на проводимост . . . . 94
1.6. Типични параметри на биполярни и CMOS 8.2. Стандартни операционни усилватели . . . . . 108
интегрални транзистори . . . . . . . . 26 8.3. Операционни усилватели на ток . . . . . . 109
Глава 2. Задаващи източници на ток и токови огледала . . . 28 8.4. Операционни усилватели с отрицателна
2.1. Задаващи източници на ток и токови огледала обратна връзка по ток . . . . . . . . 111
с биполярни транзистори . . . . . . . . 29 Глава 9. Работа на MOS транзисторите в режим на слаба инверсия
2.2. Задаващи източници на ток и токови огледала (подпрагова област) . . . . . . . . . 113
с MOS транзистори. . . . . . . . . . 36 9.1. Определяне на параметрите на модела
Глава 3. Вериги за установяване на постояннотоковия режим . 45 в режим на слаба инверсия. . . . . . . . 114
3.1. Вериги за установяване на режима слабо 9.2. Анализ и оразмеряване на нелинейни схеми с MOS
зависещи от захранващото напрежение . . . . . 45 транзистори в режим на слаба инверсия . . . . 117
3.2. Вериги за установяване на режима Глава 10. Приложения на "ефекта на подложката" в MOS
слабо зависещи от температурата . . . . . . 50 интегралните схеми. . . . . . . . . 123
Глава 4. Стъпала с динамичен товар . . . . . . . 54 10.1. CМОS диференциален усилвател управляван чрез
"ефекта на подложката" . . . . . . . . 123
4.1. Стъпала с динамичен товар с биполярни транзистори . . 54
10.2. Широкодиапазонен CMOS кръгов генератор . . . 126
4.2. Стъпала с динамичен товар с MOS транзистори . . . 56
4.3. Анализ на стъпалата с динамичен товар при високи честоти 60 Литература . . . . . . . . . . 130
Глава 5. Каскодни усилвателни стъпала . . . . . . 64

5.1. Каскодни стъпала с биполярни транзистори . . . . 64
5.2. Каскодни стъпала с MOS транзистори . . . . . 66
Основни означения и съкращения 5 6 Основни означения и съкращения
ОСНОВНИ ОЗНАЧЕНИЯ И СЪКРАЩЕНИЯ Означения и съкращения в MOS, CMOS и полеви транзистори
Означения и съкращения при биполярните транзистори ID - постоянен дрейнов ток на MOS транзистор;
БТ, BTJ - биполярен транзистор VGS , VGD , VDS , VSB - постоянни напрежения между изводите на MOS
транзистор;
IB , IE , IC - постоянни токове в БТ; - напрежение на насищане на изходните
VDSAT
характеристики на MOS транзистор;
VBE , VCE , VCB - постоянни напрежения в БТ;
Veff - ефективно напрежение на MOS транзистор;
ib , i e , i c - променливи съставки на токовете в БТ;
VTO - прагово напрежение на MOS транзистор при
ube , uce , ucb - променливи съставки на напреженията в БТ; напрежение VSB = 0 V ;
IS - ток на насищане; VT - прагово напрежение на MOS транзистор при
напрежение VSB ≠ 0 V ;
ϕT - топлинен потенциал; - фактор на стръмността при MOS
k′
β транзисторите;
- коефициент на усилване по ток в БТ;
W - широчина на канала на MOS транзистор;
βR - инверсен коефициент на усилване по ток в БТ;
L - дължина на канала на MOS транзистор;
α - коефициент на предаване по ток в БТ;
λ - коефициент на модулация на дължината на
αR - инверсен коефициент на предаване по ток в БТ; канала на MOS транзистор;
VAF - напрежение на Ерли за БТ; Cgs , Cgd, Csb , Cdb - паразитни капацитети в MOS транзистора;
rbb' - обемно съпротивление на базата LOV - дължина на припокриването между гейта и
сорса (дрейна и сорса);
ri - диференциално входно съпротивление на БТ
ro - диференциално изходно съпротивление на
при свързване ОЕ;
транзистор;
re - диференциално съпротивление на емитерния
преход на БТ; N, n - индекс за n-MОS транзистори;
ro - изходно диференциално съпротивление на БТ;
P, p - индекс за p-MОS транзистори;
gm - стръмност (проходна проводимост);
COX - специфичен капацитет на окиса под гейта;
go - изходна диференциална проводимост;
VP - прагово напрежение на полеви транзистор с p-n
Cb' e , Cb'c , Ccs - паразитни капацитети в БТ; преход;
fT - честота на единично усилване; IDSS - дрейнов ток на полеви транзистор с p-n преход
при VGS = 0 V.
Cj - бариерен капацитет на p-n преход;
Cd - дифузен капацитет на p-n преход.
Основни означения и съкращения 7
Означения и съкращения в електронните схеми

Ri - входно съпротивление;
Ro - изходно съпротивление;
Gi - входна проводимост;
Go - изходна проводимост;
Au - коефициент на усилване по напрежение;
Ai - коефициент на усилване по ток;
Gm - стръмност (проходна проводимост);
f( −3dB ) - гранична честота на стъпалото на ниво -3dB

(честотна лента);
GBW - произведение от стойностите на коефициента

на усилване A u и честотната лента f ( −3dB ) .
Графични означения
C
B - биполярен n-p-n транзистор

E
B - биполярен p-n-p транзистор
D D
G G - MOS транзистор с индуциран канал n тип
S B S
S B S
G G - MOS транзистор с индуциран канал p тип
D D
8 Увод Увод 9
УВОД В книгата са разгледани и анализирани най-разпространените схемо-

технически решения на основните стъпала на монолитните интегрални
Разработването на монолитни интегрални схеми включва три основ- схеми. Главно внимание е отделено на базовите схеми за изграждане на
ни етапа [6]: проектиране на архитектурата, схемотехническо проектиране аналоговите и аналогово-цифровите интегрални схеми, които напоследък
и топологично проектиране. Задачата на проектирането на архитектурата е намират все по-широко приложение при реализацията на съвременните ус-
да се синтезира блоковата схема на устройството. Обект на схемотехни- тройства за обработка на сигнали и информация [6].
ческото проектиране са анализа, синтеза и оразмеряването на елементите За целта, в първа глава, са разгледани основните различия между
на проектираната интегрална схема. При топологичното проектиране се дискретната и интегралната схемотехника и моделите от първи ред на ин-
създава многослойно графично изображение на отделните интегрални еле- тегралните биполярни, MOS и полеви транзистори, които се използват при
менти върху чипа и връзките между тях. първоначалните (ръчни) анализи и изчисления на схемите.
Системният подход при проектирането на интегрални схеми се осно- Във втора глава са описани основните решения на задаващи източ-
вава на прилагането на трите основни принципа при решаването на задачи ници на ток и токови огледала с биполярни и MOS транзистори.
от областта на проектирането: йерархичност, декомпозиция и структур- В трета глава са представени най-често използваните схеми за уста-
ност [6, 14]. Приложението им е наложило в практиката т. нар. "front-end" новяване на работната точка в интегралните схеми.
(отгоре-надолу) методология [34], характеризираща се с последователна В четвърта глава са разгледани схемите с динамичен товар, а в пета
декомпозиция на обобщената блоковата схема на проектираното устройст- глава - интегралните каскодни усилвателни стъпала.
во до достигането на стандартни базови структури. Този подход се използ- В шеста глава се анализират основните схеми на интегрални дифе-
ва както при аналоговите така и при цифровите интегрални схеми [12]. ренциални усилватели.
Основните затруднения при прилагането на описания подход при В седма глава са описани изходните стъпала на аналоговите интег-
проектирането на аналогови интегрални схеми, са свързани с многообрази- рални схеми.
ето на съществуващите базови структури и техните конкретни схемни ре- В осма глава са представени базовите схемни решения на различните
шения. Поради големите възможности за вариране при избора на схемите, типове интегрални операционни усилватели. Специално внимание е отде-
процедурата за проектиране на аналогови схеми се характеризира със зна- лено на проектирането на операционни усилватели с ниско захранващо
чителна сложност и продължителност [6]. При нея, от съществено значе- напрежение и широк диапазон на входния синфазен сигнал.
ние са опитът и познанията на проектанта, усетът му при решаване на по- В девета глава е разгледана работата на MOS транзисторите в под-
добни задачи и, не на последно място, достъпът му до информация за съ- праговата област и са описани схемни решения на маломощни нелинейни
ществуващите варианти на базови решения. В зависимост от конкретното преобразуватели.
задание, с помощта на теоретични анализи, се избират няколко схеми, за В десета глава са представени аналогови и импулсни CMOS схеми,
които се предполага, че най-пълно отговарят на предварителните изисква- чието действие и параметри се управляват чрез "ефекта на подложката".
ния. Следват оразмеряване, компютърна симулация, сравнение на получе- Проектирането на интегрални схеми е една от най-динамичните об-
ните резултати за различните схеми и окончателен избор на подходящото ласти на съвременната електроника. Написването на тази книга е предиз-
решение. Обикновено, това е модификация на съществуващо схемно ре- викано от необходимостта от допълване и актуализация на материала по
шение, но понякога това може да бъде и изцяло нова схема. С помощта на дисциплината "Схемотехника на интегралните схеми", водена на част от
целенасочени симулации, в интерактивен режим, избраното решение се студентите от специалността "Електроника" в Техническия университет -
оптимизира по отношение на желаните параметри [4, 12, 13]. София. Книгата трябва да се разглежда като развитие на съществуващите
От казаното до тук следва, че задачата на проектирането на аналого- учебници и учебни помагала [15, 16, 17]. При написването й е взето пред
ви интегрални схеми почти винаги има много възможни решения. От тях вид и съдържанието на учебните пособия [21, 23, 24, 31] по основните
конструкторът трябва да избере най-доброто в техническо и икономическо схемотехнически дисциплини, изучавани в момента. Този подход позволи
отношение [15]. За да се постигне това е необходимо той да бъде запознат на автора да се съсредоточи върху обобщаването и представянето на съ-
много добре с основните решения на елементарните стъпала на интеграл- ществените и перспективни, според него, теми в интегралната схемотехни-
ните схеми и методите за техния анализ. ка, свързани с проектирането и реализацията на основните схемни елемен-
10 Увод
ти на модерните аналогови и аналогово-цифрови интегрални схеми. При

изложението на всяка от главите, стремежът е не да се опишат всички съ-
ществуващи решения, а да се демонстрират и обяснят принципите на из-
граждане на съответния клас схеми, техните основни параметри и възмож-
ния диапазон на изменението им. Целта е, студентите, въз основа на полу-
чените познания, навици и умения за анализ и проектиране на основните
схемни решения, да могат да прилагат същия подход и при изучаването и
изследването на нови схеми. За това би трябвало да допринесат и включе-
ните примери за анализ и проектиране на базови стъпала - главно CMOS
схеми, които са слабо застъпени в издадената у нас литература по аналого-
ва и интегрална схемотехника.
Авторът се надява, че представената книга ще бъде полезна за сту-
дентите и инженерите, работещи в областта на проектирането и приложе-
нието на интегрални схеми. Всички отзиви, препоръки и забележки ще бъ-
дат приети с благодарност на адреси:
emanolov@yahoo.com и
edm@vmei.acad.bg.
29.05.2002 г. Емил Д. Манолов

Еквивалентни схеми на интегралните елементи 11 12 Еквивалентни схеми на интегралните елементи
1. ЕКВИВАЛЕНТНИ СХЕМИ НА ИНТЕГРАЛНИТЕ ЕЛЕМЕНТИ Понеже интегралните схеми са с непосредствена връзка, темпера-
турната нестабилност на изграждащите ги елементи има силно отрицате-
1.1. ОСОБЕНОСТИ ПРИ ПРОЕКТИРАНЕТО НА ИС лен ефект върху постояннотоковия им режим. За избягване на този недос-
татък най-често се използват отрицателни обратни връзки и схемни реше-
Особеностите и ограниченията на технологичния процес, при произ- ния, които стабилизират или компенсират нежелателния температурен
водството на монолитни интегрални схеми, са причина за значителни раз- дрейф.
личия в принципите и методите за схемотехническо проектиране на интег- Типично за интегралните елементи е, че повечето от техните основ-
ралните и дискретните схеми [20]. ни параметри и характеристики зависят главно от използваните техноло-
Основните недостатъци на интегралните технологии, които препят- гии и не могат да се избират от проектанта. Например, при биполярните
стват директното пренасяне на дискретните схемни решения върху чип, са: схеми, параметърът β е фиксиран (със съответния толеранс) от техноло-
- ограниченията в елементната база; гичния процес и проектантът може да варира само с площите на отделните
- големите толеранси на параметрите на интегралните елементи; транзистори. При MOS схемите факторът на стръмността k ′ и праговото
- силните температурни зависимости на елементите. напрежение VT се определят от технологията и конструкторът може да за-
От друга страна, интегралните технологии предлагат и редица пре- дава единствено размерите W (широчина) и L (дължина) на канала на из-
димства спрямо дискретните. По-съществените от тях са: ползваните транзистори.
- възможност за реализация на схеми с огромен брой (105 - 106) ак- От казаното по-горе следва, че интегралните схеми се състоят от го-
тивни елементи; лям брой транзистори с различна геометрия и взаимно корелирани пара-
метри. Това на практика изключва макетирането на схемите като средство
- наличие на силна корелация между стойностите на параметрите
за тяхното изучаване и оптимизация. Оценката и анализа на техническите
на елементите върху чипа;
характеристики на схемите, в процеса на проектиране, задължително се
- възможности за получаване на елементи с различни параметри и извършва чрез симулация [4, 19, 33, 34].
характеристики, чрез избор на геометрията на приборите. Анализът и първоначалното оразмеряване на избраните схемни ре-
Ограниченията в елементната база се отразяват най-вече върху из- шения най-често се извършват ръчно, с помощта на моделите на интеграл-
ползването на пасивни елементи. Например, поради прекаленото нараства- ните елементи от първи ред. По-долу са разгледани най-използваните мо-
не на площта на кристала, почти не се използват резистори със стойности дели за ръчен анализ и изчисления на интегрални схеми.
над 50 кΩ и кондензатори над 50 pF, a реализацията на интегрални индук-
тивности съвсем до скоро се смяташе за невъзможна. По тази причина ин- 1.2. ИНТЕГРАЛНИ БИПОЛЯРНИ ТРАНЗИСТОРИ
тегралните схеми се проектират предимно като транзисторни схеми с не-
посредствени връзки и минимален брой пасивни компоненти. 1.2.1. Еквивалентни схеми по постоянен ток
Търсенето и използването на изцяло транзисторни решения на ос- Работа в нормален активен режим
новните стъпала се благоприятства от наличието на силна корелация меж- (VBE>0.5V, VCB>-0.3V - за n-p-n транзистори)
ду стойностите на параметрите на елементите. Това позволява широко да (VBE<-0.5V, VCB<0.3V -за p-n-p транзистори)
се прилагат ефективни схемни решения като диференциални усилватели,
токови огледала, динамични товари и др., при които съгласуването на ха- IB IC
рактеристиките на изграждащите ги елементи е от съществено значение.
B C
Големите толеранси на параметрите на интегралните елементи (над
20-30 %) поставят специфични изисквания към използваните схемни ре- Фиг. 1-1:
шения. Желателно е характеристиките на схемите да не зависят или да за- Постояннотокова еквивалентна схема
висят съвсем слабо от тези толеранси. Това се постига чрез използване на IE
на биполярен транзистор, подходяща за
схеми, чиито изходни параметри зависят от отношението на взаимно коре- E ръчни анализи и изчисления.
лирани параметри на елементите, а не от абсолютните им стойности.
На Фиг. 1-1 е показана постояннотоковата еквивалентна схема на тор на ток. Действието на ефекта на Ерли най-често се пренебрегва (особе-
биполярен транзистор, подходяща за ръчни анализи и изчисления. Основ- но при ниски захранващи напрежения), така че за колекторния и емитер-
ните зависимости между токовете и напреженията в нея са [4]: ния ток може да се използва формулата
(1-1) IE = IC + IB ⎛V ⎞
(1-10) IC ≈ IE ≈ IS exp⎜⎜ BE ⎟⎟ .
(1-2) VCE = VBE + VCB ⎝ ϕT ⎠
IB IC
⎛ V ⎞⎛ V ⎞
(1-3) IC ≈ IS exp⎜⎜ BE ⎟⎟⎜⎜1 + CE ⎟⎟ ; B
+
C
⎝ ϕT ⎠⎝ VAF ⎠ 0.7V Фиг. 1-2:
- Опростена постояннотокова
I
(1-4) IB ≈ C ; IE еквивалентна схема на интегрален
β биполярен транзистор.
E
I
(1-5) IE ≈ C ; Представените еквивалентни схеми са за n-p-n транзистори. За да се
α използват и при p-n-p транзисторите е достатъчно да се обърнат посоките
(1-6) IS = AJS ; на токовете и полярностите на напреженията между изводите им.
β Работа в инверсен нормален режим

(1-7) α= ;
1+ β (VBC >0.5V, VBE<0.3V - за n-p-n транзистори)
kT (VBC <-0.5V, VBE >-0.3V - за p-n-p транзистори )
(1-8) ϕT = . В този режим емитерът и колекторът сменят местата си. Еквивалент-
q
ните схеми и уравненията са аналогични на тези в нормален активен ре-
В представените зависимости плътността на тока през емитерния жим, но с разликата, че коефициентите αR и βR са над 10-20 пъти по-
преход J S , напрежението на Ерли VAF , коефициентът на усилване по ток малки от съответните коефициенти α и β .
β и коефициентът на предаване по ток α са параметри, зависещи от тех-
нологичния процес; площта на емитерния преход AE е конструктивен па- Работа в ключов режим
раметър, a топлинният потенциал ϕ T е функция на околната среда (при Еквивалентната схема на n-p-n транзистор в областта на насищане е
температура на околната среда T = 300 K, ϕ T ≈ 25.8 mV). показана на Фиг. 1-3.
Като следствие от (1-3) и (1-5), за определяне на напрежението върху IB>IBSAT ICSAT
емитерния преход, се получава опростената формула B C
+ +
VBESAT VCESAT
⎛I ⎞ ⎛I ⎞ -
(1-9) VBE ≈ ϕT ln⎜⎜ C ⎟⎟ ≈ ϕT ln⎜⎜ E ⎟⎟ . - Фиг. 1-3:
⎝ IS ⎠ ⎝ IS ⎠ IE
Еквивалентна схема на биполярен
E транзистор в областта на насищане.
Стойността на напрежението VBE за маломощните интегрални тран-
зистори е между 0.5V и 0.8V, в зависимост от площта на прехода и голе- При изпълнение на токовия критерий за насищане
мината на протичащите токове. Затова, за ориентировъчни изчисления,
ICSAT
често се използва опростената постояннотокова еквивалентната схема, по- (1-11) IB > IBSAT =
казана на Фиг. 1-2. В тази схема преходът VBE е моделиран с генератор на β
еталонно напрежение 0.7V, а между колектора и емитера е свързан генера- стойностите на напреженията между изводите на транзистора са
(1-12) VBESAT ≈ (0.7 ÷ 0.9) V; dVBE ϕ T r α 1

(1-15) re = ≈ = i = ≈ ;
dIE IE 1 + β gm gm
(1-13) VCESAT ≈ (0.1 ÷ 0.2) V.
На Фиг. 1-4 е показана опростената еквивалентна схема на интеграл- - gm e стръмността на транзистора
ния биполярен транзистор в областта на отсечка. Понеже и двата p−n пре- dIC I I α 1 I
хода са запушени, през тях текат само обратните им токове, които при (1-16) gm = ≈ C =α E = ≈ = E ;
dVBE ϕ T ϕ T re re ϕ T
ръчните изчисления и анализи се приемат равни на нула.
- ro e изходното съпротивление
B C
Фиг. 1-4: dVCE VAF VAF
Еквивалентна схема на биполярен (1-17) ro = ≈ ≈ ;
транзистор в областта на отсечка. dIC IC IE
E
- rb'c е диференциалното съпротивление на колекторния преход.
1.2.2. Еквивалентни схеми на биполярните транзистори (1-18) rb'c ≈ 10βro ;
при малък променлив сигнал
- Cb'e e капацитета на прехода база - емитер. Той зависи от бариер-
Обобщена еквивалентна схема
ния капацитет C j и дифузния капацитет Cd :
rb'c
B rbb' C (1-19) Cb' e = C j + Cd .
B'
Бариерният капацитет на p-n преход, включен в права посока, е [5, 7].
+ cb'c ic
ib (1-20) C j ≅ 2 A E C je 0 = 2C e0 ,
cb'e ub'e ri gmub'e ro ccs
- където AE е площта на емитерния преход, а C je 0 e специфичния (за еди-
ница площ) бариерен капацитет при VBE = 0 V, a C e0 е бариерния капаци-
ie тет на емитерния преход при VBE = 0 V .
E
За дифузния капацитет е в сила
Фиг. 1-5: Обобщена еквивалентна схема на интегрален биполярен транзистор
при малък променлив сигнал. IC
(1-21) Cd = τT = gm τ T ,
Най-често използваната обобщена малосигнална еквивалентна схема ϕT
на интегралния биполярен транзистор е показана на Фиг. 1-5 [5, 7]. В нея: където τT е времето за преминаване на токоносителите през базата.
- rbb' e обемното съпротивление на базата (обикновено е между 20 Ω
Обикновено, при включване в права посока, стойността на дифузния
и 500 Ω); капацитет преобладава съществено над бариерния.
- ri e диференциалното входно съпротивление в схема ОЕ
- Ccs е капацитета на прехода колектор-подложка
dVBE ϕ 1+ β β
(1-14) ri = = (1 + β)re ≈ (1 + β) T = ≈ = β re ; A T C js 0 C s0
dIB IE gm gm (1-22) C cs = = ,
V V
- re е диференциалното съпротивление на емитерния преход 1 + CS 1 + CS
Φ S0 Φ S0
където C js 0 е специфичния бариерен капацитет колектор-подложка при 1.3. ИНТЕГРАЛНИ ДИОДИ

VCS = 0 V, C s 0 е общия бариерен капацитет при VCS = 0V, Φ S 0 е контак- Диодите в интегралните схеми се реализират чрез подходящо свърз-
тната потенциална разлика, а A T - ефективната площ на прехода; ване на изводите на транзисторите. Съществуват пет основни варианта за
- C b'c е капацитета на колекторния преход реализация на интегралните диоди (Фиг. 1-8) [15] : B-E, B-C, BC-E, B-CE,
C-BE.
A C C jc 0 Cc0
(1-23) C b 'c = = , A K A A K
VCB VCB
3 1+ 3 1+
Φ S0 Φ S0
където C jc 0 е специфичния бариерен капацитет на прехода при VCB = 0 V, Фиг. 1-8:
Начини за реализация на
C c 0 е бариерния капацитет на прехода база-колектор при VCB = 0 V, а A C K A K K A интегрални диоди.
- ефективната площ на колекторния преход.
- Честотата на единично усилване f T е [7] Най-голямо приложение намира свързването BC-E, което се характе-
ризира с най-малък пад в права посока и много добри импулсни и честотни
1 gm свойства.
(1-24) fT = .
2π (C b'e + C b'c ) 1.3.1. Постояннотокови зависимости при интегралния диод
Включване в права посока
Опростени еквивалентни схеми при ниски честоти
В права посока, за тока и напрежението на диода, са в сила:
ib ic
B C ⎛I ⎞ ⎛I ⎞
+ (1-25) VF = m ϕT ln⎜⎜ F + 1⎟⎟ ≈ ϕT ln⎜⎜ F ⎟⎟ ;
ube ri gmube ro ⎝ IS ⎠ ⎝ IS ⎠
- Фиг. 1-6:
ie Опростена еквивалентна схема на ⎡ ⎛ V ⎞ ⎤ ⎛V ⎞
(1-26) IF = IS ⎢exp⎜⎜ F ⎟⎟ − 1⎥ ≈ IS exp⎜⎜ F ⎟⎟ ;
биполярен транзистор в свързване ОЕ.
E ⎣ ⎝ m ϕT ⎠ ⎦ ⎝ ϕT ⎠
Най-често използваните модели на транзистора за работа при ниски (1-27) IS = AJS .
честоти са показани на Фиг. 1-6 и Фиг. 1-7. Те са получени чрез опростява-
не на обобщения модел от Фиг. 1-5. Пренебрегнати са паразитните капаци- В горните изрази с IF е означен тока през диода в права посока, с VF
тети (практически те влияят главно при средни и високи честоти) и съпро- - напрежението върху диода, IS е тока на насищане; J S - плътността на то-
тивленията rbb ' (много по-малко от ri ) и rb'c (много по-голямо от ro ). Схе- ка през прехода, A е площта на прехода, а m ≈ (1 ÷ 3) е емисионен коефи-
мата от Фиг. 1-6 се препоръчва за използване в свързване общ емитер, а циент.
схемата от Фиг. 1-7 е подходяща за използване в свързване обща база. Опростената еквивалентната схема на диода по постоянен ток, при
включване в права посока, представлява генератор на напрежение със
gmube стойност VF , чиято точна стойност може да се определи с помощта на
E re C
уравнение (1-25). За груби изчисления може да се приеме, че VF = 0.7 V.
ie ic
ib rB Фиг. 1-7: Включване в обратна посока
Опростена еквивалентна схема на В обратна посока, по постоянен ток, диодът се моделира най-често с
B биполярен транзистор в свързване ОВ.
отворен ключ.
1.3. 2. Променливотокова еквивалентна схема За определяне на RLIN се използва формулата

Променливотоковият модел на диода е показан на Фиг. 1-9. С rd е 1 1
(1-30) R LIN ≈ = ,
означено диференциалното съпротивление, а с C j и Cd - бариерния и ди- k ′(W / L )(VGS − VT ) k ′(W / L )Veff
фузния капацитети. И трите величини се определят както при биполярните a за праговото напрежение е в сила
транзистори: rd - по формула (1-15), C j - по формула (1-20) и Cd - по фор-
мула (1-21).
(1-31) VT = VTO + γ ( 2φ F + VSB − )
2φ F ≈ VTO +
1
2
VSB .
A В горните зависимости:
- Veff е ефективното напрежение
rd Cj Cd (1-32) Veff = VGS − VT ;

Фиг. 1-9: - VT е праговото напрежение при VSB ≠ 0 V, а VTO - при VSB = 0 V;
Опростен променливотоков
- φ F и γ са параметри, зависещи от технологията;
K модел на интегрален диод.
- k ′ е фактор на стръмността - технологичен параметър
(1-33) k′ = μCOX ;
1.4. ИНТЕГРАЛНИ MOS ТРАНЗИСТОРИ
- μ е подвижността на токоносителите;
1.4.1. Основни постояннотокови зависимости и модели - COX е специфичния капацитет на окиса под гейта;
Работа в областта на силна инверсия - W и L са широчината и дължината на канала.
(VGS ≥ VTN +100mV при n-MOS транзисторите) Горните изрази са в сила за MOS транзистори с индуциран n- канал.
Те могат да се приложат и за MOS транзистори с индуциран p- канал, ако
(VGS ≤ VTP -100mV при p-MOS транзисторите)
се приеме, че напреженията в тях са взети с техните абсолютни стойности.
Посоченото е в сила и за останалите формули, които ще бъдат представени
Линейна (омическа) област на изходните характеристики
по-нататък в изложението, освен ако изрично не е оказано друго.
Условието за работа на MOS транзисторите в линейната (омическа)
област на изходните характеристики е Област на насищане на изходните характеристики
(1-28) VDS ≤ VDSAT = Veff = VGS − VT . ( активна област)
Условието за работа на MOS транзисторите в активната област е
На Фиг. 1-10 е показана постояннотоковата еквивалентна схема на
MOS транзистор, работещ в този режим [4]. (1-34) VDS ≥ VDSAT = Veff = VGS − VT
На Фиг. 1-11 е показана постояннотоковата еквивалентна схема на
MOS транзистор, работещ в областта на насищане на изходните характе-
Фиг. 1-10: ристики [4].
Постояннотокова еквивалентна схема
на MOS транзистор в линейната ID
(омическа) област. G D
+ + Фиг. 1-11:
Постояннотокова еквивалентна
Дрейновият ток, в този случай, е IDSAT RDS схема на MOS транзистор в областта
- - на насищане на изходните
V характеристики.
ID = k′ W ( VGS − VT − DS )VDS .
S
(1-29)
L 2
Токът IDSAT и съпротивлението RDS се дават с изразите: технологичния процес; S = W / L е отношението между геометричните
размери (широчина и дължина) на канала на транзистора.
k′ W
(1-35) IDSAT = ( VGS − VT )2 ,
2 L 1.4.2. Еквивалентни схеми при малък променлив сигнал
1 Линейна (омическа) област
(1-36) RDS = .
λ(k ′ / 2)(W / L )(VGS − VT ) Малосигналният променливотоков модел на интегралните MOS
2
транзистори е показана на Фиг. 1-12. В тази схема транзисторът е заместен
За общия дрейнов ток ID се получава с променливотоковото съпротивление r o , а за моделиране на работата му
при високи честоти са включени и паразитните капацитети: Cgs - между
ID = IDSAT (1 + λVDS ) = k′ W (VGS − VT ) (1 + λVDS ) ,
2
(1-37)
2 L гейта и сорса, Cgd - между гейта и дрейна; Cdb - между дрейна и подлож-
където λ е коефициент на модулация на дължината на канала. Типичната ката и Csb - между сорса и подложката.
му стойност е между 0.005 и 0.1 V-1 и може да се определи с приблизител- Приблизителните стойности на елементите от схемата се дават с из-
ната формула [7] разите [7]:
A 1
(1-38) λ≈ . (1-40) ro = ,
2L VDS − VGS + VT + Φ 0 k (W L )(VGS − VT )
′
В тази формула Φ 0 е контактната потенциална разлика (технологичен па- WLC OX

(1-41) Cgs = Cgd ≅ + WL OV COX ,
раметър), а A зависи от концентрацията на примесите в подложката N SUB 2
(за ориентировъчни изчисления може да се използва зависимостта където LOV е дължина на припокриване между гейта и дрейна (сорса);
36000
A≈ ). C j0 (A S + WL / 2 )
NSUB (1-42) C sb = C db = ,
Като се вземе пред вид тенденцията към използване на ниски зах- V
1 + SB
ранващи напрежения, за първоначално определяне на тока ID може да се Φ0
препоръча използването на опростената формула (1-35), т.е. да се приеме, където A S е площта на сорса (дрейна),а C j0 е специфичния бариерен капа-
че λ = 0 V. Тогава се получава ID = IDSAT .
цитет сорс-подложка (дрейн-подложка) при VSB ( VDB ) = 0 V.
Работа в областта на слаба инверсия G
+
(VGS ≤ VTN +100mV за n-MOS транзистор) ugs Cgs Cgd
-
(VGS ≥ VTP -100mV за p-MOS транзистор) D Фиг. 1-12:
S ro
Csb Cdb Променливотокова еквивалентна схема
В областта на слаба инверсия (подпраговата област) зависимостта на на MOS транзистор в линейната област.
дрейновия ток от приложените напрежения е експоненциална [6]
⎡ ⎛ V ⎞⎤ ⎛ V − VT ⎞ ⎛ (n − 1)VBS ⎞ Област на насищане на изходните характеристики
(1-39) ID = SIDO ⎢1 − exp⎜⎜ − DS ⎟⎟⎥ exp⎜⎜ GS ⎟⎟ exp⎜⎜ ⎟⎟ ,
⎣ ⎝ ϕ T ⎠⎦ ⎝ n ϕ T ⎠ ⎝ nϕT ⎠ (активна област)
Променливотоковата еквивалентна схема на MOS транзистор рабо-
където VGS , VBS и VDS са напреженията между гейта и сорса, подложката тещ в областта на насищане на изходните характеристики (активна област)
и сорса и дейна и сорса; токът IDO и факторът на наклона n са свързани с е показана на Фиг. 1-13.
капацитетът между сорса и слоя изолираща дифузия C j− sw e

G Cgd D
+ C j−sw 0
(1-50) C j−sw = ,
ugs Cgs gmugs gmbubs ro Cdb V
1 + SB
- Φ0
+
B As е площта, а PS - периметъра на сорса, без частта от към гейта.
Csb usb S
-
- капацитетът между дрейна и подложката Cdb се определя подобно
B на капацитета между сорса и подложката Csb :
Фиг. 1-13: Малосигнална променливотокова еквивалентна схема на MOS (1-51) Cdb = A DC jd + PDC j− sw ;
транзистор в областта на насищане на изходните характеристики (активна област).
Стойностите на параметрите в схемата се определят с изразите [5, 7]: C j0
(1-52) C jd = .
- стръмност при управление през гейта g m V
1 + DB
W 2ID 2I Φ0
(1-43) gm ≈ k ′ (VGS − VT ) = 2k ′ W ID = = D ;
L L VGS − VT Veff Посочените паразитни капацитети влияят върху работата на MOS
- стръмност при управление през подложката gmb транзисторите при високи честоти, а генераторът на ток gmbubs само при
много големи стойности на товара в сорса. Ето защо, за първоначални ана-
(1-44) gmb ≈ 0.2gm ; лизи и изчисления при ниски честоти, схемата може да се опрости както е
- изходно съпротивление ro показано на Фиг. 1-14.
1 G D
(1-45) ro = ;
λ ID +
- капацитет между гейта и сорса Cgs ugs gmugs ro Фиг. 1-14:
- Oпростена еквивалентна схема при ниски
2
(1-46) C gs = WLC OX + WL OV C OX ; S честоти и VSB ≈ 0 V.
3
- капацитет между гейта и дрейна C gd
1.4.3. Ефекти на късия канал
(1-47) C gd = WL OV C OX ;
Изразяват се в силно увеличение на наклона на изходните характе-
- капацитет между сорса и подложката Csb ристики на MOS транзисторите (т.е. намаляване на изходното съпротивле-
ние ro и увеличаване на коефициента на модулация на дължината на кана-
(1-48) C sb = ( A S + WL )C js + PS C j−sw ,
ла λ ) при дължини на канала L по-малки от 2Lmin .
където: бариерният капацитет на прехода сорс - подложка C js е При аналоговите схеми, този ефект има рязко отрицателно въздейст-
вие върху параметрите на схемите и за избягването му се препоръчва ми-
C j0 нималните размери на транзисторите да се избират неколкократно по-
(1-49) C js = ,
V големи (от 2 до 5 пъти) от минимално допустимата дължина на канала на
1 + SB транзисторите, определена от избраната технология [13].
Φ0
1.5. ИНТЕГРАЛНИ ПОЛЕВИ ТРАНЗИСТОРИ С PN ПРЕХОД 1.6. ТИПИЧНИ ПАРАМЕТРИ НА БИПОЛЯРНИ И CMOS
1.5.1. Постояннотокови зависимости ИНТЕГРАЛНИ ТРАНЗИСТОРИ
Стойността на дрейновия ток ID в областта на насищане на изходни- 1.6.1. Параметри на биполярни интегрални транзистори [5]
те характеристики (активната област) на полевия транзистор с p-n преход и вертикален n-p-n транзистор
n- канал е [5]
2 Означение Величина Стойност Единици
⎛ V ⎞
(1-53) ID = IDSS ⎜⎜1 − GS ⎟⎟ (1 + λVDS ) , IS Ток на насищане 5 fA
⎝ VP ⎠
β Коефициент на усилване по ток в 200 -
където: нормален активен режим
- VGS - напрежение между гейта и сорса; Коефициент на усилване по ток в
βR 2 -
- VP - прагово напрежение; инверсен активен режим
- IDSS - дрейнов ток при VGS = 0 V; VAF Напрежение на Ерли в нормален 130 V
- λ - коефициент на модулация на дължината на канала. режим
τT Време за преминаване на токоно- 0.35 nS
сителите през базата
1.5.2. Еквивалентна схема при малки променливи сигнали Бариерен капацитет на емитерния
C e0 1 pF
В представената на Фиг. 1-15 схема с gm е означена стръмността, с преход при VBE = 0 V
ro - изходно съпротивление, а с Cgs , Cgd и Cgb - съответните паразитни Бариерен капацитет на колектор-
C c0 0.3 pF
капацитети между гейта и сорса, гейта и дрейна и гейта и подложката. ния преход при VBC = 0 V
C s0 Бариерен капацитет на прехода 3 pF
G Cgd D C-S при VCS = 0 V
+ Φ0 Контактна потенциална разлика за 0.7 V
gmugs ro прехода B-E
Cgb ugs Cgs Фиг. 1-15: Контактна потенциална разлика за
Променливотокова екви- Φ C0 0.55 V
- прехода B-C
валентна схема на поле-
B Φ S0 Контактна потенциална разлика за 0.52 V
S ви транзистор.
прехода C-S
Основните параметри gm и ro на еквивалентната схема се определят
с формулите [5] : хоризонтален p-n-p транзистор
dID 2I ⎛ V ⎞ ⎛ V ⎞ Означение Величина Стойност Единици
(1-54) gm = = − DSS ⎜⎜1 − GS ⎟⎟ = g mo ⎜⎜1 − GS ⎟⎟ ,
dVGS VP ⎝ VP ⎠ ⎝ VP ⎠ IS Ток на насищане 2 fA
2I Коефициент на усилване по ток в
където gmo = − DSS е максималната стойност на gm при VGS = 0 V и β 50 -
VP нормален активен режим
βR Коефициент на усилване по ток в 4 -
dVDS 1 1 инверсен активен режим
(1-55) ro = = ≅ .
dID ⎛ V ⎞
2 λ ID VAF Напрежение на Ерли в нормален 50 V
λIDSS ⎜⎜1 − GS ⎟⎟ режим
⎝ VP ⎠
Еквивалентни схеми на интегралните елементи 27
хоризонтален p-n-p транзистор (продължение)
Означение Величина Стойност Единици

τT Време за преминаване на токоноси- 30 nS
телите през базата
C e0 Бариерен капацитет на емитерния 0.3 pF
преход при VBE = 0 V
C c0 Бариерен капацитет на колекторния 1 pF
преход при VBC = 0 V
C s0 Бариерен капацитет на прехода 3 pF
C-S при VCS = 0 V
Φ0 Контактна потенциална разлика за 0.55 V
прехода B-E
Φ C0 Контактна потенциална разлика за 0.55 V
прехода B-C
Φ S0 Контактна потенциална разлика за 0.52 V
прехода C-S
1.6.2. Oсновни параметри на 0.8 μm CMOS транзистори [7]
Означение Величина Стойност Единици
VTN Прагово напрежение за n-MOS 0.8 V

транзистора
VTP Прагово напрежение за p-MOS -0.9 V
k ′N Фактор на стръмността за n-MOS 100 μA/V2
k′P Фактор на стръмността за p-MOS 40 μA/V2
C OX Специфичен капацитет на окиса 2 fF/μm2
под гейта
C j0 Специфичен бариерен капацитет 0.25 fF/μm2
сорс-подложка при VSB = 0 V
C j-sw Специфичен бариерен капацитет 0.2 fF/μm
сорс-изолираща дифузия
C gsov Капацитет на припокриване G-S 0.2 fF/μm
Φ0 Контактна потенциална разлика 0.9 V
γ Технологичен параметър 0.5 V1/2
φF Повърхностен потенциал 0.34 V
28 Задаващи източници на ток и токови огледала Задаващи източници на ток и токови огледала 29
2. ЗАДАВАЩИ ИЗТОЧНИЦИ НА ТОК И ТОКОВИ ОГЛЕДАЛА 2.1. ЗАДАВАЩИ ИЗТОЧНИЦИ НА ТОК И ТОКОВИ
ОГЛЕДАЛА С БИПОЛЯРНИ ТРАНЗИСТОРИ
Идеалните задаващи източници на ток са двуполюсници, през кои- 2.1.1. Основни схеми на задаващи източници на ток
то тече постоянен ток, независимо от напрежението върху изводите им.
Задаващ източник на ток с транзистор
Опростената схема на задаващ източник на ток с биполярен транзис-
тор е показана на Фиг. 2-2.
Iout
+ Vout
VBE
- - Фиг. 2-2:
Задаващ източник на ток с биполярен
транзистор.
Фиг. 2-1: Волт-амперна характеристика на реален задаващ източник на ток. Като се вземат пред вид условията за работа на транзистора в норма-
лен активен режим и основните зависимости между токовете и напрежени-
Основните параметри на реалните задаващи източници на ток са ята в него (вж. т. 1.2), за параметрите на схемата се получава:
онагледени на Фиг. 2-1. Те са [4]: ⎛V ⎞⎛ V ⎞
- стойност на изходния ток Iout ; (2-1) I out ≈ IS exp⎜⎜ BE ⎟⎟⎜⎜1 + out ⎟⎟ ,
⎝ ϕT ⎠⎝ V AF ⎠
- минимално напрежение между изводите Vout min , при което схе-
мата генерира стабилен ток; (2-2) Vout min = VCESAT ≥ (0.1 ÷ 0.2)V ,
dVout VAF
- изходно съпротивление Ro = (за идеалния случай клони (2-3) Ro = ro = ,
dIout Iout
към безкрайност); където ro е изходното съпротивление на транзистора.
- стабилност на изходните параметри при промяна на температура- От (2-3) следва, че изходното съпротивление Ro зависи от изходния
та, захранването и толерансите на производствения процес.
ток Iout . Напр., ако токът Iout = 0.1 mA, a VAF = 100 V изходното съпротив-
Токовите огледала осигуряват на изхода си ток, който е пропорцио-
нален на тока на еталонен задаващ източник. Двата тока могат да имат са- ление ще бъде Ro = 1 MΩ, a Vout min ≥ 0.2 V. Ако токът Iout = 1 mA, a
мо постоянна или постоянна и променлива съставка. VAF = 100 V изходното съпротивление ще бъде Ro = 100 kΩ.
Основният параметър на реалните токови огледала е стойността на Обикновено, в съвременните интегрални схеми, захранващото нап-
мащабния коефициент между изходния ток Iout и задаващия ток Iref и не- режение рядко надвишава 5÷10 V, което определя и ниски стойности (от
говата стабилност от промяната на температурата, захранването и толеран- порядъка на 1÷2V) на напрежението между колектора и емитера на тран-
сите на производствения процес. Освен този параметър, за характеризира- зисторите VCE . Това позволява, при предварителните изчисления, форму-
не на токовите огледала, се използват и параметрите: минимално напреже- ла (2-1) да се опрости до (2-4), без да се внесе значителна грешка.
ние на изхода Vout min , при което схемата е работоспособна; изходно съп-
⎛V ⎞
ротивление R o ; абсолютната стойност на изходния ток Iout . Тези парамет- (2-4) Iout = IS exp⎜⎜ BE ⎟⎟ .
ри се дефинират по същия начин както при задаващите източници на ток. ⎝ ϕT ⎠
Задаващ източник на ток с допълнителен резистор съпротивление има много високи стойности (минимум няколко десетки
В тази схема (Фиг. 2-3), за повишаване на изходното съпротивление, kΩ).
към емитера на транзистора се включва допълнителен резистор, който съз- Iout
дава ООВ по ток, която стабилизира Iout и увеличава изходното съпротив-
ление [23]. +
Iout Q
+ Q1 Vout
+ V +
VBB BE1 Фиг. 2-4:
+ Vout - - Задаващ източник на ток
-
VBB Фиг. 2-3: с допълнителен транзистор.
- R - Задаващ източник на ток с допълнителен
резистор. За основните зависимости в схемата е получено [4]:
⎛ V − VCE1 ⎞
За основните зависимости в схемата могат да се изведат изразите [4]: (2-8) I out ≈ I S exp⎜⎜ BB ⎟⎟ ;
⎝ ϕT ⎠
VBE ⎛ V − RIout ⎞
(2-5) Iout ≈ IS exp = IS exp⎜⎜ BB ⎟⎟ ; (2-9) Vout min = VCESAT + VCESAT1 ;
ϕT ⎝ ϕT ⎠
(2-10) R o = ro [1 + g m (ro1IIri )] ≈ ro (1 + β) ≈ βro ,
(2-6) Vout min = VCESAT + RIout
където ro1 е изходното съпротивление на Q1, ro - изходното съпротивление
(2-7) Ro ≈ ro (1 + gmR) .
на Q, а ri - входното съпротивление на Q.
От (2-7) следва, че изходното съпротивление нараства значително. Например, ако Iout =1 mA, VAF =100 V и β =100, изходното съпро-
Напр., ако Iout =0.1 mA, VAF =100 V и R = 1 kΩ, изходното съпротивление
тивление на транзистора Q ще бъде ro = 0.1 MΩ, изходното съпротивление
на транзистора ще бъде ro =1 MΩ, стръмността g m = 4 mA/V, изходното
на схемата - Ro = 10.1 MΩ, a Vout min ≥ 0.4V. При стойност на тока
съпротивление на схемата - Ro = 5 MΩ (ф-ла 2-7), a Vout min ≥ 0.3 V. Ако
Iout = 0.1 mA, изходното съпротивление на транзистора Q ще бъде
Iout =1 mA, VAF = 100 V и R =1 kΩ изходното съпротивление на транзис-
ro =1 MΩ, изходното съпротивление на схемата - Ro = 101 MΩ, а Vout min
тора ще бъде ro =100 kΩ, а изходното съпротивление на схемата - Ro = 4.1
отново ≥ 0.4V.
MΩ. За съжаление, в този случай, силно нараства и минималната стойност От разгледаните примери може да се направи извода, че схемата от
на изходното напрежение, при което схемата е работоспособна - Vout min Фиг. 2-4 осигурява най-добри параметри и характеристики на задаващите
≥1.2V, което е нежелателно. Ето защо, на практика, приложението на този източници на ток.
подход се ограничава само за ниски стойности на резистора R (до 500 Ω) и
малки токове Iout (до 500 μΑ). 2.1.2. Токови огледала с биполярни транзистори
Просто токово огледало
Задаващ източник на ток с допълнителен транзистор Приблизителен анализ на простото токово огледало (Фиг. 2-5) може
В схемата на Фиг. 2-4 резисторът R от Фиг. 2-3 е заменен с транзис- да се направи, при условие, че се пренебрегнат базовите токове (обикнове-
тора Q1, работещ в нормален активен режим. Неговото динамично изходно но β ≥ 100 ) и разликите в напреженията VCE на транзисторите QO и QR
[15]. Тогава, за отношението между задаващия ток Iref и огледалния ток Токово огледало на Widlar
Iout , се получава Простото токово огледало и модификациите му са неподходящи за
Iout A o получаване на отношения между токовете по-големи от 5 и по-малки от
(2-11) ≈ , 0.2. Тогава площта (и съответния паразитен капацитет) на единия от двата
Iref A R транзистора нараства недопустимо. В такива случаи се препоръчва използ-
където A o и A R са площите на двата емитерни прехода. ването на токовото огледало на Widlar [15].
VCC VCC VCC
Iout Iout Iout
Iref Iref
Iref
+ + +
QR QO QR QO
QR QO Vout
Фиг. 2-5: Vout Vout
- Просто токово огледало.
R - R -
Ако схемата е реализирана с хоризонтални p-n-p транзистори, за от-

ношението на токовете се получава [15]: Iout Iout
Фиг. 2-7 а: Схема на Widlar за ≤1 Фиг. 2-7 б: Схема на Widlar за ≥1
I out A o L o Iref Iref
(2-12) ≈ = ,
Iref A R L R За схемата от Фиг. 2-7 а е в сила зависимостта
където L o и L R са дължините на двата емитерни прехода. ϕT Iref A o
(2-13) Iout = ln ,
R Iout AR
Токово огледало с компенсация на базовите токове а за тази от Фиг. 2-7 б -
VCC ϕT Iout AR
Iref Iout (2-14) Iref = ln .
R Iref A o
+ Схемата осигурява получаването на малки (Фиг. 2-7 а) или големи

Q (Фиг. 2-7 б) отношения между Iout и Iref дори и при еднакви площи на
QR V out
Фиг. 2-6:
транзисторите. Обикновено се задават токовете Iout и Iref и чрез (2-13) или
QO - (2-14) се определя R . Например, при еднакви транзистори и желани стой-
Токово огледало с компенсация
на базовите токове. ности на токовете Iref =500μΑ и Iout =50μΑ (мащабен коефициент
Използва се за повишаване на точността на мащабния коефициент Iout / Iref =0.1), е необходимо да се избере R =1200Ω. При Iout =800μΑ и
спрямо този при простото токово огледало. Целта на допълнителният тран- Iref =100μΑ (мащабен коефициент Iout / Iref =8) Ro е 536.5Ω.
зистор Q е да се намали (β + 1) пъти тока, който се отнема от източника
Iref . В простото токово огледало този ток е сумата от базовите токове на Токово огледало с два емитерни резистора
транзисторите QR и QO и внася грешка във формулата за мащабирането от При тази схема (Фиг. 2-8) отношението на токовете Iout и Iref се за-
1% до 5%. При огледалото от Фиг. 2-6 тази грешка намалява между 20 и
дава чрез отношението на двата резистора Ro и RR [15]:
100 пъти [5].
Iout R R работата на транзисторите в активната област от характеристиката е необ-

(2-15) = .
Iref R o ходимо Vout min ≥(1.2-1.4)V. За намаляване на тази стойност се използва
схемата, показана на Фиг. 2-10.
VCC
Iout Iout +
Iref Iref
+
Q3 Q4
QR QO Vout
Vout Q1 Q2 -
RR RO - Фиг. 2-9:
Фиг. 2-8: Каскодно токово огледало.
Токово огледало с два резистора.
Модифицирано каскодно токово огледало
Трябва да се има пред вид, че формула (2-15) е в сила при условие,
че разликата в напреженията върху двата резистора (обусловена от разли- Iref Iout
ката в напреженията VBE на двата транзистора) е много по-малка от пада +
на напрежението върху тях, т.е.
Q2 Q6
⎛I ⎞ Q4
(2-16) ϕ Т ln⎜⎜ out ⎟⎟ << min{Iout R o , Iref R R }. Vout
⎝ Iref ⎠ Фиг. 2-10:
Q5 - Модифицирано каскодно токово
В противен случай се получава значителна грешка в отношението на Q3 Q1 огледало.
двата тока. Например, ако желаното отношение на токовете е 5 ( Iref =100μΑ
и Iout =500μΑ), транзисторите са еднакви геометрични размери и се изберат При тази схема минималната стойност на изходното напрежение
резистори Ro =100Ω и RR =500Ω, то реалната стойност на изходния ток Vout min може да се намали до (0.4-0.6)V [4]. За целта, към стандартната
ще бъде Iout ≈ 306.1μΑ (грешка около -40 %). Ако при същите условия ре- каскодна схема Q1-Q4, е добавена двойката транзистори Q5-Q6. Минимал-
ното изходно напрежение на Q5 е равно на минималното изходно напре-
зисторите се изберат 10 пъти по-големи - R o =1000 Ω и RR =5000 Ω, стой- жение на Q1, но понеже базата на Q6 е включена към точка с по-нисък по-
ността на изходния ток ще бъде Iout =461.6 μΑ (т.е. грешката вече е нама- тенциал спрямо базата на Q2, общото напрежение на изхода намалява.
ляла до -9 %). Но пък тогава пада върху резисторите и съответно минимал-
ното напрежение Vout min нарастват недопустимо. Tоково огледало на Wilson
В представената схема, с помощта на допълнителния транзистор Q4,
Каскодно токово огледало се компенсират базовите токове на Q1 и Q2. Това води до по-висока точ-
Схемата осигурява повишено изходно съпротивление. По аналогия с ност и независимост на мащабния коефициент от толерансите на β на
Фиг. 2-4 стойността му се определя по формулата: транзисторите. Например, ако площите на транзисторите са еднакви, за от-
ношението на токовете е в сила израза [5]:
(2-17) rout ≈ (1 + β)ro 4 ≈ βro 4 .
Iout 2
Недостатък на схемата е повишената стойност на минималното из- (2-18) = 1− 2 .
ходно напрежение, при което схемата е работоспособна. За да се осигури Iref β + 2β + 2
k′ W
Iref Iout + (2-22) Iout = ( VGS − VT )2 (1 + λVDS ) ,
2 L
1
Q4 (2-23) Ro = ro = ,
λIout
Vout
Q1 Q2 - (2-24) Vout min ≥ VDSAT = VGS − VT = Veff .
Фиг. 2-11:
Токово огледало на Wilson. Iout
Допълнително предимство на схемата е наличието на отрицателна +

обратна връзка (Q2-Q1), която стабилизира и повишава изходното съпро-
тивление. След заместване в (2-10) за него се получава приблизителната Vout
формула +
VGS Фиг. 2-12:
β ro 4 - Задаващ източник на ток
(2-19) Ro ≈ . -
2 с MOS транзистор.
2.2. ЗАДАВАЩИ ИЗТОЧНИЦИ НА ТОК И ТОКОВИ При k′ = 100μΑ⁄V2, Veff =0.5V; W/L =10 и λ =0.05 за параметрите на
ОГЛЕДАЛА С MOS ТРАНЗИСТОРИ
огледалото се получава: Iout =125μΑ, Ro = 160 kΩ, Voutmin ≥ 0.5V. Тук при
В структурно отношение схемите на задаващите източници на ток и изчислението на Iout е пренебрегнато влиянието на напрежението VDS , ко-
токовите огледала с MOS транзистори наподобяват схемите с биполярни
ето при съвременните MOS интегрални схеми обикновено не надвишава
транзистори. При всички разгледани по-долу схеми MOS транзисторите
трябва да работят в режим на силна инверсия, в областта на насищане на 1÷2 V.
изходните характеристики. За целта е необходимо
Задаващ източник с MOS транзистор и резистор
(2-20) Veff = VGS − VT ≥ 0.1V и
При тази схема (Фиг. 2-13) източникът e с повишено изходно съпро-
тивление, поради ООВ по ток, реализирана с резистора R . Недостатък е
(2-21) VDS ≥ Veff = VGS − VT .
нарастването на Voutmin , по подобие на схемата от Фиг. 2-3.
Проверката и осигуряването на изпълнението на тези две изисква- Iout
ния, за всеки един от транзисторите, е първата стъпка при анализа и ораз-
меряването на схемите на задаващи източници на ток и токови огледала с
MOS транзистори. При това, за да се осигури работата на схемите при нис- +
ки захранващи напрежения, стойностите Veff и VDS се избират максимал-
+ + Vout
но близки до граничните. VGG VGS -
- R Фиг. 2-13:
2.2.1. Задаващи източници на ток - Задаващ източниk с MOS транзистор и
резистор.
Задаващ източник на ток с MOS транзистор
Схемата на най-простия задаващ източник на ток с MOS транзистор За основните зависимости в схемата се извежда:
е показана на Фиг. 2-12. k′ W k′ W
За параметрите на източника са в сила изразите: (2-25) Iout ≈ ( VGS − VT )2 = ( VGG − RIout − VT )2 ;
2 L 2 L
(2-26) R o ≈ ro [1 + (g m + g mb )R] ≈ ro (1 + g m R ) , Задаващ източник на ток с операционен усилвател

където gmb е стръмността на транзистора по отношение на напрежението Iout Iout
VDD
между подложката и сорса;
VBIAS + Iref +
(2-27) Vout min ≥ VDSAT min + Iout R ; M
+
V SB - M2
(2-28) VT ≈ VTO + .
2 Vout
M1
Vout +
В случая напрежението между сорса и подложката на транзистора е
различно от нула. Това налага, при определяне на модифицираното праго- -
во напрежение, да се използва формулата (2-28). Например, при R - -
k′ =100 μΑ⁄V2, Veff =0.5V; W/L =10, λ =0.05, VTO =0.9 V, R=1 kΩ и ако се
пренебрегне gmb за параметрите на огледалото се получава: Iout =125 μΑ,
Фиг. 2-15: Фиг. 2-16: Практическа реализация
g m =0.5 mA/V, Ro = 240 kΩ, VT =1.077 V, VGG =1.702 V, Voutmin ≥0.625 V. Задаващ източник с ОУ. на схемата от Фиг. 2-15.
Повишаване на изходното съпротивление може да се постигне и с

Задаващ източник на ток с допълнителен транзистор използването на известната схема на преобразувател напрежение-ток
При тази схема резисторът R е заместен с изходното съпротивление V
( Iout = BIAS ) с операционен усилвател (Фиг. 2-15) [15]. На Фиг. 2-16 е по-
на транзистора M1. Така се постига общо нарастване на изходното съпро- R
тивление на генератора при минимална стойност на Vout . казана нейната интегрална реализация с MOS транзистори [4].
Iout Изходното съпротивление за Фиг. 2-15 се определя по формулата
(2-32) Ro ≈ ro (1 + gm AR) ,
+
M а за Фиг.2-16 -
(2-32 а) Ro ≈ ro (1 + gm Aro1 ) ,
M1 Vout
където ro е изходното съпротивление на транзистора M, ro1 e изходното
+ +
Фиг. 2-14: съпротивление на M1, а A е коефициента на усилване в обратната връзка.
VGG VG1
- - - Задаващ източник на ток с допълнителен В случая влиянието на подложката е пренебрегнато.
транзистор.
2.2.2. Токови огледала с MOS транзистори
За основните параметри на задаващия източник се получава:
Просто токово огледало
k′ W k′ W
(2-29) Iout ≈ ( VGS − VT )2 = ( VGG − VDS1 − VT )2 , Схемата на простото токово огледало е показана на Фиг. 2-17. След
2 L 2 L
изразяване на двата дрейнови тока с помощта на (1-37) за отношението им
(2-30) R o ≈ ro [1 + (g m + g mb )ro1 ] ≈ ro (1 + g m ro1 ) ≈ g m ro ro1 , се получава
(2-31) Vout min ≥ VDSAT1min + VDSAT min ≥ Veff1 + Veff , Iout Wo L o ⎛ 1 + λ o VDSo ⎞ Wo L o
(2-33) = ⎜ ⎟⎟ ≈ .
където VT се определя по формула (2-28). Iref Wr L r ⎜⎝ 1 + λ r VDSr ⎠ Wr L r
От (2-33) следва, че отношението на токовете зависи само от хори- k′ W1

зонталните геометрични размери на каналите на транзисторите. Тези раз- (2-36) Iout = ID1 = (VGS1 − VT1 )(1 + λ1VDS1 ) ,
2 L1
мери се задават от проектанта и се реализират сравнително точно в чипа.
k′ W 2
Затова този тип токово огледало намира много широко приложение в (2-37) Iout = ID2 = (VGS 2 − VT 2 )(1 + λ 2 VDS2 ),
практиката. Негов недостатък е прекомерното увеличение на площта на 2 L2
транзисторите (а оттам и на паразитните капацитети) при отношения на k′ W 3
токовете по-големи от 10-20 (съответно по-малки от 0.05-0.1). (2-38) Iref = ID3 = (VGS1 − VT3 )(1 + λ3VGS1 ) ,
2 L3
VDD k′ W 4
Iout
(2-39) Iref = ID 4 = (VGS4 − VT 4 )(1 + λ 4 VGS 4 ) ,
2 L4
Iref
(2-40) R o ≈ ro 2 [1 + ( g m2 + g mb 2 )ro1 ] ≈ ro 2 (1 + g m 2 ro1 ) ≈ g m 2 ro1ro 2 ,
+
Mr Mo Vout
(2-41) Vout min = VDS1 min + VDS 2 min ≥ Veff min + (2VT + Veff min ) .
Фиг. 2-17:
- Просто токово огледало Модифицирано каскодно токово огледало
с MOS транзистори.
Недостатък на каскодната схема е повишеното минимално напреже-
ние на изхода Voutmin . При стойности на праговото напрежение VTO =0.9 V
Изходното съпротивление на схемата е равно на изходното съпро-
тивление на MO, т.е. и при спазване на условието за работа в режим на силна инверсия
( Veffmin >0.1 V) за минималното напрежение, при което схемата е работос-
1
(2-34) Ro = ro = , пособна, се получава Voutmin >2 V. За избягване на посочения недостатък
λIout
се използва схемата на Фиг. 2-19. Действието й е аналогично на схемата от
а минималното напрежение на изхода, при което схемата е работоспособна Фиг. 2-10. При нея минималното изходно напрежение се определя с нера-
венството
(2-35) Vout min ≥ VDSAT = VGS − VT = Veff .
(2-42) Vout min ≥ VDS5 + Veff 6 .
Каскодно токово огледало
Iref I Iout +
Iref Iout + M2 M6
M4
M2 Vout
M4
Vout M1
M3 Фиг. 2-19:
M5 - Модифицирано каскодно
M3 M1 - токово огледало.
Фиг. 2-18:
Каскодно токово огледало. По долу ще бъде дадено примерно оразмеряване на модифицирано-
то каскодно токово огледало за Iref =20 μΑ и Iout =100 μΑ, при параметри
Каскодното токово огледало с MOS транзистори (Фиг. 2-18) осигу-
рява повишено изходно съпротивление на схемата. Като се вземат пред вид на технологичния процес: k′ = 100 μΑ⁄V2, VTO =0.9 V и λ=0.05.
(1-37) и (2-30), се получават следните формули за оразмеряването й: Целта на оразмеряването е да се определят отношенията W/L на все-
ки от транзисторите в схемата.
Последователността за проектиране включва: W 5 W 6 ⎛ W 3 ⎞ Iout 100e − 6

= =⎜ ⎟ = 10 ⋅ = 50 ;
Определяне на потенциалите във възлите на схемата.и ефективни- L5 L6 ⎝ L3 ⎠ Iref 20e − 6
те напрежения на транзисторите
W4 2Iref 2 ⋅ 20e − 6 5
От условието (2-20) за работа на транзисторите в режим на силна ин- = = = .
L 4 k ′( Veff 4 ) 2 100e − 6(0.796) 2 8
версия се избират начални стойности на ефективните напрежения
Veff1 = Veff 3 = Veff 5 = 0.2 V. С помощта на (1-32) се получава
Определяне на основните параметри на токовото огледало
VGS1 = VGS3 = VGS5 = VDS3 = VTO + Veff = 0.9 + 0.2 = 1.1 V.
В съответствие с (2-21) се избира VDS5 = VS6 = 0.25V . В съответствие с приложената процедура за проектиране отношение-
то Iout Iref е равно на 5.
Тогава модифицираното прагово напрежение на транзистора М6 ще
Минимално допустимата стойност на изходното напрежение се оп-
VDS5 0.25
бъде VT 6 ≈ VTO + = 0.9 + = 0.9 + 0.25 = 1.15V . ределя съгласно (2-42) Vout min ≥ VDS5 + Veff 6 = 0.25 + 0.2 = 0.45V . Тази
2 2 стойност е значително по-малка от определената за Фиг. 2-18.
Ако се приеме Veff 6 = 0.2 V , за напрежението в гейта на М6 се опре- Изходното съпротивление на схемата се определя с помощта на
деля VG6 = VDS1 = VS 2 = VS6 + VT 6 + Veff 6 = 0.25 + 1.15 + 0.2 = 1.6V , а мо- уравнение (2-40)
VDS1 1 ⎛ W6 1 ⎞
дифицираното прагово напрежение на М2 е - VT 2 = VTO + = Ro ≈ ro6 (1 + gm6ro5 ) = ⎜⎜1 + k′ Veff 6 ⎟=
2 λIout ⎝ L6 λIout ⎟⎠
1 .6
= 0.9 + = 0.9 + 0.632 = 1.532 V . 1 ⎛ 1 ⎞
2 = ⎜1 + 100e − 6 ⋅ 50 ⋅ 0.2 ⎟ > 40MΩ .
Тогава, ако и за M2 се приеме Veff 2 = 0.2 V , за VG2 се изчислява 0.05 ⋅ 100e − 6 ⎝ 0.05 ⋅ 100e − 6 ⎠
VG2 = VG4 = VDS1 + VT 2 + Veff 2 = 1.6 + 1.532 + 0.2 = 3.332 V . Минималното захранващо напрежение на схемата трябва да осигури
От получения резултат се определя ефективното напрежение на М4 избрания режим на работа на всички транзистори. На практика, това усло-
VGS3 1.1 вие се свежда до VDD ≥ VG4 + Vout min ref ≥ VG6 + Veff 2 = 3.32 + 0.2 = 3.52 V ,
Veff 4 = VG4 − VGS3 − VTO − = 3.332 − 1.1 − 0.9 − = 0.796V . където с Vout min ref е означено минималното напрежение на източника Iref .
2 2
Определяне на отношенията W/L на транзисторите. Токово огледало на Wilson

Използва се опростената формула (1-35) за дрейновия ток в областта Действието на схемата е аналогично на действието на подобната
на насищане на изходните характеристики. В тази формула се заместват: схема с биполярни транзистори (Фиг. 2-11). Анализът и оразмеряването
желаната стойност на токовете за всеки един от транзисторите, зададените при нея се осъществяват както при разгледания пример (Фиг. 2-19).
стойности на технологичните параметри и определените по-горе стойности
на ефективните напрежения Veff . На този етап от изчисленията коефициен- Iref Iout +
тите на модулация на дължината на канала λ могат да се пренебрегнат. С
M2
оглед минимална консумация на схемата токът I се избира равен на Iref .
Vout
Тогава за отношенията W L на транзисторите се получава:
M3
W1 W 2 W 3 2Iref 2 ⋅ 20e − 6 M1 -
= = = = = 10 ; Фиг. 2-20:
L1 L2 L3 k′(Veff )2
100e − 6(0.2)
2
Токово огледало на Wilson.
44 Задаващи източници на ток и токови огледала
Модифицирано токово огледало на Wilson

При тази схема (Фиг. 2-21), чрез добавянето на М4, се цели да се
постигне еднаквост на напреженията VDS на транзисторите, а оттам и от-
ношения Iout Iref , слабо зависещи от модулацията на дължината на канала
им.
Iref Iout +
M4 M2 Vout
M3 M1 -
Фиг. 2-21: Модифицирано токово
огледало на Wilson.
Вериги за установяване на постояннотоковия режим 45 46 Вериги за установяване на постояннотоковия режим
3. ВЕРИГИ ЗА УСТАНОВЯВАНЕ НА ПОСТОЯННО- VBE1 ϕT ⎛ IC1 ⎞

(3-1) IC2 ≈ ≈ ln⎜ ⎟ .
ТОКОВИЯ РЕЖИМ R R ⎜⎝ IS1 ⎟⎠
Разгледаните в гл. 2 схеми на задаващи източници на ток и токови
V CC
огледала намират широко приложение при реализацията на веригите за ус-
тановяване на постояннотоковия режим в съвременните интегрални схеми. Q4 Q5
За стабилната работа на тези възли е необходимо стойностите на работните Iout'
Q6
токове да са независими от захранващите напрежения, температурата и ва-
риациите на технологичния процес. Независимост от толерансите на про-
цеса се получава, чрез използване на корелацията между параметрите на Q2
Q3
интегралните елементи, разположени върху чипа. За осигуряване на ста- Iout''
билност спрямо захранващите напрежения и температурата е необходимо Q1 Фиг. 3-1:
Схема за стабилизация на режима
да се усложнят описаните схемни решения, които да се реализират като ав- R
с използване на VBE.
VEE
тономни възли, независещи от параметрите на външни за тях източници.
Основните параметри на новополучените схеми съвпадат с основни- Анализът на (3-1) показва, че напрежението VBE1 и съответно IC2 за-
те параметри на задаващите източници на ток и токовите огледала от гл. 2. висят от тока през транзистора Q1. За да се избегне тази зависимост е не-
Към тях, като много важен параметър, допълнително трябва да се добави и обходимо IC1 да се фиксира към някаква постоянна стойност. За целта,
стойността на минималното захранващо напрежение, при което схемата е
насрещно на източника, е свързано простото токово огледало Q5-Q4. То-
работоспособна.
кът на задаващият източник IC2 е входен за огледалото. Ако се пренебрег-
не базовия ток на Q2, изходният ток на огледалото IC4 е приблизително
3.1. ВЕРИГИ ЗА УСТАНОВЯВАНЕ НА РЕЖИМА СЛАБО равен на колекторния ток на транзистора Q1. По този начин, в схемата се
ЗАВИСЕЩИ ОТ ЗАХРАНВАЩОТО НАПРЕЖЕНИЕ осъществява 100% ООВ и токът през Q1 се стабилизира, което води до не-
зависимост на VBE1 от захранващото напрежение.
При тези схеми големината на генерирания ток се определя от стой-
ността на някакъв "еталонен източник", включен във веригата. Този "ета- Съгласно (2-11) отношението на токовете в огледалото Q5-Q4 е :
лонен източник" не зависи (или слабо зависи) от захранващото напреже- IC4 A 4 IC1
ние. За целта могат да се използват: напрежението върху отпушен p-n пре- (3-2) = = ,
IC5 A 5 IC2
ход, стойността на топлинния потенциал ϕT, напрежението върху ценеров
диод и праговото напрежение на MOS транзистор. По долу ще бъдат разг- а за изходните токове I′out и I′out
′ се получава
ледани най-често използваните схемни решения от този тип. A6
(3-3) I′out = IC 2 ;
A5
3.1.1. Схеми, използващи като еталон напрежението A3
на отпушен p-n преход (3-4) I′out
′ = IC1 .
A1
Вариант на схема от този тип, реализирана с биполярни транзистори, Равенства (3-1) и (3-2) образуват система от две уравнения, която
е показана на Фиг. 3-1 [5]. Токоопределящата част на биполярната схема се има две двойки решения. Първото е при IC2 =0 и не представлява практи-
състои от транзисторите Q1, Q2, Q4 и Q5. С транзисторите Q3 и Q6 e пока-
чески интерес. Второто е при стойност на IC2 ≠ 0 и е търсеното решение.
зано как генерираният стабилен ток може да се мултиплицира към отдел-
ните стъпала. С Q1 и Q2 e реализиран задаващ източник на ток, чиито из- Например, ако IS1 =0.1 fA, R=7,12 kΩ и A 4 A 5 = 1 за токовете в схемата се
ходен ток е колекторният ток на Q2. Неговата стойност e получава IC2 ≈ IC2 ≈100 μA.
Минималното захранващо напрежение на схемата трябва да осигури 3.1.2. Схеми, използващи като еталон топлинния потенциал ϕ T
работата на всички транзистори в нормален активен режим. Неговата ори-
ентировъчна стойност може да се определи от израза VCC
(3-5) VCC − VEE = VBE1 + VBE 2 + VCB2 min + VBE5 ≈ 2.5V . Q1 Iout'
Q2 Q3
За гарантирано установяване на схемата в работно състояние, в
практическите схеми е необходимо да се добавят и допълнителни включ-
ващи вериги [4]. Q5
На Фиг.3-2 е показана BiCMOS схема за стабилизиране на режима с
Q6 Iout''
Q4
помощта на напрежението върху отпушения p-n преход.
Фиг. 3-3:
Схема за стабилизация на режима,
R
VEE използваща ϕT , с биполярни транзистори.
На Фиг. 3-3 е показана схема за стабилизация на режима, използваща

ϕ T , реализирана по биполярна технология. Състои се от токово огледало
на Widlar (Q4-Q5) и насрещно свързано просто токово огледало (Q2-Q1).
Площта на транзистора Q5 е n пъти по-голяма от площта на Q4, а Q1 и Q2
са еднакви. Тогава, за токовете в схемата се получава [5]
Фиг. 3-2:
BiCMOS схема за стабилизация на ϕT
режима с използване на VBE. (3-9) IC1 = IC 2 = IC4 = IC5 = ln(n) .
R
На Фиг. 3-4 е показана схема за стабилизация на режима, използваща
Ако транзисторите в двойките М1-М2 и М4-М5 са еднакви, за токо- ϕ T , реализирана по BiCMOS технология. По аналогия със схемата от
вете в схемата се получава
Фиг. 3-2, ако площта на емитерния преход на транзистора Q2 e n пъти по-
ϕT ⎛ I ⎞ голяма от тази на Q1, а транзисторите M1, M2, M3 и M4 са еднакви
(3-6) I = ID1 = ID 2 = ID 4 = ID5 = ln⎜ ⎟ и
R ⎜⎝ IS ⎟⎠ ϕT
(3-10) IC1 = IC 2 = ID1 = ID 2 = ID3 = ID 4 = ln(n) .
W 3 L3 R
(3-7) Iout = I .
W 2 L2 VDD
M4 M5
Минималното захранващо напрежение трябва да осигури работата на
транзисторите в областта на насищане на изходните характеристики в ре- M3
жим на силна инверсия. Ориентировъчната му стойност може да се изчис- Iout
ли по формулата M1 M2
1
(3-8) VDD − VSS = VBE + Veff 5 + VTO + VBE + VDS1min .
2 R
За стандартните BiCMOS технологии минималната стойност на зах- Q1 Q2
Фиг. 3-4:
ранващите напрежения се получава около 2.2 ÷ 2.8 V. BiCMOS схема за стабилизация
VSS на режима използваща ϕT.
3.1.3. Схеми, използващи като еталон напрежението Тази схема наподобява схемата от Фиг. 3-1. Токът през резистора R е
на стабилизация на ценеров диод VZ
VTO +
2 (W 2 / L 2 ) I
В тази схема (Фиг. 3-5) като източник на опорно напрежение се из- k ′N (W1 / L1)(W 3 / L3)
R
V V + Veff 3
ползва напрежението на стабилизация VZ ≈ (6 - 7 )V на обратно свързан (3-12) IR = GS3 = TO ≈ ,
R R R
емитерен преход на интегралния транзистор QZ.
a изходният ток -
Стойността на изходния ток в схемата се дава с израза
W 5 / L5
A1 (VZ + VD1 + VD 2 − VBE3 − VBE 2 ) A1 VZ (3-13) I out = IR .
(3-11) Iout = ≈ . W 3 / L3
A2 R A2 R
При оразмеряването на схемата трябва да се има пред вид, че напре-
жението между сорса и подложката на транзистора М4 е различно от нула.
VCC Ориентировъчната стойност на минималното захранващо напрежение мо-
Q5 Q4
же да се определи по формулата
Q3 VDD − VSS = RIR + VGS 4 + VDS 2 ≈
QZ 1 2IR 2IR
(3-14) ,
≈ RIR + VTNO + RIR + +
QD1
R Iout 2 (
W
k ′N 4
L4
) (
W
k ′P 2
L2
)
Фиг. 3-5:
Q2 Схема за стабилизация с използване където VTNO е праговото напрежение на n-MOS транзистора при VSB =0,
QD2 Q1 VEE
на ценеров диод. a k ′N и k ′P - факторите на стръмността.
За стабилизиране на тока през ценеровия диод, с цел осигуряване на
3.2. ВЕРИГИ ЗА УСТАНОВЯВАНЕ НА РЕЖИМА СЛАБО
независимост на напрежението VZ от захранването, е въведена ООВ с
ЗАВИСЕЩИ ОТ ТЕМПЕРАТУРАТА
простото токово огледало Q4-Q5. Големината на тока през Q5 се избира
така, че да се гарантира стабилната работа на ценеровия диод в областта на Едни от най-интересните схемни решения на вериги за установяване
лавинния пробив. на постояннотоковия режим са свързани с използването на т. нар. "band-
gap" източници на опорно напрежение. Това са термокомпенсирани източ-
3.1.4. Схеми, използващи като еталон праговото напрежение VT ници на напрежение, чиято опростена блокова схема е показана на
на МОS транзистор Фиг. 3−7. Целта е на изхода на схемата да се получи сумата от напрежени-
ето VBE върху n-p-n транзистора и умножената G пъти стойност на топ-
VDD линния потенциал ϕ T . Следователно стойността на VREF e
M1 (3-15) VREF = VBE + G ⋅ ϕT .
M2
Понеже напрежението VBE има отрицателен температурен коефици-
ент (около -2 mV/°C), а ϕ T - положителен ( +0.085 mV/°C ) е възможна
M4 Iout
VSS температурна компенсация. За определяне на условието за възникването й,
равенство (3-15) се диференцира спрямо температурата и се приравнява на
M3 M5
Фиг. 3-6 нула [15]
Схема за стабилизация на режима с dVREF dVBE dϕ
R VSS използване на праговото напрежение VT. (3-16) = + G T = 0.
dT dT dT
VCC Окончателно за VREF се получава

R1 ⎛ R1 ⎞
(3-21) VREF = VBE 2 + R2 ⋅ IR 2 = VBE 2 + ϕ T ln⎜ ⎟.
R ⎝ R2 ⎠
I
R1 R2
+ SUM -
VBE +
- R
VREF + +
-
ϕT G Фиг. 3-8:
Q1 Q2 VREF Принципна схема на "band-gap"
източник на опорно напрежение с
- ОУ.
Фиг. 3-7: Блокова схема на термостабилизиран източник на опорно напрежение.
В резултат, за коефициента на усилване G се получава На Фиг. 3-9 е показана схемата на източник на "band-gap" опорно
dVBE напрежение с биполярни транзистори. В тази схема площите на транзисто-
O
(3-17) G=− dT ≈ − − 2mV / C ≈ 23.53 , рите Q1 и Q2 са еднакви. Заедно с резистора R те формират токово огледа-
dϕ T 0.085mV / O C ло на Widlar.
dТ
а за ориентировъчната стойност на изходното напрежение R3 VCC
Q4
(3-18) VREF = VBE + G ⋅ ϕT ≈ 0.65 + 0.61 = 1.26V .
Следователно опорното напрежение при тази схема е термостабилно +
само за една стойност около 1.26V. Понеже тази стойност е близка до ши- R1 R2
рочината на забранената зона (band-gap) на силиция, схемата се нарича Q3
"band-gap" източник на опорно напрежение. Подробните анализи, направе- VREF Q1 Q2
ни в [5], демонстрират още по-ясно връзката между широчината на забра-
нената зона на силиция и напрежението в изхода на схемата. Фиг. 3-9:
- R Източник на "band gap" опорно
На Фиг. 3-8 е показана примерната реализация на схемата с операци- напрежение с биполярни транзистори.
онен усилвател.
Транзисторите Q1 и Q2 са с еднакви площи на емитерните преходи. За зависимостта на изходсното напрежение VREF е в сила
Понеже усилвателят има много голям коефициент на усилване, от практи-
ческа гледна точка може да се приеме, че потенциалите на двата му входа R2 ⎛ R2 ⎞
(3-22) VREF = VBE3 + ϕT ln⎜ ⎟,
са еднакви и R ⎝ R1 ⎠
(3-19) R1 ⋅ IR1 ≈ R2 ⋅ IR 2 , а коефициентът на усилване G е
ϕ T ⎛ IR 2 A1 ⎞ ϕ T ⎛ R1 ⎞ R2 ⎛ R2 ⎞
(3-20) IR1 = ln⎜ ⎟= ln⎜ ⎟. (3-23) G= ln⎜ ⎟.
R ⎜⎝ IR1 A 2 ⎟⎠ R ⎝ R2 ⎠ R ⎝ R1 ⎠
Вериги за установяване на постояннотоковия режим 53
Формулите (3-22) и (3-23) са валидни, ако напреженията

(3-24) VBE1 = VBE3 .
От това следва, че за правилната работа на схемата е необходимо
⎛I ⎞ ⎛I ⎞
(3-25) ϕT ln⎜⎜ C1 ⎟⎟ = ϕT ln⎜⎜ C3 ⎟⎟ .
⎝ IS1 ⎠ ⎝ IS3 ⎠
Окончателно, от (3-24) се получава
IC1 A1
(3-26) = .
IC3 A 3
Недостатък на band-gap схемите е, че осигуряват термостабилизация
само за една точно определена стойност на изходното напрежение [15].
54 Стъпала с динамичен товар Стъпала с динамичен товар 55
4. СТЪПАЛА С ДИНАМИЧЕН ТОВАР 1 1

(4-3) Ro = = .
Използването на транзистори като товар в линейните интегрални go1 + go 2 I I
+
схеми позволява да се реализират стъпала с повишено усилване при ниски VAF1 VAF 2
стойности на захранващото напрежение и малка площ на кристала.
Входното съпротивление на стъпалото, съвпада с входното съпро-
тивление на обикновеното стъпало ОЕ. Ориентировъчната му стойност е
4.1. СТЪПАЛА С ДИНАМИЧЕН ТОВАР С БИПОЛЯРНИ
ТРАНЗИСТОРИ I
(4-4) Ri = ri ≈ βre ≈ β .
Стъпало ОЕ с динамичен товар ϕT
VCC Стъпало ОК с динамичен товар

Q2 VB VCC
I
Q1
Q1 + +
I
+ Vout
Vin Vin +
Фиг. 4-1:
- - Стъпало ОЕ с динамичен товар. Q2
VB Vout
Фиг. 4-2:
В представената на Фиг. 4-1 схема, Q1 е основният (усилващ) тран- - - Стъпало ОК с динамичен товар.
зистор, а Q2 играе ролята на динамичен товар. Коефициентът на усилване
по напрежение A u се определя с изразa [4]
За ориентировъчните стойности на основните зависимости в тази
ro1 ⋅ ro 2 gm1 схема се получава:
(4-1) A u ≈ −gm1 =− .
ro1 + ro 2 go1 + go 2 gm1
(4-5) Au ≈ ≈ 1,
Окончателно, след заместване на g m и g o с (1-16) и (1-17), се полу- gm1 + go1 + go 2
чава 1 R ϕ
I 1 (4-6) Ro ≈ + S ≈ T,
gm1 β I
ϕT ϕT
(4-2) Au = − =− . VAF 2
I I 1 1 (4-7) R i ≈ β(re1 + ro 2 ) ≈ β ,
+ + I
VAF1 VAF 2 VAF1 VAF 2
където с RS е означено вътрешното съпротивление на генератора на сиг-
Анализът на (4-2) показва, че коефициентът на усилване на стъпало-
нали.
то не зависи от тока през него. Например, ако VAF1 =100 V, VAF2 =80 V, то
A u ≈ 1777. Стъпало OБ с динамичен товар
Недостатък на схемата е стеснената честотна лента. Дължи се както Основните параметри на стъпалото могат да се изчислят с помощта
на големия еквивалентен входен капацитет (обусловен от големия коефи- на следните ориентировъчни формули [4]:
циент на усилване на стъпалото) така и на високото изходно съпротивле-
ние Ro . То се определя с формулата (4-8) Ro ≈ ro 2 ;
1 ϕ VDD
(4-9) R i ≈ re1 ≈ ≈ T; MP
g m1 I
I VAF 2 VAF 2
(4-10) A u = g m1ro 2 ≈ = . +
+
ϕT I ϕT Vin Vout
MN
- - Фиг. 4-4: CMOS усилвател с динамичен
+ товар и паралелен вход.
VB1
Q1 На Фиг. 4-5 е представена еквивалентната схема на стъпалото по
I променлив ток.
Vin
+ +
+
Q2
VB2 Vout uin gmnuin gmpuin ron rop uout
- Фиг. 4-3:
-
Стъпало обща база с динамичен товар.
- -
Фиг. 4-5: Еквивалентна схема по променлив ток на CMOS усилвателя от Фиг.4-4.
От (4-10) следва, че и при схема ОБ максималната стойност на кое-
фициента на усилване по напрежение не зависи от режима. Въз основа на нея, за коефициента на усилване по напрежение се
Посочените по-горе формули за коефициентите на усилване по нап- получава
режение са в сила при условие, че трите схеми работят при високоомен то- g mn + g mp 2k ′N ( Wn / Ln)I + 2k ′P ( Wp / Lp)I
вар ( rL → ∞ ). Това е най-честия случай, при който тези стъпала са част от Au = − ≈
g on + g op (λ n + λ p )I
вътрешната структура на голяма интегрална схема. Ако посоченото усло- (4-11) ,
вие не е изпълнено, тогава на мястото на съпротивлението ro 2 ще трябва да 2k ′N ( Wn / Ln) + 2k ′p ( Wp / Lp)
=
се постави еквивалентното съпротивление на паралелно включените ro 2 и (λ n + λ p ) I
rL и съответно стойностите на коефициентите на усилване ще са по-малки.
И в трите разгледани схеми динамичните товари са реализирани като където с I e означен токът в работната точка на транзисторите.
задаващи източници на ток с транзистор (Фиг. 2-2). При необходимост от Изходното съпротивление е
повишаване на стойността на динамичния товар, могат да се използват и 1 1
схемите от Фиг. 2-3 (с допълнителен резистор) и Фиг. 2-4 (с допълнителен (4-12) Ro ≈ ≈ .
g on + g op (λ n + λ p )I
транзистор). Това ще доведе до по-високи стойности на коефициентите на
усилване по-напрежение. Формула (4-12) е в сила за всички МОS схеми с динамичен товар.
Коефициентът на усилване при разглежданата схема е значително
4.2. СТЪПАЛА С ДИНАМИЧЕН ТОВАР С MOS ТРАНЗИСТОРИ по-малък от коефициента на усилване при схемата с биполярни транзисто-
4.2.1. Схеми с CMOS транзистори ри. Например, ако k′N =100μΑ/V2, k ′P =40μΑ/V2, λ N =0.01, λ P =0.02,
Wn/Ln =50, Wp/Lp =125 и I =0.1mA от горните зависимости се получава
CMOS усилвател с динамичен товар и паралелен вход
A u =666 и Ro =333 kΩ.
На Фиг. 4-4 е показана една от най-често използваните схеми на Друг недостатък на схемата е, че при нея трудно се установява пос-
CMOS усилвател с динамичен товар. При нея усилването на сигналите се тояннотоковия режим, което налага задължителното й използване заедно с
осъществява и от двата транзистора. верига на обратна връзка [4].
На Фиг. 4-6, Фиг. 4-7 и Фиг. 4-8 са показани три схеми на CMOS но води до независимост на коефициента на усилване по напрежение от
усилватели с динамичен товар. Характерно и за трите схеми е, че при тях тока през транзисторите. По подобие със схемата от Фиг. 4-4 лесно може
транзисторите работят в областта на насищане на изходните характеристи- да се изведе, че
ки (активната област). По този начин се осигуряват високи стойности на
gmn g k ′ (W L )
стръмността на усилващия транзистор и на променливотоковото съпротив- (4-14) Au = − ≈ − mn = − n N N .
ление на динамичните товари. gon + gop + gmp gmp k′P (WP LP )
Стъпало общ сорс с динамичен товар Стъпало общ сорс с товарен n-MOS транзистор
VDD
VDD MP
MP
VGP
+
VGN +
+ Vin Vout
+
MN Vout MN Фиг.4-8:
Vin Фиг. 4-6: - -
- Стъпало общ сорс с товарен n-MOS тран-
- Стъпало общ сорс с динамичен товар.
зистор.
Схемата от Фиг. 4-8 е подобна на схемата от Фиг. 4-6 с тази разлика,
В представената на Фиг. 4-6 схема транзисторът MN е основен (усил- че при нея усилващ е p-MOS транзистора, а ролята на товар се изпълнява
ващ), а транзисторът MP играе ролята на динамичен товар. По аналогия с от n-MOS транзистора. Следователно, коефициентът на усилване по нап-
усилвателя от Фиг. 4-4 за коефициента на усилване на стъпалото с общ режение е
сорс се получава
gmp
gmn (4-15) Au = − .
(4-13) Au = − . gon + gop
gon + gop
Изходното съпротивление и на трите схеми се определя с помощта
на формула (4-12).
Стъпало общ сорс с активен товар
VDD 4.2.2. Стъпала с еднотипни транзистори

MP Стъпало общ сорс с еднотипни транзистори
VDD
+ M2
+ MN Vout
Vin - Фиг. 4-7: M1 +
-
Стъпало общ сорс с активен товар. + Vout Фиг. 4-9:
Vin Стъпало общ сорс с еднотипни
-
При тази схема като товар се използва p-MOS транзистор, с гейт и - транзистори.
дрейн свързани на късо. Това намалява стойността на динамичния товар,
Коефициентът на усилване и изходното съпротивление на схемата се

определят с формулите [4, 15]:
+ C3 +
gm1 g W1 / L1 gmuin r2
(4-16) Au ≈ − ≈ − m1 = − , uin C1 r1 C2 uout
gm2 + gmb 2 gm2 W 2 / L2
- -
1
(4-17) Ro ≈ .
gm2 + gmb 2
Фиг. 4-11: Обобщен малосигнален модел на стъпалата с динамичен товар.
Като се вземе пред вид, че, съгласно ефекта на Милер, проходният
Сорсов повторител с еднотипни транзистори капацитет C3 се явява на входа, умножен с единица плюс абсолютната
стойност на коефициента на усилване на стъпалото, за граничната честота
VDD f1 се получава следната опростена формула:
M1
1 (g + g S )g 2
(4-20) f1 ≈ ≈ 1
+ 2π(r1 rS )(C1 + A u C 3 ) 2πg m C 3
VGN + където g S е вътрешната проводимост на източника на сигнал, коефициен-
Vin
Vout тът на усилване A u = g m r2 >> 1 , а C1 << A u C 3 .
M2 Фиг. 4-10:
- - Сорсов повторител с еднотипни За граничната честота f 2 се получава
транзистори.
g2
(4-21) f2 ≈ .
2π(C2 + C3 )
Ориентировъчните уравнения за схемата, представена на Фиг. 4-10
са [7]: Следователно, честотните характеристики на усилвателите се опре-
g m1 делят от две гранични честоти - f1 и f 2 . Стойностите на тези честоти зави-
(4-18) Au ≈ ≈1 сят от структурата на анализираното схемно решение, избрания постоян-
g m1 + g mb1
нотоков режим и вътрешното съпротивление на генератора на входен сиг-
1 нал. Обикновено едната от тях е значително по-малка от другата и именно
(4-19) Ro ≈ .
g m1 + g mb1 тя определя широчината на честотната лента на стъпалото.
За схемата от Фиг. 4-1, за най-често срещания случай на вертикален
4.3. АНАЛИЗ НА СТЪПАЛАТА С ДИНАМИЧЕН ТОВАР NPN и хоризонтален PNP транзистори, се получава:
ПРИ ВИСОКИ ЧЕСТОТИ (4-22) C1 = Cb'e1 ,
На Фиг. 4-11 е представен обобщения малосигнален модел на стъпа- (4-23) C2 = Ccs1 + Cb'c 2 + CL ,
лата с динамичен товар [4]. В тази схема с r1 и r2 са означени съответно
(4-24) C3 = Cb'c1 ,
входното и изходното съпротивление, а g m е стръмността на стъпалото. C1
и C2 представляват всички капацитети, свързани съответно към входа и из- (4-25) g1 ≈ 1 = g i1 ,
хода на схемата, а C3 е обобщен проходен капацитет. ri1
Разглежданата схема има два полюса, които определят и две гранич- (4-26) g2 = go1 + go 2 ,
ни честоти - f1 и f 2 . Първата гранична честота се определя от входната ве-
рига, а втората от изходната. (4-27) gm = gm1 .
Във формула (4-23) с C L е означен товарният капацитет на стъпало- Например, ако gmn ≈ 100 μS, gmp ≈ 100 μS, gon ≈ 4 μS, gop ≈ 6 μS,
то. Cgdn = 4 fF, Cgdp = 10 fF, Cbdn = 5 fF, Cbdp = 10 fF, gs ≈ 0.1 mS и CL = 2 pF
След заместване на (4-22) ÷ (4-27) в (4-20) и (4-21) окончателно се се получава: f1 ≈ 56.9 MHz, f2 ≈ 784.4 kHz. Следователно, в този случай
получават изразите честотната лента ще се определя от стойността на втория полюс и ще бъде
(4-28) f1 =
(gi1 + gs )(go1 + go2 ) , около 784.4 kHz.
2πgm1Cb'c1 Разгледаният подход е универсален. С него могат да се определят
честотните зависимости на всякакви усилвателни CMOS и биполярни схе-
go1 + go 2 ми.
(4-29) f2 = .
2π(Cb'c1 + Ccs1 + Cb'c 2 + CL ) Въз основа на разгледаните примери, формулата за граничната чес-
тота f1 може да се обобщи по следния начин:
Формули (4-28) и (4-29) се използват за определяне на честотната
лента на стъпалото от Фиг. 4-1. Например, ако токът в работната точка е (gi + g S )(g o1 + g o2 )
(4-38) f1 ≈
I = 1 mA, β = 100, напреженията на Ерли са съответно VAFN = 200 V, 2πg m ∑ C i
VAFP = 80 V, паразитните капацитети - C b'c1 = 0.2 pF, C cs1 = 0.35 pF, където:
C b'c2 = 0.2 pF, товарният капацитет C L = 1 pF, a g s = 0.001 S, съгласно - g i е входната проводимост на схемата;
горните формули се получава: g m1 = I ϕ T ≈ 40 mS, g o1 = I VAFN ≈ 5 μS, - gs е вътрешната проводимостта на източника на сигнал;
g o 2 = I V AFP ≈ 12.5 μS, g i1 = I βϕ T ≈ 0.4 mS, f1 ≈ 487 kHz, f 2 ≈ 1.6 MHz. - g o1 и go2 са изходните проводимости на усилващия и товарния
Следователно, честотната лента на стъпалото ще се определя от първия транзистор;
полюс и ще бъде около 487 kHz.
- g m е стръмността на усилващия транзистор;
По аналогичен начин за CMOS схемата от Фиг. 4-4 се получава:
- ∑ C i е сумата на капацитетите на кондензаторите, свързани меж-
(4-30) C1 = C gsn + C gsp , ду входа и изхода на схемата.
(4-31) C 2 = Cbdn + Cbdp + CL Като се вземе пред вид, че обикновено изходните капацитети на ин-
тегралните транзисторите не надвишават 100-200 fF, а стойността на то-
(4-32) C3 = Cgdn + Cgdp , варния капацитет CL обикновено е над 1pF, формулата за f 2 може да се оп-
рости до израза
(4-33) g1 ≈ 0 ,
go1 + go 2
(4-34) g2 = gon + gop , (4-39) f2 ≈ .
2πCL
(4-35) gm = gmn + gmp . Обикновено при началните анализи и оразмерявания на схемите се
използват формули (4-38) и (4-39). Отчитането на влиянието на пренебрег-
Окончателно натите паразитни капацитети става автоматично при последващата симу-
gS (gon + gop ) лация. Например, за разгледания по-горе случай на CMOS усилвател, по ф-
(4-36) f1 = ла (4-39) се определя стойност на полюсната честота f2 ≈ 796.2 kHz, която
(
2π(gmn + gmp ) Cgdn + Cgdp ) е много близка до изчислената по ф-ла (4-37) и за нуждите на предвари-
gon + gop телните изчисления е напълно задоволителна като точност. Увеличаването
(4-37) f2 = . на товарния капацитет повишава точността при изчисленията по опросте-
2π(Cbdn + Cbdp + Cgdn + Cgdp + CL ) ната ф-ла (4-39).
64 Каскодни усилвателни стъпала Каскодни усилвателни стъпала 65
5. КАСКОДНИ УСИЛВАТЕЛНИ СТЪПАЛА полюсът, който се определя от входната верига. Този полюс има по-ниска
Каскодните схеми се използват за да увеличат усилването и разши- стойност на граничната честота, което се дължи на увеличението на вход-
рят честотната лента на усилвателните стъпала в интегралните схеми. ния капацитет (1+ A u ) пъти, поради ефекта на Милер. В разглеждания
случай, обаче, поради ниското входно съпротивление на транзистора Q2,
5.1. КАСКОДНИ СТЪПАЛА С БИПОЛЯРНИ ТРАНЗИСТОРИ коефициентът на усилване в колектора на Q1 е A u ≈ −g m1 / g m2 ≈ −1 . Ана-
лизът на каскодната схема с динамичен товар, направен с прилагане на
На Фиг. 5-1 и Фиг. 5-2 са показани схемите на двете най-често из-
подхода от т. 4.3, води до следните приблизителни изрази за граничните
ползвани каскодни усилвателни стъпала с биполярни транзистори.
честоти на стъпалото [4]:
Каскодна схема ОЕ-ОБ
g i1
(5-2) f1 ≈ ;
VCC 2π(C b'e1 + 2C b'c1 )
I gm2
(5-3) f2 ≈ ;
2πCb'e 2
VB
Q2 + go g
(5-4) f3 ≈ ≈ o .
2π(Cb'c 2 + Co + CL ) 2πCL
Vout
+ Q1 където с Co e означен паразитният кондензатор между изхода и земя, дъл-
Vin жащ се на задаващия източник на ток I .
- Първата честота f1 се определя от входната верига, втората честота
- Фиг. 5-1: Каскодна схема ОЕ-ОБ.
f 2 - от паразитните капацитети и входното съпротивление re 2 = 1 gm2 на
В схемата на Фиг. 5-1 транзисторът Q1 е свързан по схема ОЕ, а Q2 - стъпалото обща база (Q2), а третата честота f3 - от изходната верига.
по ОБ [4]. Коефициентът на усилване на стъпалото е равен на произведе- Стойностите на тези честоти се намират в следното съотношение [4]
нието от коефициентите на усилването на двете стъпала. Като се вземат (5-5) f 3 < f1 << f 2 .
предвид резултатите от гл. 4 за коефициента на усилване се получава
Следователно честотната лента на каскодния усилвател се определя
gm1 gm2 g от честотата f3 , която надвишава честотата f 2 при обикновеното стъпало с
(5-1) A u = A u1A u2 =− ≈ − m1 ,
go1 + gm2 go 2 + go go динамичен товар (вж. ф-ла (4-29)).
където с g o е означено изходното съпротивление на генератора на ток I .
Каскодна схема ОК-ОБ
В окончателно получената формула е отчетено, че gm2 >> go1 и че
go >> go2 . Следователно, коефициентът на усилване на разглежданото Схемата (Фиг. 5-2) се характеризира с много високо входно съпро-
тивление и широка честотна лента [5].
стъпало е по-голям от коефициента на усилване на стъпалото общ емитер с
Като се вземе пред вид, че товарното съпротивление на стъпалото
динамичен товар (вж. Фиг. 4-1 и ф-ла (4-1)).
ОК е равно на входното съпротивление на стъпалото OБ, за коефициента
Изходното съпротивление на схемата е приблизително равно на из-
на усилване по напрежение се получава
ходното съпротивление на генератора на ток I , а входното съпротивление
може да се определи по формулата (4-4). gm2
(5-6) Au ≈ .
Схемата притежава значително по-широка честотна лента от обик- 2go
новеното стъпало общ емитер с динамичен товар (Фиг. 4-1). Както беше
показано в т. 4.3, върху честотната лента на това стъпало оказва влияние
VCC g m1 2k ′( W1 L1) I 2k ′( W1 L1
(5-9) Au ≈ − ≈− =− ,
go λI λ I
Q1 където gm1 е стръмността на транзистора M1, а go е изходната проводи-
+ мост на генератора на ток. Ако k' =100 μΑ/V2, W1/L1 =50, λ ≈ 0.02 и
VB
I = 100 μΑ за коефициента на усилване се получава A u ≈500.
Q2
Честотната лента се определя по формулата
Vin
+ go
I Vout (5-10) f( −3dB ) ≈ .
2πCL
- - Фиг. 5-2: Каскодна схема ОК-ОБ.
При оразмеряването на схемата трябва да се осигури работата на
всички транзистори в режим на силна инверсия, в областта на насищане на
Входното съпротивление на схемата може да се определи по форму- изходните характеристики.
лата
ϕT Каскодна схема общ сорс-общ гейт с повишено усилване
(5-7) Ri ≈ β(re1 + re 2 ) ≈ 2β ,
I VDD
gi + g s
а понеже f1 = >> f 3 , честотната лента е I
2π(0.5C b'e1 + C b'c1 )
I1 M2 +
go
(5-8) f( −3dB ) ≈ f3 ≈ . VG
2πCL
Vout
5.2. КАСКОДНИ СТЪПАЛА С MOS ТРАНЗИСТОРИ M1

+
Каскодна схема общ сорс - общ гейт Vin Фиг. 5-4:
- Каскодна схема общ сорс - общ гейт с
VDD -
повишено усилване.
I
Схемата от Фиг. 5-4 е вариант на стъпалото от Фиг. 5-3. С допълни-
M2 телния източник I1 се повишава тока и следователно стръмността gm1 на
+
VG транзистора М1, без да се променя изходното съпротивление 1/go . В ре-
зултат, коефициентът на усилване нараства [8], но също се увеличават кон-
Vout сумацията и площта на схемата.
M1
+
Каскодна схема общ сорс-общ гейт с понижено на усилване
Vin Фиг. 5-3:
-
- Каскодна схема общ сорс - общ гейт При тази схема (Фиг. 5-5), с допълнителния източник I1, част от тока
с CMOS транзистори. на стъпалото се отнема от транзистора М1. В резултат, стръмността gm1 на
Структурата на схемата е подобна на тази от Фиг. 5-1. Коефициентът транзистора М1 намалява, което води и до намаление на коефициента на
на усилване се определя от приблизителната формула усилване на схемата.
VDD Каскод с активен товар

Една от възможните реализации на схемата от Фиг. 5-3 е показана на
I
Фиг. 5-7. В нея, задаващият източник на ток е изпълнен с p-MOS транзис-
M2 тора M3. Коефициентът на усилване по напрежение на схемата се дава с
+
VG израза (5-1), в който изходната проводимост на задаващия източник g o се
замества с go3 (изходната проводимост на M3), т. е.
Vout
M1 gm1
+
(5-12) Au = − .
I1 go3
Vin Фиг. 5-5:
- - Каскодна схема общ сорс - общ гейт VDD VDD
с понижено усилване.
M3 M4
VGP VGP1
Прегънат каскод M3
M2 + VGP2
В разгледаните до тук конфигурации, получаваният променлив ток е VGN
общ за всички транзистори и тече между положителното захранващо нап- M2
VGN +
режение и земя. В схемата от Фиг. 5-6 променливият ток тече през двата Vout
транзистора без да преминава през положителното захранващо напреже- M1 M1 Vout
ние. Променливата съставка на тока през транзистора М1 е еднаква, но + +
противопосочна на променливата съставка на тока през транзистора М2. Vin -
Vin
-
Схемата е подходяща за използване във вериги с ниско захранващо напре- - -
жение. При оразмеряването й е необходимо да се осигури изпълнението на
условието Фиг. 5-7: CMOS каскод с активен товар. Фиг. 5-8: CMOS симетричен каскод.
(5-11) I = I1 + ID1
Симетричен каскод
където ID1 e тока през транзистора M1. Възможност за повишаване на изходното съпротивление и съответно
VDD коефициента на усилване на схемата е използването на каскоден активен
товар, чието изходно съпротивление е значително по-голямо от това на М3
I от Фиг. 5-7. В резултат се получава
gm1gm2
(5-13) Au ≈ − .
2go1go 2
ID1 VG
Поради нарастването на изходното съпротивление, увеличението на
M1 коефициента на усилване се съпътства с намаление на честотната лента [8]
M2
+ g o1 g o 2
+ (5-14) f ( −3dB ) ≈ .
Vin I1 πg m2 C L
Vout Фиг. 5-6:
- - Прегънат каскод с CMOS транзистори. Всички разгледани варианти на CMOS каскодите (Фиг. 5-4 ÷ Фиг. 5-
8) могат да се реализират и с биполярни транзистори. Основните анализи
при тях ще бъдат аналогични на представените за CMOS стъпалата.
70 Диференциални усилватели Диференциални усилватели 71
6. ДИФЕРЕНЦИАЛНИ УСИЛВАТЕЛИ ластта на линейност е за стойности Vid ≤ 2ϕT , т.е. под ±50mV. При
Vid ≥ 2ϕT транзисторите Q1 и Q2 работят като ненаситени токови ключо-
6. 1. ДИФЕРЕНЦИАЛНИ УСИЛВАТЕЛИ С БИПОЛЯРНИ
ве.
ТРАНЗИСТОРИ Като се има пред вид, че схемата е симетрична спрямо входа и изхо-
да, за стръмността gm на всяко от рамената й се получава
VCC
IC1 IC 2 IEE
gm ≈ ≈ =
L L
IC1 O O
IC2 (6-5) .
A
D
A
D ϕT ϕT 2ϕТ
Vo1 Vo2
1
Vin1 Q1 Q2 Vin2 IC Q2 Q1
IEE
Q Фиг. 6-1:
VBB IEE
Обобщена схема на диференциален
усилвател с биполярни транзистори. 0.5
VEE
Обобщената схема на диференциалния усилвател с биполярни тран-

зистори е показана на Фиг. 6-1. Q1 и Q2 са двойка еднакви транзистори, на Фиг. 6-2:
0 Нормализирани колекторни
чиито бази се подава входното диференциално напрежение. С транзистора -0.2 -0.15 -0.1 -0.05 0 0.05 0.1 0.15 0.2
токове във функция от Vid .
Q е реализиран генератора на ток IEE . Между колекторите и захранващото Vin,V
напрежение VCC са свързани два еднакви товара LOAD. Обикновено, в

На Фиг. 6-3 е показана практическа схема на диференциален усилва-
интегрално изпълнение, тези товари са активни. При условие, че транзис- тел със симетричен изход. С резистора R и транзисторите Q6 и Q7 се гене-
торите в схемата работят в нормален активен режим и ако се пренебрегне рира задаващия ток, който чрез простите токови огледала Q7-Q3-Q4 и Q6-
ефекта на Ерли, за поведението на усилвателя при голям входен сигнал са Q5 осигурява постояннотоковия режим на усилвателя.
в сила равенствата Коефициентът на усилване по напрежение за диференциалните сиг-
⎛I ⎞ нали е
(6-1) Vid = Vin1 − Vin2 ≈ ϕT ln⎜⎜ C1 ⎟⎟
⎝ IC 2 ⎠ ⎛ gm1 gm2 ⎞ uid
⎜⎜ + ⎟⎟ ⋅
(6-2) IEE = IC1 + IC 2 . uo1 − uo 2 ⎝ go1 + go3 g o 2 + go 4 ⎠ 2
(6-6) A ud = ≈− .
След решаването на системата спрямо IC1 и IC2 се получава: uid uid
Като се вземе пред вид симетрията на схемата
IEE
(6-3) IC1 = ,
1 + exp(− Vid ϕT ) (6-7) A ud ≈ −
g m1
≈−
g m2
.
g o1 + g o3 g o2 + g o4
IEE
(6-4) IC2 = . След заместване с (1-16) и (1-17) и преобразуване, окончателно се
1 + exp(Vid ϕ T )
получава
Анализът на (6-3) и (6-4) показва, че IC1 и I C2 са независими от син-
(6-8) A ud ≈= −
(IEE 2ϕT ) =−
(1 ϕT ) .
фазните сигнали и характеристиките на товара. На Фиг. 6-2 е показана (IEE 2 VAF1 ) + (IEE 2VAF3 ) (1 VAF1 ) + (1 VAF3 )
графиката на нормализираните колекторни токове във функция от Vid . Об-
VCC Коефициентът на дискриминация K F е

Q7 Q3 Q4
gm1 VAF5
IC1 IC2 A ud go1 + go3 2gm1go3 2gm1ro5 ϕT
Vo1 Vo2 (6-14) KF = = ≈ ≈ ≈ .
A ucm go5 (go1 + go3 )go5 1 + o1 1 + VAF3
g
R 2go3 go3 VAF1
Vin1 Q1 Q2 Vin2
Съгласно т. 4.3 честотната лента на усилвателя ще се определя с
Q5 приблизителната формула
IEE Фиг. 6-3:
ДУ със симетричен изход
Q6 VEE ⎛ IEE I ⎞
и активен товар. ⎜ + EE ⎟
go1 + go3 ⎜⎝ 2 VAF1 2VAF3 ⎟⎠ I ⎛ 1 1 ⎞
(6-15) f( −3dB ) ≈ ≈ = EE ⎜⎜ + ⎟⎟ ,
Коефициентът на усилване на синфазния сигнал при несиметричен 2π2Cout 4πCout 8πCout ⎝ VAF1 VAF3 ⎠
изход е [4]
а за честотата на единично усилване се получава
IEE
gm1ro3 r g VAF5 V g m1 g o1 + g o3 g m1 IEE
(6-9) A ucm ≈ − ≈ − o3 = − o5 ≈ − = − AF3 , (6-16) f T = A ud f ( −3dB ) = = = ,
1 + 2gm1ro5 2r05 2go3 IEE VAF5 g o1 + g o3 2π2C out 4πC out 8πϕ T C out
2
2 VAF3 където C out e капацитета между двата изхода, равен на сумата от паразит-
a коефициентът на усилване на синфазния сигнал на идеалния усилвател, ните и товарния капацитети на схемата.
при симетричен изход, е равен на нула. Анализът на получените зависимости показва, че основните пара-
Въз основа на резултатите в [23] за входните съпротивления за ди- метри на разгледания диференциален усилвател зависят от параметрите на
ференциалните и синфазните сигнали се получава технологичния процес ( VAFN , VAFP , ϕ T и β ), избрания режимен ток IEE и
еквивалентния изходен капацитет C out . Това означава, че параметрите,
2β 2βϕ T 4βϕ T
(6-10) Rid ≈ 2ri1 ≈ 2βre1 ≈ ≈ = , които зависят само от технологичния процес ( A ud , A ucm и K F ) имат фик-
gm1 IEE IEE
сирани стойности на празен ход, които не могат да се задават от проектан-
2
та. Обикновено товарният капацитет CL се дава в заданието и е много по-
⎛ ϕ V ⎞ V голям от паразитните капацитети на схемата така, че C out ≈ C L , а токът
(6-11) Ricm ≈ β(re1 + 2r05 ) ≈ β⎜⎜ 2 T + 2 AF5 ⎟⎟ ≈ 2β AF5 .
⎝ IEE IEE ⎠ IEE IEE се определя във връзка с желаната честотна лента или параметъра
Изходното съпротивление на усилвателя за диференциални сигнали GBW . Последният се дефинира като произведение от стойностите на чес-
се определя с формулата тотната лента f ( −3dB ) и коефициента на усилване по напрежение при ниски
1 1 2 4 честоти A ud . При оразмеряването на схемата трябва да се имат пред вид и
(6-12) Rod ≈ + ≈ = , изискванията за работата на транзисторите в нормален активен режим.
go1 + go3 go 2 + go 4 go 2 + go 4 IEE I
+ EE В Табл. 6-1 са показани резултатите от определянето на параметрите
VAF 2 VAF 4
на схемата при ток IEE =100 μA, напрежение на Ерли за n-p-n транзистори-
а за синфазните - те - VAFN =100 V, напрежение на Ерли за p-n-p транзисторите - VAFP =50 V,
1 V β=100, CL =10 pF. В скоби са показани номерата на уравненията, по които
(6-13) Rocm ≈ ro 4 = = 2 AF 4 .
go 4 IEE е извършено изчислението. Резултатите са потвърдени с PSpice симулации.
Tаблица 6-1 2ID1 2ID 2

Параметър на Фактори влияещи върху Уравнение Стойност (6-18) Vid = Vin1 − Vin2 = VGS1 − VGS2 ≈ − .
k ′( W / L ) k ′( W / L )
схемата параметъра
Aud VAFN, VAFP, ϕT (6-8) 1292 След решаването й спрямо ID1 и ID2 се получава [4]
Aucm VAFN, VAFP (6-9) 0.5
k ′(W L ) 2 (k ′(W L ))
Rid β, ϕT, IEE (6-10) 100 kΩ 2
ISS ISS
Ricm VAFN, β, IEE (6-11) 200 MΩ
(6-19) ID1 = + Vid − 2
Vid4 ,
2 2 ISS 4ISS
Rod VAFN, VAFP, IEE (6-12) 1.33 MΩ
Rocm VAFP, IEE (6-13) 1MΩ k ′(W L ) 2 (k ′(W L ))
2
I SS I SS
KF VAFN, VAFP, ϕT (6-14) 68 dB (6-20) ID 2 = − Vid − 2
Vid4 .
2 2 ISS 4ISS
f (-3 dB) VAFN, VAFP, IEE , Cout (6-15) 12 kHz
fT ϕT , IEE,, Cout (6-16) 15.5 MHz Получените зависимости са в сила само при условие, че
6. 2. ДИФЕРЕНЦИАЛНИ УСИЛВАТЕЛИ С MOS ТРАНЗИСТОРИ 2ISS

(6-21) VID ≤
k ′(W L )
VDD
L L Като се вземат пред вид характеристиките на активния товар, с по-
ID1 O O ID2
A A мощта на (6-19), (6-20) и (6-21) могат да се определят предавателните ха-
D
Vo1 Vo2
D рактеристики на усилвателя при големи входни сигнали.
M1 M2
Vin1 Vin2 1.00
VSS VSS W
L
= 50
Фиг. 6-4: ID
M3 ISS
VGG Обобщена схема на диференциален ISS
VSS усилвател с MOS транзистори. W =5
W
L
=5 L
0.50
Обобщената схема на диференциален усилвател с MOS транзистори
е показана на Фиг. 6-4. M1 и M2 са двойка транзистори, с еднаква геомет-
рия ( W1 = W2 = W и L1 = L2 = L ). Между гейтовете им се подава входно-
то диференциално напрежение. С транзистора М3 е реализиран генератора
на ток ISS . Между дрейновете на М1 и М2 и захранващото напрежение 0.00
VDD са свързани два еднакви товара. Обикновено, в интегрално изпълне- -1 -0.5 0 0.5 1
ние, тези товари са активни. При условие, че транзисторите в схемата ра- Vin, V
ботят в режим на силна инверсия и в областта на насищане на изходните Фиг. 6-5: Характеристики на ДУ с MOS транзистори при голям входен сигнал.
характеристики, ако се пренебрегне ефекта на модулация на дължината на
канала и ако се приеме, че праговите напрежения на транзисторите са ед- На Фиг. 6-5 са показани характеристиките на нормализираните
накви (VT1 = VT2 ) , за описание на работата на схемата при голям дифе- спрямо ISS дрейнови токове за две отношения на размерите на транзисто-
ренциален входен сигнал може да се използва системата от две уравнения рите. Вижда се, че при MOS диференциалните усилватели линейната об-
(6-17) ISS = ID1 + ID2 , ласт на предавателните характеристики зависи от отношенията на разме-
рите на транзисторите.
Стръмността G m на схемата е равна на стръмността на всяко от ра- За K F се получава

мената й g m1
W W A ud g o1 + g o3 2g m1 g o3
(6-22) G m = g m1 = g m2 ≈ 2k ′ ID = k ′ ISS . (6-27) KF = = ≈ ≈
L L A ucm g o5 (g o1 + g o3 )g o5
На Фиг. 6-6 е показана практическа схема на CMOS диференциален 2g o3
усилвател със симетричен изход. С резистора R и транзисторите M6 и M7 2g m1ro5 2 k ′(W1 / L1)
се генерира задаващия ток, който чрез простите токови огледала M7-M3- ≈ ≈ .
g o1 ⎛ λ1 ⎞
M4 и M6-M5 осигурява постояннотоковия режим на усилвателя. 1+ λ 5 I SS ⎜⎜1 + ⎟
g o3 ⎝ λ 3 ⎟⎠
VDD
M3 M4 Честотната лента на усилвателя се определя с приблизителната фор-
мула
M7
ID2 g o1 + g o3 (λ 1 + λ 3 )I SS
ID1
Vo1 Vo2
(6-28) f ( −3dB ) ≈ ≈ ,
2π2C out 8πC out
M1 M2
R Vin1 VSS VSS Vin2 а честотата на единично усилване е
W1
M6 M5
Фиг. 6-6: k′ ISS
ISS g m1 g o1 + g o3 g m1 L1
CMOS ДУ със симетричен (6-29) f T = A ud f( −3dB ) = = = ,
VSS изход. g o1 + g o3 2π2C out 4πC out 4πC out
С помощта на (6-6) и (6-7), за коефициента на усилване по напреже- където Cout e изходния капацитет, равен на сумата от паразитните и то-
ние при диференциален входен сигнал се получава варния капацитет на схемата.
Анализът на получените зависимости показва, че, както при бипо-
W1 W1 лярните схеми, основните параметри на MOS ДУ зависят от параметрите
ISS k′ 2 k′
(6-23) A ud ≈= −
L1
=−
L1
. на технологичния процес ( λ N , λ P , k ′N , k ′P ), избрания постояннотоков ре-
λ 1ISS λ 3ISS ( λ 1 + λ 3 ) I SS жим и товарния капацитет Cout . Допълнителен фактор е отношението на
+
2 2 размерите W/L на входната диференциална двойка. Това отношение, как-
Коефициентът на усилване на синфазните сигнали е то и размерите на останалите транзистори в схемата, най-често се опреде-
лят във връзка с осигуряване на постояннотоковия режим - работа на тран-
ro3 g λ 5ISS λ зисторите в силна инверсия, в областта на насищане на изходните характе-
(6-24) A ucm ≈ − = − o5 ≈ − =− 5.
2ro5 2go3 2λ 3 (ISS 2) λ3 ристики. Обикновено изходният капацитет Cout е приблизително равен на
Изходното съпротивление за диференциални сигнали е товарния C L , а токът ISS се определя във връзка с желаната честотна лента
или площ на усилването.
1 1 2 4
(6-25) R od ≈ + ≈ = , В Табл. 6-2 са показани стойностите на параметрите на схемата при
g o1 + g o3 g o 2 + g o 4 g o1 + g o3 (λ 1 + λ 3 )I SS ток I SS = 100 μA, λ N =0.01 V-1, λ P =0.03 V-1, k ′N =100 μΑ/V2, k ′P =40 μΑ/V2,
а за синфазни - W1/L1=1 и Cout =1 pF. В скоби са дадени номерата на уравнението, по ко-
1 2 ето е направено съответното изчисление. Получените резултати са пот-
(6-26) Rocm ≈ ro 4 = = . върдени с PSpice симулации.
go 4 λ 4ISS
Tаблица 6-2 ходното съпротивление за диференциалните сигнали е равно на половина-

Параметър на Аргументи при определянето на Зависимост Стойност та от съпротивлението определено с (6-12) и (6-25), а честотната лента е
схемата параметъра два пъти по-голяма. Недостатък на стъпалото е понижения коефициент на
Aud λ N , λ P , k′N , ISS, W1/L1 (6-23) 50 дискриминация , което се дължи на несиметрията в двете му рамена.
Aucm λN , λP (6-24) 0.333
Rod λ N , λ P , ISS (6-25) 1MΩ
6.3.2. ДУ с понижено захранващо напрежение
Rocm λ P , ISS (6-26) 660 kΩ Недостатък на разгледаните схеми на диференциални усилватели е
KF λ N , λ P , k′N , ISS , W1/L1 (6-27) 44 dB ограничената стойност на минималния синфазен сигнали, при работа с
ниски захранващи напрежения. Например, при схемата от Фиг. 6-3 мини-
f (-3 dB) λ N , λ P , ISS , Cout (6-28) 150 kHz
малната стойност на синфазното напрежение е
fT k N′ , W1/L1 , ISS , Cout (6-29) 8.2 MHz
(6-30) VCMIN = VEE + VCESAT 5 + VBE1 .
6.3. ВАРИАНТИ НА СХЕМАТА НА ДИФЕРЕНЦИАЛНИЯ Ако захранващите напрежения на схемата са ±1.5V, напрежението
УСИЛВАТЕЛ на насищане на транзистора Q5 e VCESAT5 =0.3V и напрежението върху
отпушения преход база-емитер на Q1 е VBE1 = 0.7 V, то за минималната
6.3.1. ДУ с несиметричен изход и удвоено усилване
стойност на синфазното напрежение на входа се получава VCMIN = −0.5 V.
Недостатък на разгледаните практически схеми на диференциални
усилватели с несиметричен изход е двукратното намаление на коефициен- Подобен е проблема и при MOS схемите. За схемата от Фиг. 6-6 ми-
та на усилване на диференциалния сигнал. За избягване на посочения не- нималната стойност на синфазното напрежението е
достатък се използват схемите с несиметричен изход и удвоено усилване VDSAT 5
(6-31) VCMIN = VSS + VDSAT 5 + VGS1 ≈ VSS + VDSAT 5 + Veff + VTO + .
показани на Фиг. 6-7 и Фиг. 6-8. Известни са още като схеми с управляем 2
динамичен товар или фазосумиращи схеми. При тях токът върху товара се
Ако захранващите напрежения на схемата са ±1.5V, минималното
формира от разликата между токовете в двете рамена на схемите. Понеже
напрежение VDSAT5 = 0.25 V, Veff =0.1V и VTO =0.8V, то за VCMIN се по-
променливотоковите съставки в двете рамена са противофазни, след из-
важдането, изходният ток е сумата от тях. лучава VCMIN = −0.1 V.
VCC VDD VCC VDD
Q3 Q4 M3 M4
IC1 ID1 Ina Inb Ina
Ip Ip Inb
Qna Qnb Mna Mnb
IC1 ID1 Vout
IC2 Vout ID2 Vin1 Qpa Qpb Vin2 Vin1 Vin2
M2 Mpa Mpb
M1
Vin1 Q1 Q2 Vin2 Vin1 VSS VSS Vin2 Ipa Ipb Ipa Ipb
Q5 M5 In In
VBB IEE VGG ISS
VEE
VEE VSS
VSS
Фиг. 6-9: ДУ с понижено захранващо Фиг. 6-10: CMOS ДУ с понижено
Фиг. 6-7: ДУ с несиметричен изход Фиг. 6-8: напрежение и биполярни транзистори. захранващо напрежение.
с биполярни транзистори. CMOS ДУ с несиметричен изход.
На Фиг. 6-9 [3] и Фиг. 6-10 [10] са показани две схеми за разширение
При тези схеми, формулите за коефициентите на усилване, входните на обхвата на входните синфазни сигнали на диференциалните усилватели.
съпротивления и изходните съпротивление за синфазните сигнали са съ- За целта се използват по две разнотипни диференциални двойки, при което
щите както при схемите със симетричен изход от Фиг. 6-3 и Фиг. 6-6. Из- едната от тях винаги е в работно състояние. За горния пример с биполярни
транзистори, n-p-n двойката ще работи при напрежения от VCMIN =−0.5V до g m1

(6-32) Gm = ≈ 0.185 μA/V,
VCC =+1.5V. Двойката p-n-p транзистори ще работи от VEE =−1.5V до 2
VCMAX =+0.5V. В резултат, схемата ще бъде работоспособна в целия диа- а изходното му съпротивление R o e 6.8 MΩ.
пазон на захранващите напрежения (−1.5V ÷ +1.5V). По подобен начин n- Тези стойности осигуряват възможност за постигане на големи кое-
MOS двойката ще работи в диапазона от −0.1V до +1.5V, a p-MOS двойка- фициенти на усилване по напрежение. Например, при операционния усил-
та - от −1.5V до +0.1V. Следователно и тази схема ще бъде работоспособ- вател μА741, чието входно стъпало има подобна структура, при входно
на в диапазона −1.5V ÷+1.5V. съпротивление на следващото стъпало 5.7 MΩ, за коефициента Au се по-
лучава 574 [5].
6.3.3. Варианти на ДУ с биполярни транзистори
Каскодно диференциално стъпало Диференциални усилватели със супербета транзистори
На Фиг. 6-11 е показана схемата на каскодно диференциално стъпало, На Фиг. 6-12 е показана схемата да диференциален усилвател със су-
използвано като входно стъпало на операционния усилвател μА 741. пербета транзистори. Поради малките входни токове схемата се характери-
зира с повишено входно съпротивление по променлив ток. Недостатък на
Q8 I VCC супербета транзисторите Q1 и Q2 е тяхното ниско пробивно напрежение
Q12 Q9 VCE. Поради това, с помощта на следящата отрицателна обратна връзка
(Q3, Q4 , D и Q5), се осигурява постояннотоков режим, при който напре-
In+ Q1 Q2 In-
жението между колектора и емитера на Q1 и Q2 не надвишава 0.7V. Тран-
зисторите Q3 и Q4 са високоволтови. Заедно с входните транзистори Q1 и
39k IREF Q3 Q4
VCC
Q2 те изграждат каскоди ОЕ-ОБ, които са еквивалентни на транзистори с
Vout
малък базов ток и нормално пробивно напрежение.
Q7
Q11 Q10 Q5 Q6 Фиг. 6-11: VCC

Каскодно диференци- Vout Vout I
5k 1k 50k 1k VEE ално стъпало.
Q4
Q3
Входът на стъпалото е реализиран по схема ОК-ОВ (Q1-Q3, Q2-Q4) с Vin+ Vin- D

динамичен товар (Q5, Q6). Това повишава входното съпротивление на стъ- Q1 Q2
палото и осигурява високо изходно съпротивление. За удвояване на усил- Q5
ването, при запазване на симетрията на двете рамена, се използва транзис- Фиг. 6-12:
IEE Диференциален усилвател
тора Q7. Чрез комбинацията от n-p-n (Q1, Q2) и p-n-p (Q3, Q4) транзисто- VEE със супербета транзистори.
рите се осигурява автоматично отместване на постояннотоковото ниво в
отрицателна посока. Постояннотоковият режим се задава с веригата Q12-
На Фиг. 6-13 и Фиг. 6-14 са показани два варианта на схеми за защи-
Q11-39k. При захранващи напрежения ±15V токът IREF е около 730μA. То-
та от пренапрежение на входните транзистори Q1 и Q2 [22].
зи ток е задаващ за токовото огледало на Widlar (Q11-Q10-5k), на чийто В схемата с биполярни транзистори (Фиг. 6-13) входното стъпало е
изход се получава огледален ток I Q10 ≈ 19 μA. Чрез простото токово огле- реализирано с помощта съставни транзистори (p-n-p и n-p-n). По този на-
дало Q9-Q8, се осъществява ООВ за синфазните сигнали, така че във всяко чин напрежението между колектора и емитера на супербета транзисторите
от рамената на схемата да протича ток по 9.5μA. Стръмността на стъпало- Q1 и Q2, не надвишава напрежението на отпушения p-n преход на Q3 и Q4.
то по отношение на диференциалните входни сигнали е В схемата на Фиг. 6-14 за регулиране на напрежението между колектора и
82 Диференциални усилватели
емитера на супербета транзисторите се използва полеви транзистор с p-n

преход и n канал.
VCC
ICC J1 J2
Vin+ Vin-
Q1 Q2
Vin+ Vin-
Q3 Q4 Q1 Q2
IEE
VEE
Фиг. 6-13: Защита на Q1 и Q2 Фиг. 6-14: Защита на Q1 и Q2

с биполярни транзистори. с полеви транзистори.
ДУ с компенсация на входните токове
VCC
IB
Q6 Q5 Q7 Q8
VO1 VO2
D1
Q3 Q4
Vi1 Vi2
D2
Q1 Q2
Q
IEE VEE
Фиг. 6-15: Диференциален усилвател с минимален входен ток.

Схемата на диференциален усилвател с компенсация на входните то-
кове е показана на Фиг. 6.15. Транзисторът Q заедно с диодите D1 и D2
служат за осигуряване на постояннотоковия режим. В резултат, потенциа-
ла в емитерите на Q6 и Q8 е с 3VBE по-висок от потенциала в емитерите на
Q1 и Q2. Диодите Q7 и Q5 са свързани в права посока и през тях текат ба-
зовите токове на Q3 и Q4, чиито бази са с 2VBE по-положителни от емите-
рите на Q1 и Q2. По този начин напрежението между колектора и емитера
на Q1 и Q2 е равно на VBE≈0.6-0.7V. Чрез токовите огледала Q5-Q6 и Q7-
Q8 базовите токове на Q3 и Q4 се подават към базите на Q1 и Q2 и ком-
пенсират част от входните им токове. В резултат, постоянните токове, кон-
сумирани от източниците на сигнал, намаляват 15-20 пъти.
Изходни стъпала на интегралните схеми 83 84 Изходни стъпала на интегралните схеми
7. ИЗХОДНИ СТЪПАЛА НА ИНТЕГРАЛНИТЕ СХЕМИ максималната амплитуда на изхода и за зависимостта на скоростта на на-
Изходните стъпала на аналоговите интегрални схеми осигуряват не- растване на изходния сигнал от стойностите на елементите на схемите.
обходимия размах на изходното напрежение, ток или мощност върху вън- В схемата на CMOS стъпалото от Фиг. 7-1 транзисторът М2 е дина-
шния товар. Изискванията към тях могат да бъдат разделени на статични и мичен товар, който работи в областта на насищане на изходните характе-
динамични [4]. Статичните изисквания са свързани с възможността изход- ристики. Тогава максимално възможната стойност на изходния сигнал
+
ното стъпало да осигурява размах на напрежението близък до стойността VOUT ще се определя от условието (1-34)
на захранващите източници при зададен товарен резистор. Това означава, +
че стъпалото трябва да притежава ниско изходно съпротивление. Дина- (7-1) VOUT − VDD = VDS 2 ≥ VGS 2 − VT 2 = Veff 2 .
мичните изисквания са свързани със способността на схемата да зарежда и
разрежда товарния капацитет до стойностите на захранващите напрежения. След преобразуване на (7-1) се получава
Това изискване е свързано главно с параметъра скорост на нарастване на +
(7-2) VOUT ≤ VDD − Veff 2 .
изходния сигнал. За изпълнението му е необходимо да се осигури голям
изходен ток, без да се поставя императивно изискването за ниско изходно Понеже в този случай транзисторът М1 е на границата на запушване,
съпротивление. При големите интегрални схеми това е най-често среща- токът през М2 ще тече изцяло през товара и
щият се случай. +
VOUT K' W 2
Съществуват два основни подхода за реализация на изходните стъ- (7-3) +
IOUT = = P (Veff 2 )2 .
пала - чрез схеми с високо изходно съпротивление и чрез схеми с ниско RL 2 L2
изходно съпротивление. Анализът на (7-2) и (7-3) показва, че стойността на максималното
напрежение на изхода е функция на товара R L , размерите на транзистора
7.1. ИЗХОДНИ СТЪПАЛА С ВИСОКО ИЗХОДНО W2/L2 и големината на ефективното напрежение Veff2 . Колкото по-
СЪПРОТИВЛЕНИЕ нискоомно е товарното съпротивление и колкото желаната стойност на из-
Изходни стъпала клас А с високо изходно съпротивление ходното напрежение е по-близко до захранващото напрежение VDD , толко-
На Фиг.7-1 и Фиг.7-2 са показани две основни схеми на изходни стъ- ва по-голяма е стойността на отношението W2/L2 . Изследването на об-
пала клас А с динамичен товар. ластта на възможните решения на тези две уравнения води до извода, че
+
стойности на VOUT , близки до захранващото напрежение, могат да се пос-
VDD VCC
тигнат само при високи стойности на товара R L . Например, ако VDD =+3V,
VGG VBB Q2 W2/L2 =100, kP ' =40 μA/V2 и Veff =-0.35 V при R L =10 kΩ се изчислява
M2 VOUT VOUT + + +
VOUT ≤ 2.65 V и IOUT = 265 μA , а при R L =1 kΩ - VOUT ≤ 250 mV.
−
M1 Минималната стойност на изходното напрежение VOUT се получава
VIN RL CL VIN Q1 RL CL
при работа на транзистора M1 в линейната област на изходните характе-
ристики, при което
VSS VEE
(7-4) VDS1 ≤ VIN − VTN ,
Фиг. 7-1: CMOS изходно стъпало Фиг. 7-2: Изходно стъпало клас А
клас А с високо изходно съпротивление. с високо изходно съпротивление с БТ. −
(7-5) VOUT = VSS + VDS1 .
В гл. 4 беше разгледано подробно поведението на представените −
схеми по отношение на малките входни сигнали. За оценка на работата им Токът през М1 ID1 ще бъде равен на сумата от тока през товара IOUT
като изходни стъпала на интегралните схеми е необходимо те да бъдат +
и тока през транзистора M2 (той всъщност е IOUT от ф-ла (7-3)), т.е.
анализирани при голям входен сигнал. Целта е да се получат изрази за
W1 ⎛ V ⎞ + − Особеност на схемата е, че при нея обикновено скоростта на нарастване

(7-6) ID1 = k n' ⎜ VGS1 − VTN − DS1 ⎟ VDS1 = IOUT + IOUT ,
L1 ⎝ 2 ⎠ SR + е значително по-малка от скоростта на спадане SR - . Дължи се на
където факта, че през по-голяма част от времето на разреждане на кондензатора от
− VDD до VSS , транзисторът M1 работи в областта на насищане на изходни-
VOUT
(7-7) −
IOUT = . те характеристики, което обуславя много по-големи токове от изчислените
RL по ф-ла (7-10). Затова, в този случай, е по-подходящо, за тока през M1 да
Обикновено, за да се получи минимално възможната стойност на се използва формула (1-35). За горния пример, при C L = 50 pF, чрез из-
напрежението на изхода, на входа VIN се подава напрежение близко до по- числение се получава SR + = 5.2 V/μs и SR - = 112 V/μs, а чрез симула-
ложителното захранване, т.е. ция - SR + = 6 V/μs и SR - = 88 V/μs.
(7-8) VIN ≈ VDD . Подобно е действието и на схемата с биполярни транзистори от
Фиг. 7−2. При нея максималната и минималната стойност на изходното
Тогава
напрежение се определят от условията за работата на транзисторите Q1 и
(7-9) VGS1 = VIN − VSS = VDD − VSS >> VDS1 Q2 в нормален активен режим. Основните уравнения са [4]:
и следователно (7-13) +
VOUT ≤ VCC − VCE 2SAT ≈ VCC − 0.2V ,
W1 ⎛ V ⎞
ID1 = k ′n ⎜ VGS1 − VTN − DS1 ⎟ VDS1 ≈ +
+
VOUT ⎡ V − VBB ⎤
(7-10)
L1 ⎝ 2 ⎠
. (7-14) IOUT = = IS 2 exp⎢ CC ⎥,
RL ⎣ ϕT ⎦
′
≈ kn
W1
L1
−
(
(VDD − VSS − VTN ) VOUT − VSS ) −
(7-15) VOUT ≥ VEE + VCE1SAT ≈ VEE + 0.2 V ,
След заместване на (7-3) и (7-7) в (7-6) се получава
− + ⎡ V − VEE − VBE1 ⎤ ⎡ VCC − VBB ⎤
− (7-16) IOUT = IC1 − IOUT = ⎢ IN ⎥β1 − IS 2 exp⎢ ⎥.
k P' W2 VOUT ⎣ R IN ⎦ ⎣ ϕT ⎦
(7-11) ID1 = (Veff )2 + .
2 L2 RL В разглежданата схема токът през Q2 (съответно напрежението в ба-
Формули (7-10) и (7-11) дават връзката между размерите W1/L1 на зата му VBB ) се задават най-често с токово огледало, а R IN е еквивалент-
транзистора М1, големината на товарното съпротивление R L и минимал- ното изходно съпротивление в източника на входен сигнал VIN .
−
ното напрежение на изхода VOUT . За горния пример, при VSS = -3 V,
k′n =100 μA/V , VTN =+1 V, W1/L1=4.5 и RL = 10 kΩ, се получава
2 Двутактни (противотактни) изходни стъпала
− − с високо изходно съпротивление
VOUT ≤ −2.74 V. При RL = 1kΩ се получава VOUT ≤ −1.9 V.
Динамичните условия за работата на схемата са свързани с изисква- Недостатък на разгледаните схеми, работещи в клас А, е малкият им
нията за достигане на зададена скоростта на нарастване SR на изходния коефициент на полезно действие (под 25%). Затова по-широко приложение
сигнал. За удовлетворяването им е необходимо да се изпълни условието са получили, т. нар. двутактни изходни стъпала (Фиг. 7-3 и Фиг. 7-4), ра-
ботещи в клас AB или B. При тези схеми, транзисторите M1 и M2 (Q1 и
dVOUT Q2) са свързани по схема общ сорс (общ емитер), което определя голямото
(7-12) IOUT ≥ CLSR = CL .
dt им изходно съпротивление. В работно състояние е отпушен само един от
+ −
транзисторите, което облекчава изискванията към размерите им. Предимс-
От него се определят стойностите на IOUT и IOUT . По-нататък разме- тво на CMOS схемата е възможността транзистора М2 да работи в линей-
рите на транзисторите М1 и М2 се определят с помощта на (7-3) и (7−11). ната област, което повишава максималната стойност на напрежението на
+
изхода VOUT . Анализът на схемите може да се извърши както в предишния намалява започва да работи долната половина на схемата и транзисторът
случай. М2 (Q2) става активен.
Честотните характеристики на разгледаните усилватели се определят
VDD VCC от еквивалентното съпротивление и паралелния капацитет на изхода.
+ + Q2 Go + GL
(7-17) f(−3dB ) = ,
2π(Cout + CL )
VG M2 VB
- VOUT
-
V IN VOUT VIN
+ + В случаите когато към стъпалото е включен външен товарен резис-
VG M1 VB RL CL тор, неговото съпротивление RL = 1/GL е много по-малко от изходното
- RL CL
- Q1 1 1
съпротивление Ro = = на паралелно свързаните M1 и M2 (Q1
VSS VEE Go go1 + go 2
и Q2), а товарният капацитет CL е много по-голям от паразитните капаци-
Фиг. 7-3: Двутактно изходно Фиг. 7-4: Двутактно изходно
стъпало с CMOS транзистори. стъпало с биполярни транзистори. тети C out в изхода на схемата. Тогава изразът за честотната лента може да
На Фиг. 7-5 и Фиг. 7-6 са показани практически схеми на двутактни се опрости
изходни стъпала. За да се облекчи изчертаването и възприемането на схе- 1
(7-18) f(−3dB ) ≈ .
мата от Фиг. 7-6 са използвани опростени символни означения на MOS 2πRLCL
транзисторите, в които не са включени подложките им. Такива опростени
означения се използват много често в научната и учебна литература. В то- Когато изходното стъпало е елемент от вътрешната структура на ин-
зи случай, ако изрично не е оказано друго, се приема, че подложките на n- тегрална схема, товарното съпротивление на следващото стъпало (особено
MOS транзисторите са включени към най-отрицателния потенциал, а под- при MOS схемите) е много голямо. Тогава уравнение (7-17) се модифицира
ложките на p-MOS транзисторите - към най-положителния. Go
(7-19) f (−3dB ) = .
2π(C out + C L )
VCC
Q6 M6 M2 VDD
Q2 На Фиг.7-7 и Фиг.7-8 са показани. каскодни схеми на изходни стъпа-
ла.
Q8 Q5 VBB5 M8 M5 VGG5
VOUT VOUT
VIN VIN VDD
Q2 VCC M2
I+i I+i
Q7 Q4 VBB4 M7 M4 VGG4 VGG4
Q6 VBB4 M6
Q4 VOUT M4 VOUT
Q1
Q3 VEE M3 M1 VSS VGG3
Q5 VBB3 Q3 M5 M3
I-i I-i
Фиг. 7-5: Практическа схема на протово- Фиг. 7-6: Практическа схема на CMOS
Q1 VEE M1 VSS
тактно стъпало с биполярни транзистори. противотактно стъпало.
Схемите работят в клас AB или B в зависимост от стойностите на
напреженията VGG4 и VGG5 ( VBB4 и VBB5 ). Когато входното напрежение е Фиг. 7-7: Каскодно изходно стъпало Фиг. 7-8: Каскодно изходно стъпало
положително, токът през М8 (Q8) нараства, а токът през M7 (Q7) намалява с биполярни транзистори. с CMOS транзистори.
и ако схемата работи в клас В, M7 (Q7) се запушва. Увеличението на тока При тях, в резултат от добавянето на допълнителните транзистори
през М8 (Q8) се предава през токовото огледало към М1 (Q1). Когато VIN Q3 и Q4 (M3 и М4), се получава многократно нарастване на изходното
съпротивление (вж. Фиг. 2-4 и Фиг. 2-14), а от там и усилването по напре- 2i 2i

жение. Стъпалата са с диференциален вход, с ниско входно съпротивление (7-21) Vout = = .
G o g o 4 − 2 + g o 6 −8
(≈1 / gm ), което позволява включването и управлението им по ток от изхо-
Коефициентът на полезно действие на двутактните изходни стъпала
дите на предходен диференциален усилвател. Чрез простите токови огле-
достига до 75%. Техен недостатък е сравнително по-високия коефициент
дала Q6-Q2 и Q5-Q1 (M6-M2 и М5-М1) токовете I + i и I − i се прехвърлят в
на нелинейни изкривявания от схемите, работещи в клас А.
изхода на стъпалото с мащабен коефициент n . В резултат, за изходния ток
на стъпалото се получава
7.2. ИЗХОДНИ СТЪПАЛА С НИСКО ИЗХОДНО
(7-20) i o = IC 2 − IC1 = n(I + i) − n(I − i) = 2ni . СЪПРОТИВЛЕНИЕ
На фиг. 7-9 и Фиг. 7-10 са показани модифицирани каскодни схеми. Изходни стъпала клас А с ниско изходно съпротивление
VGG1 VDD VBB1 VCC
Характеризират се намалено изходно съпротивление и следователно
2I 2I 2I 2I
M1 M2 Q1 Q2 възможност за работа при нискоомен товар. Най-простите реализации на
I+i I-i I+i I-i
VGG2 VBB3 такива схеми са сорсовия и емитерния повторители, показани на Фиг. 7-11
M3 M4 I+i Q3 Q4 I+i и Фиг. 7-12.
VOUT 2i
M5 M6 Q5 Q6
VDD VCC
I-i 2i I-i VOUT
M1
I-i Q7 Q8
I-i VIN VSS VIN Q1
M7 M8
VSS VEE VOUT VOUT
M2
Фиг. 7-9: CMOS изходно стъпало с пре- Фиг. 7-10: Изходно стъпало с прегъ- VGG RL CL
гънат каскод и удвоено усилване. нат каскод и удвоено усилване с БТ.
VBB Q2 RL CL
Реализирани са с прегънат каскод с динамичен товар и удвоено VSS VEE
усилване. Стъпалата отново са с диференциален вход, което позволява уп-
равлението им директно от изходите на диференциален усилвател. На фи- Фиг. 7-11: Сорсов повторител клас А. Фиг. 7-12: Емитерен повторител клас А.
гурите са показани посоките на токовете в схемата и са означени пример- Тези повторители, освен с ниското си изходно съпротивление, се ха-
ните стойности на постоянните и променливите им съставки. Токовете в рактеризират и с голям коефициент на усилване по ток. Недостатък на сор-
изходите на диференциалния усилвател се изваждат от токовете 2I , които совия повторител е зависимостта на праговото напрежение VT на транзис-
текат през транзисторите M1 и М2 (Q1 и Q2). В резултат през транзистора тора M1 от напрежението в изхода на схемата. Дължи се на "ефекта на
М4 (Q4) тече ток I + i , а през лявото рамо М3, М5, М7 (Q3, Q5, Q7) - I - i . подложката" и е причина максималното изходно напрежение да бъде зна-
Понеже транзисторите М5÷М8 (Q5÷Q8) съставляват каскодно токово ог- чително по ниско от VDD − VTO . Максималната стойност на напрежението
ледало, токът I - i тече и през транзисторите М6 и М8 (Q6 и Q8). В резул- в изхода на емитерния повторител се ограничава от вътрешните съпротив-
тат, на изхода на схемата се получава удвоената променливотокова състав- ления на транзистора и от необходимостта да се осигурят много големи ба-
ка 2i . Тя тече през изходното съпротивление на стъпалото R o = 1 G o , кое- зови токове при нискоомен товар. И за двата типа повторители минимал-
то се получава от паралелно свързаните еквивалентни съпротивления на ната стойност на изхода се определя от тока на динамичния товар. Обик-
двата клона М2-М4 (Q2-Q4) и M6-M8 (Q6-Q8). Следователно, изходното новено за MOS схемата тази стойност е VSS + Veff 2 , а за биполярната -
напрежение Vout ще бъде VEE + VCESAT 2 [4].
Коефициентът на предаване по напрежение на сорсовия повторител
се определя с израза [5].
gm1 да се осигури достатъчно голяма стойност на базовия ток на биполярните

(7-22) Au ≈ ≈ 1, транзистори.
gm1 + gmb1 + GL
а изходното съпротивление - VCC VDD
M2
1 1 Q2 +
(7-23) Ro ≈ ≈ . +
gm1 + gmb1 2k N' ( W1 / L1)ID1 VIN VB VOUT VIN
VG
VOUT
- -
+ +
Съответно за емитерния повторител са в сила: VB VG
RL CL RL CL
gm1 - Q1 -
(7-24) Au ≈ ≈ 1, M1
gm1 + GL
VEE VSS
1 ϕ
(7-25) Ro ≈ ≈ T. Фиг. 7-13: Двутактно изходно стъпало Фиг. 7-14: Двутактно изходно стъпало с
g m1 IC1 с БТ с ниско изходно съпротивление. CMOS транзистори.
Недостатък на разглежданите стъпала, подобно на стъпалата от клас На Фиг. 7-15 и Фиг. 7-16 са показани практически реализации на
A с високо изходно съпротивление, са нееднаквите максимални изходни противотактни изходни стъпала с ниско изходно съпротивление.
+ − +
токове IOUT и IOUT . За MOS стъпалото токът IOUT зависи от максимално
възможното напрежение в гейта на М1, отношението на размерите W1/L1 VDD VCC
VGG M6 VBB Q6
и стойността на товарния резистор R L . При биполярната схема стойността
M2
+ M5 Q5 Q2
на IOUT се определя от максималния базов ток, който може да се осигури
VOUT VOUT
от драйвера, както и от стойностите на вътрешните съпротивления на ин-
−
тегралните транзистори. Токовете IOUT и за двата случая са равни на тока в M1
M4 Q1
работната точка на схемата и се определят главно от параметрите на то- Q4
варния транзистор М2 (Q2).
Друг недостатък на разглежданите схеми е ниския им коефициент на VIN M3 VSS VIN Q3 VEE
полезно действие (около 25%).
Фиг. 7-15: Практическа реализация Фиг. 7-16: Практическа реализация
Двутактни (противотактни) изходни стъпала на CMOS изходно стъпало. на изходно стъпало с БТ.
с ниско изходно съпротивление
В тези схеми постояннотоковото отместване VB е реализирано с
На Фиг. 7-13 и Фиг. 7-14 са показани двутактни изходни стъпала с транзисторите М4 и М5 (Q4 и Q5). В зависимост от тока през тях се опре-
комплементарни биполярни и MOS транзистори, работещи в клас В. деля режима на работа (клас В или клас АВ) на стъпалото. Входният сиг-
Понеже транзисторите са свързани по схема общ колектор (общ нал се подава на драйверно стъпало общ сорс (общ дрейн) с динамичен то-
дрейн) изходните съпротивления на двете стъпала са малки. Максималният вар M6 (Q6). За съжаление и при тези схеми получаването на максимален
им коефициент на полезно действие е около 78%. Съществено предимство размах на изходния сигнал е ограничено. Например, максималното изход-
на схемите е, че те се характеризират с еднакви стойности на максималния но напрежение в схемата от Фиг. 7-15 е приблизително
+ −
и минималния изходни токове IOUT и IOUT . Максималната и минималната VGG + VTO 6 − VT 2 , а минималното е VSS + VT1 . При това VT 2 и VT1 са
стойност на амплитудата на изходния сигнал се ограничават от нараства- значително по-големи от нормалните стойности на праговите напрежения
нето на праговото напрежение VT при МОS схемата и от необходимостта поради "ефекта на подложката".
Изходни стъпала на интегралните схеми 93
Друг начин за реализация на изходно стъпало с ниско изходно съп-

ротивление е показан на Фиг. 7-17 и Фиг. 7-18. В тези схеми изходните
комплементарни транзистори се управляват от емитерни (сорсови) повто-
рители. С тяхна помощ се осигурява постояннотоковото отместване и се
определя режима на работа клас B или клас AB.
VCC VDD
Q2 M2
Q4 M4
VOUT VOUT
VEE VSS
VCC VDD
Q3 M3
VIN Q1 VIN M1
Q M
VEE VSS
Фиг. 7-17: Изходно стъпало с Фиг. 7-18: Изходно стъпало с

биполярни транзистори. CMOS транзистори.
Поради ниското изходно съпротивление на разгледаните стъпала,
тяхната честотна лента ще се определя главно от входното им съпротивле-
ние и паразитен капацитет. Последното определя и изискването входните
транзистори на тези усилватели да бъдат реализирани с възможно най-
малките размери.
94 Операционни усилватели Операционни усилватели 95
8. ОПЕРАЦИОННИ УСИЛВАТЕЛИ (общ емитер) с динамичен товар М5-М6 (Q5-Q6). Постояннотоковият ре-
Операционните усилватели са универсални функционални елементи, жим се установява със задаващия източник I и токовите огледала M8-M7
намиращи широко приложение в аналоговите и импулсни схеми и уст- (Q8-Q7) и М8-М6 (Q8-Q6). Кондензаторът CC е за честотна компенсация.
ройства. Поради ефекта на Милер, неговата стойност се привежда към изхода на
диференциалния усилвател умножена с коефициента на усилване по нап-
В практиката като стандартни операционни усилватели (ОУ) се оз-
режение на второто стъпало и на практика определя честотната лента на
начават схеми с диференциален вход и несиметричен изход. Характеризи-
схемата. Разгледаните конфигурации могат да се инвертират, т.е. стъпала-
рат се с много висок коефициент на усилване по напрежение A u , безкрай-
та, реализирани с n-MOS (n-p-n) транзистори да се реализират с p-MOS (p-
но голямо входно съпротивление R i и много ниско изходно съпротивление n-p) транзистори и обратно.
R o . Наричат се още усилватели с обратна връзка по напрежение (VFA). Основните параметри на двустъпалните операционни усилватели на
Напоследък, за реализацията на различни блокове за обработка на проводимост могат да се получат на базата на резултатите от анализите на
сигнали в големите интегрални схеми, се използват операционни усилвате- отделните стъпала, дадени в гл. 6 и гл. 7.
ли на проводимост (ОТА). Дефинират се като източници на ток, управля- Въз основа на (4-15 ) и (6-7) за коефициента на усилване по напре-
вани от напрежение. По структура наподобяват стандартните операционни жение A u се получава
усилватели. Характеризират се с високо входно R i и изходно R o съпро-
тивления и стръмност Gm , променяща се в широки граници. ⎛ gm1 ⎞⎛ gm5 ⎞
(8-1) A u = A u1A u2 ≈ ⎜⎜ − ⎟⎟⎜⎜ − ⎟⎟ ,
В редица случаи (напр. при обработката на сигнали от фотодиоди) се ⎝ go 2 + go 4 + gi5 ⎠⎝ go5 + go6 ⎠
използват операционни усилватели на ток (ОСА). Те представляват управ- където A u1 и A u2 са коефициентите на усилване по напрежение на двете
ляеми източници на ток управлявани от ток. Характеризират се с ниско
стъпала, а gi5 е входното съпротивление на второто стъпало.
входно R i и високо изходно R o съпротивления и коефициент на усилване
по ток A i . VDD
За реализацията на електронни схеми, чиято честотна лента слабо за- M3 M4 M5
виси от коефициента на усилване по напрежение, се използват операцион- I CC
ни усилватели с обратна връзка по ток (CFA). Положителният вход на те-
зи усилватели е с високо входно съпротивление, а отрицателният - с ниско. VIN-
M1 M2 VIN+ VOUT
Схемата се характеризира с ниско изходно съпротивление.
По-долу ще бъдат разгледани основните схемни решения на различ- Фиг. 8-1:
ните видове интегрални операционни усилватели. M7
M8 M6 Двустъпален ОТА с
CMOS транзистори.
VSS
8.1. ОУ НА ПРОВОДИМОСТ (ОТА)
Структурата на най-често използваните операционни усилватели на
VCC
проводимост включва входен диференциален усилвател и изходно стъпало Q4 Q5
с високо изходно съпротивление. В литературата са описани три основни Q3
I CC
типа схеми от този клас [4], [8].
VOUT
Двустъпални ОТА. VIN- VIN+
Q1 Q2
На Фиг. 8-1 и Фиг. 8-2 са показани схемите на двустъпалните опера- Фиг. 8-2:
Q7 Двустъпален ОТА с
ционни усилватели на проводимост с CMOS и биполярни транзистори [4]. Q8 Q6 биполярни транзис-
Състоят се от входен диференциален усилвател с несиметричен изход и тори.
удвоено усилване М1-М4, М7 (Q1-Q4, Q7) и изходно стъпало общ сорс VEE
От (8-1), след заместване и отчитане, че gi5 << (go 2 + g o 4 ) , за кое- gi5 (go5 + go6 )
(8-10) f( −3dB ) ≈ ,
фициента на усилване на CMOS усилвателя се получава 2πgm5CC
W1 W5
2k N' ID1 2k P' ID 5 gm1gm5ri5 gi5 (go5 + go6 ) g IC1
L1 L5 1 k N' k P' W1 W 5 (8-11) fT ≈ A uf(-3dB ) ≈ = m1 = .
(8-2) Au = ≈ 2 , go5 + go6 2πgm5CC 2πCC 2πϕTCC
(λ 2 + λ 4 )ID1 (λ 5 + λ 6 )ID5 2λ ID1ID5 L1 L5
а за усилвателя с биполярни транзистори (при него gi5 >> (g o 2 + g o 4 ) ) - Скоростта на нарастване на изходния сигнал SR е
I
gm1gm5 ri5 β5 ϕT ⎛ IC1 ⎞ (8-12) SR =
(8-3) Au ≈ = ⎜ ⎟. CC
g o5 + g o6 (1 VAFN ) + (1 VAFP ) ⎜⎝ IC5 ⎟⎠
където с I е означен по-малкият от двата тока 2ID1 и ID5 ( 2I C1 и IC5 ).
Стръмността (проходната проводимост) на усилвателите е
От получените уравнения може да се направи извода, че докато ос-
Au
(8-4) Gm = = A u (g o5 + g o6 ) , новните параметри на биполярните OTA зависят само от избрания режим,
R o2 параметрите на CMOS OTA зависят и от геометрията (размерите на кана-
ла) на транзисторите.
където с Ro 2 e означено изходното съпротивление на второто стъпало.
Като пример ще бъдат определени основните параметри на двустъ-
От (8-4) за CMOS усилвателя се получава
пален CMOS OTA с размери на транзисторите: W1/L1 = W2/L2 = 4,
gm1gm5 1 ' ' W1 W 5 ID5 W3/L3 = W4/L4 = 0.45, W5/L5 = 4.5, W6/L6 = 1, W7/L7 = 0.2 и W8/L8 =1.
(8-5) Gm = ≈ kNkP , Токът на източника e I = 50μA, кондензаторът за честотна корекция
go 2 + go 4 λ L1 L5 ID1
C C = 5 pF, a параметрите на CMOS транзисторите са - VTNO = 0.8 V,
а на усилвателя с биполярни транзистори - VTPO = -0.8 V, kN ' =100 μA/V2, k′P =40 μA/V2, λ N =0.01 V-1, λ P =0.03 V-1.
IC1 I Най напред се определят токовете и ефективните напрежения за все-
(8-6) G m = gm1gm5 ri5 = β = β EE .
ϕT 2ϕ T ки транзистор. След прилагане на правилото (2-33) за определяне на токо-
вете в простото токово огледало и условието за баланс на диференциалния
Обобщената формула за граничната честота f (−3dB ) на усилвателите е
усилвател се получава: ID8 = I = 50 μA , ID7 = (W7/L7)I D8 (W8/L8) = 10 μA ,
1 ID1 = ID2 = ID3 = ID4 = 5 μA , ID6 = ID5 = (W6/L6)I D8 (W8/L8 ) = 50 μA .
(8-7) f(-3dB ) = ,
2πR e A u2CC От (1-35) се определят стойностите на ефективните напрежения:
Veff8 = Veff7 = Veff6 = 1 V, Veff1 = Veff2 = 0.158 V, Veff3 = Veff4 = Veff5 =
където с R e е означено еквивалентното съпротивление на входа на второто
стъпало. =0.745V. Понеже всяко от тези напрежения е по-голямо от 0.1 V, транзис-
От (8-7) за граничните честоти f ( −3dB ) и f T при CMOS усилвателя се торите работят в режим на силна инверсия.
След това, чрез (1-43) се определят стръмностите на двете стъпала -
получава
gm1 =63.24 μA/V и gm5 =134.165 μA/V.
(8-8)
(g + go4 )(go5 + go6 ) ,
f( −3dB ) ≈ o 2
2πgm5CC От (1-45) за изходните съпротивления се получава Ro1 = 5 MΩ и
Ro5 = 0.5 MΩ.
A u1 A u2 g 2k ′N (W1 / L1) ⋅ ID1
(8-9) f T ≈ A u f (-3dB ) = = m1 = , За коефициентите на усилване по напрежение се получава: A u1 = 316
2πR e A u2 C c 2πC C 2πC C
≈50 dB (ф-ла (6-23)), A u2 = 65 ≈ 36.5 dB (ф-ла (4-15)), A u = 20540 ≈ 86.5 dB.
а за усилвателя с биполярни транзистори - Стръмността на усилвателя е Gm =42.35 mA/V (ф-ла (8-5)).
Честотната лента е f(-3dB) ≈100 Hz (ф-ла (8-8)), а транзитната честота където с Ij са означени токовете през съответните транзистори, n е мащаб-
- f T ≈ 2 MHz (ф-ла (8-9)). ния коефициент на токовите огледала Q4-Q6 и Q10-Q7 (М4-М6 и М10-
От (8-10), за минималната скорост на нарастване на изходния сигнал М7), а gm1 е стръмността на входните транзистори.
се получава SR ≈ 2 V/μS. VCC
С помощта на посочените формули може да се извърши началното Q4
Q3 Q5 Q6
(ориентировъчно) проектиране на разгледаните схеми. Следващата стъпка
I
е, с помощта на симулатор (напр. Pspice [19, 34]), да се извършат анализи и
VB1 Q8
да се получат резултати, които да позволят на проектанта да оцени всички VOUT
ефекти, неотчетени в използваните опростени модели от първи ред, както VIN- Q1 Q2 VIN+
и зависимостта на параметрите на операционните усилватели от вариации- VB2 Q9
те на процеса. Тази стъпка е изключително важна, понеже тя дава на про-
ектанта възможност за осмисляне на работата на схемата и с помощта на Q12 Q11 Q10 Q7
компютъра, в интерактивен режим, да намери оптималното проектно ре- VEE
шение.
Основен недостатък на разгледаната двустъпална архитектура е на- Фиг.8-3: Каскоден ОТА с биполярни транзистори.
личието на два възела с висок импеданс, които се намират в изходите на
всяко от стъпалата. За да се осигури стабилността на схемата се налага из- M4
VDD
ползването на кондензатора C C [8], с чиято помощ полюсът в изхода на M3 M5 M6
диференциалния усилвател става доминантен, а полюсът в изхода на усил- I
вателя се измества извън лентата на единично усилване. Но ако в изхода на VG1 M8
VOUT
усилвателя се включи голям капацитивен товар, полюсът в изхода ще се
VIN- M1 M2 VIN+
върне към началната си стойност и ще предизвика влошаване на запаса по VG2 M9
фаза. За избягване на посочения недостатък може да се използва схемата
на каскодния операционен усилвател на проводимост. M12 M11 M10 M7
VSS
Каскодни OTA
Фиг.8-4: Каскоден ОТА с CMOS транзистори.
На Фиг. 8-3 и Фиг. 8-4 са показани схемите на каскодните биполярен
и CMOS операционни усилватели на проводимост [4]. Структурата им Стръмността (проходната проводимост) на схемите е
включва диференциален усилвател и изходен каскод, изпълнен по схемата
от Фиг. 7-7 (Фиг. 7-8). Характерно за този клас усилватели е наличието в (8-14) Gm = ngm1 .
тях само на една точка с висок импеданс - изхода на схемата. При показа- Изходното съпротивление Ro на двете схеми се определя като екви-
ното свързване, високият импеданс в изхода на диференциалния усилвател валентно съпротивление на двете паралелно включени рамена Q8-Q6 (M8-
е шунтиран от ниското входно съпротивление (1 gm ) на транзисторите Q3 M6) и Q9-Q7 (M9-M7)
и Q4 (M3 и М4). Това води до увеличаване на полюсната честота в тази
1
точка. Полюсът е висок и поради ниската стойност на входния капацитет (8-15) Ro = ,
на изходното стъпало. По този начин честотната компенсация се осигурява go8-6 + go9-7
от товарния капацитет в изхода на ОТА. където изходната проводимост ( go8-6 и go9-7 ) на всяко от двете рамена
За изходният ток на усилвателите е в сила израза
може да се определят с помощта на формули (2-10) и (2-30).
(8-13) i o = I8 - I 9 = nI 4 - nI10 = n(I 4 - I3 ) = n(I1 - I 2 ) = 2ni = ng m1u i , Честотната лента на усилвателя се определя от товарния капацитет C L
1 Стръмността (проходната проводимост) Gm на усилвателите е равна

(8-16) f( -3dB ) = .
2πRoCL на стръмността на диференциалния усилвател gm1 .
Скоростта на нарастване на изходния сигнал зависи от стойността на Изходното съпротивление Ro на двете схеми се определя като екви-
изходния ток I , при работа на усилвателя в ключов режим, и големината валентното съпротивление на двете паралелно включени рамена - Q8-Q10
на товарния капацитет (M8-M10) и Q4-Q6-Q2 (M4-M6-М2). Те могат да се определят с помощта
на (2-10) и (2-30). След заместване и опростяване на получените изрази за
I съпротивленията се получават приблизителните формули [8]:
(8-17) SR = .
CL
go8go10
(8-18) go8−10 = ,
ОТА с прегънат каскод gm8
На Фиг. 8-5 и Фиг. 8-6 са показани схемите на биполярен и CMOS go 4 (go6 + go 2 )
операционни усилватели на проводимост с прегънат каскод [4]. Състоят се (8-19) go 4 − 6 − 2 = ,
gm4 + gmb 4
от диференциален усилвател и изходно стъпало с модифицирана каскодна
схема (Фиг. 7-9, Фиг. 7-10). Характеризират с възможност за получаване на 1
широк обхват на входните синфазни напрежения. (8-20) Ro = .
go8−10 + go 4 − 6 − 2
VCC Коефициентът на усилване по напрежение е
Q5
VB1 Q6
gm1
(8-21) A u = GmRo = .
go8 −10 + go 4 − 6 − 2
I Q3
VB2 Q4 И при този клас схеми единствената точка с високо съпротивление е
VOUT
VIN- Q1 Q2 VIN+
изхода. Следователно и тук честотната лента се определя от големината на
Q7 Q8 капацитивния товар C L , т.е.
Фиг. 8-5:
Биполярен go8−10 + go 4 − 6 − 2
Q12 Q11 ОТА с (8-22) f( −3dB ) ≈ ,
Q9 Q10
прегънат 2πCL
VEE каскод.
g m1
(8-23) fT = .
VDD 2πC L
M5
VG1 M6
CMOS OTA с понижено захранващо напрежение
I M3 Напоследък широко приложение в свръхголемите интегрални схеми
VG2 M4
VOUT (VLSI) намират схемите, работещи при понижени захранващи напрежения
VIN- M1 M2 VIN+ (около 3 V). Такава е схемата на операционния усилвател на проводимост
M7 M8 (OTA), показана на Фиг. 8-11 [10].
Фиг. 8-5: Входът на схемата е изграден от две диференциални двойки (n-MOS
CMOS ОТА с
M12 M11 M10
транзистори Мn и p-MOS транзистори Mp). Съвместното им действие бе-
M9 прегънат
каскод. ше описано в т. 6. Двойката транзистори Mn работи при синфазни входни
VSS напрежения VCM в диапазона от VSS + VDS4 + VGSn до VDD , а двойката
Mp - от VSS до VDD - VSD3 - VSGp . В представените изрази с VSS и VDD са (8-24) 0.1 V < Veff = VGS − VT ≤ VDS .
означени захранващите напрежения, с VDS4 - напрежението между изводи- По този начин се осигурява максимално усилване на входния сигнал.
те на дрейна и сорса на транзистора М4, с VGSn - напрежението между Тогава за дрейновите токове в схемата е в сила израза
гейта и сорса на входните n-MOS транзистори, с VSD3 - напрежението
k′ W
между сорса и дрейна на транзистора M3 и с VSGp - напрежението между (8-25) ID = ( VGS − VT )2 (1 + λVDS ) ,
2 L
сорса и гейта на входните p-MOS транзистори. В резултат от припокрива-
където факторът на стръмността k ′ , модифицираното прагово напрежение
нето на двете области схемата е работоспособна в целия диапазон на зах-
VT и коефициентът на модулация на дължината на канала λ са техноло-
ранващите напрежения - от VSS до VDD .
гичните параметри, описани в гл. 1. Широчината W и дължината L на ка-
нала са конструктивните параметри, определяни от проектанта.
В горните формули с VT са означени модифицираните стойности на
праговите напрежения на MOS транзисторите при стойности на напреже-
нията между сорса и подложката VSB различни от нула. В случая те ще
бъдат изчислявани по опростените формули:
1
(8-26) VTn = VTOn + VSB (при n-MOS транзисторите) и
2
1
(8-27) VTp = VTOp − VBS (при p-MOS транзисторите).
2
По-долу са изведени изрази за стойностите на захранващите напре-
жения VDD и VSS и потенциалите във възлите на схемата, при условие че
те са с противоположни стойности ( VDD = - VSS ) и двата входа на усилва-
теля са свързани към земя (т. е. синфазното напрежение VCM = 0 V). Пред-
Фиг. 8-11: CMOS ОТА с понижено захранващо напрежение.
ставените резултати лесно могат да бъдат трансформирани за VDD ≠ - VSS
Дрейновите токове на четирите входни транзистора се обединяват от
и синфазно напрежение VCM = (VDD + VSS )/2 .
прегънатия каскод М5 - М12, при което на изхода му се появява сумата от
променливотоковите им съставки. За установяване на постояннотоковия При горните условия ( VDD = - VSS и VCM = 0 V), за стойностите на
режим се използва веригата M1 - IR -M2. Токовото огледало M2 - М4 оси- захранващите напрежения VDD и VSS се получава:
гурява тока в сорса на n-MOS транзисторната двойка, а M1 - M3 - на p- (8-28) VSS ≤ −( VDS 4 + VTn + Veffn ) ;
MOS.
По-долу ще бъде направен подробен анализ на схемата и ще бъде (8-29) VDD ≥ −( VDS3 + VTp + Veffp ) ,
представена процедура за нейното начално оразмеряване [25]. а за потенциалите във възлите 1, 2, 3 и 4 се определя:
(8-30) V1 = VSS + VDS 4 = − Veffn − VTn ;
Анализ на схемата на CMOS OTA
- основни постояннотокови зависимости (8-31) V2 = VDD − VDS3 = − Veffp − VTp ;
Приема се, че всички транзистори работят в областта на насищане на (8-32) V3 = VDD − Veff 3 − VTOp ;
изходните си характеристики, в режим на силна инверсия, т. е.
(8-33) V4 = VSS + Veff 4 + VTOn .
Като се вземе пред вид симетрията в схемата, т. е. V5 = V6 , V7 = V8 режение VDD , ще работи само n-MOS двойката, а когато VCM е близо до
и V9 = V10 , се получава: VSS - p-MOS двойката.
Осигуряването на еднакво усилване на сигнала и в двата края на ди-
(8-34) V5 = V6 = VDD − VDS5 ;
апазона на входните синфазните сигнали изисква стръмностите gmn и gmp
(8-35) VC1 = VDD − Veff 5 − VTOP ; да бъдат равни, т. е. gmn = gmp . Така, ако синфазният входен сигнал е бли-
(8-36) VC2 = V5 − VTp 7 − Veff 7 . зо до едно от захранващите напрежения, G m ще се дължи само на една от
двете диференциални двойки и стойността му ще се определя и съгласно
От условието, че VDD = − VSS , следва (1-43)
VDD + VSS Gm max 2I
(8-37) V9 = V10 = = 0. (8-41) Gm = = gmn ≈ n или
2 2 Veffn
Въз основа на (8-37) и от условието (8-24), приложено за транзисто- Gm max 2Ip
рите М11 и М12, за V7 , V8 и VC3 се определя: (8-42) Gm = = gmp ≈ .
2 Veffp
(8-38) V7 ≥ − VTON ; V8 ≥ − VTON ;
Коефициентът на усилване по напрежение A u е равен на
(8-39) VC3 = V7 + VTN9 + Veff9 .
(8-43) A u = GmRo
На фигурата са показани токовете в схемата при подадени
VCM ≈ (VDD + VSS ) / 2 и входен променлив сигнал Vin ≠ 0 . където Ro е стойността на изходното съпротивление на усилвателя.
В случай че VCM е близко до VDD , токовете през транзисторите на p- Понеже единствената точка с голямо вътрешно съпротивление в
схемата е изходът на усилвателя, то честотната му лента ще се определя от
MOS диференциалната двойка са нула, а в зависимост от полярността на
изходното съпротивление Ro и товарния капацитет C L :
диференциалния сигнал токовете през транзисторите на n-MOS двойката
се променят противофазно между 0 и 2In , като сумата им остава постоян- 1
на, равна на 2In . (8-44) f( −3dB ) ≈ .
2πRoCL
В случай че VCM е близко до VSS , токовете през транзисторите на n-
MOS диференциалната двойка са нула, а в зависимост от диференциалния Честотата на единично усилване ще бъде
сигнал, токовете през транзисторите на p-MOS двойката се променят про- Au G
тивофазно между 0 и 2Ip , като сумата им остава постоянна, равна на 2Ip . (8-45) fT ≈ Auf(−3dB) = = m .
2πRoCL 2πCL
- основни променливотокови зависимости в схемата Процедура за проектиране

Съгласно анализите в т. 6, за стръмността Gm max на усилвателя при Проектирането на операционния усилвател на проводимост се извършва на
няколко етапа. Най-напред, въз основа на техническите изисквания и пред-
подаване на малък входен сигнал Vin и VCM =0 V, се получава
ставените по-горе формули, се определят начални (ориентировъчни) стой-
i 4i ности на потенциалите в отделните възли на схемата. Търсените напреже-
(8-40) Gm max = o = = gmn + gmp .
ui ui ния трябва да гарантират работата на транзисторите в режим на силна ин-
версия и в областта на насищане на изходните характеристики, както и да
В горната формула с i o е означен изходният ток на усилвателя, а с
осигурят изискванията за минимални захранващи напрежения и консуми-
gmn и gmp - стръмностите на всяка от двете входни диференциални двойки. рана мощност. По-нататък, въз основа на зададената честота на единично
В случая, когато входният синфазен сигнал е близо до захранващото нап- усилване, се определят токовете в схемата. От тях, с помощта на формула
(8-25), се определят размерите на транзисторите. При необходимост, из- 7. От (8-39) при Veff9 = 0.2 V и VSB9 = VDS7 = 0.75 V, се получава
числените стойности се доуточняват с последователни симулации. VC3 = 0.765 V.
По-долу е представена процедура за проектиране на нисковолтов
Избира се VC3=0.75 V и тогава Veff9=0.186 V, а Veff11=0.618V.
CMOS OTA с максимален размах на входния сигнал при зададени честота
на единично усилване f T и товарен капацитет CL . Всяка стъпка на проце- - определяне на токовете In , Ip , IR и Ic
дурата е онагледена с примерното изчисление на конкретен усилвател с
f T > 1 MHz и товарен капацитет C L = 10 pF. При изчисленията е използ- За определяне на токовете In и Ip се използват формулите (8-45), (8-
41) и (8-42). За случая VCM ≈ VDD , когато работи само n-MOS двойката,
ван модел на интегрални CMOS транзистори с основни параметри:
VTOP = -0.7613 V; k ′P =18.019 μΑ/V2; VTON =0.8819 V; k ′N =50.81μΑ/V2. след заместване в (8-45) и (8-41) с f T = 1 MHz, C L = 10 pF и
Стойностите на коефициентите на модулация на дължината на канала λ N и Veffn = 0.118 V, се получава In = 3.71 μΑ. По същия начин, когато работи
λ P на този начален етап са приети равни на нула. само p-MOS двойката ( VCM ≈ VSS ), при f T = 1 MHz, C L = 10 pF и
- определяне на стойностите на захранващите напрежения и по- Veffp = -0.239 V, от (8-45) и (8-42) се определя Ip = 7,5 μΑ. За да се гаран-
тенциалите във възлите на схемата тира желаната стойност на f T в целия обхват, се избират In=5 μΑ и
Използват се изразите получени при анализа на схемата. Първона- Ip=10 μΑ. За да се осигури стабилната работа на транзисторите М7 - М8 в
чално, за да се гарантира изпълнението на условието за работа в режим на усилвателен режим, токът Ic на прегънатия каскод (М5 - М12) трябва да
силна инверсия, в областта на насищане на изходните характеристики, се бъде по-голям от 2In - избира се Ic=15 μΑ. Токът IR се определя от съоб-
предполага, че стойностите Veff и VDS на всички транзистори са равни раженията за минимална консумация на схемата и предавателни отноше-
на: VGS − VT = Veff ≈ 0.2V и VDS ≈ 0.25 V . В процеса на изчисления, те- ния на простите токови огледала близки до 1. В случая е избрано
IR =10 μΑ.
зи ориентировъчни стойности могат да се намалят или увеличат. Но, във
всички случаи, е задължително да се изпълнява условието (8-24). - определяне на размерите W и L на транзисторите в схемата
1. При Veffn =0.2 V и VSBN = VDS4 = 0.25 V ≥ Veff 4 , от (8-26), (8-28) и (8-
С помощта на формула (8-25), въз основа на максимално възможните
30) се получава: VTn ≈ 1.132 V, V1 = -1.332 V и VSS < -1.582 V. стойности на токовете през транзисторите и уточнените по-горе абсолютни
При Veffp = -0.2 V и VSBP = VDS3 = −0.25V ≤ Veff 3 , от (8-27), (8-29) и (8- стойности на ефективните напрежения Veff , за отношенията на размерите
31) се изчислява: VTp ≈ -1.011 V, V2 = 1.211 V и VDD > 1.461 V. на отделните транзистори се получават резултатите от Табл. 8- 1.
Въз основа на горните изчисления, захранващите напрежения се изби- Таблица 8-1
рат: VDD=1.5 V и VSS= -1.5 V. Това ще доведе до промяна в предварител-
IDMAX ⏐Veff⏐ W/L IDMAX ⏐Veff⏐ W/L
но избраните стойности на ефективните напрежения. Окончателно се
определя: Veffn=0.118 V и Veffp= -0.239 V, V1= -1.25 V, V2=1.25 V. Mp 20 μΑ 0.239 V ≈39 Mn 10 μΑ 0.118 V ≈28.2
2. От (8-32) при Veff3= -0.2 V се получава V3=0.54 V.
От (8-33) при Veff4=0.2V се изчислява V4= -0.42V. M1 10 μΑ 0.2 V ≈27.7 M2 10 μΑ 0.2 V ≈9.8
3. От (8-34) при VDS5 = -0.25 V се определя V5=V6=1.25 V.
4. От (8-35) при Veff5= -0.2 V се получава VC1=0.54 V, т. е. гейтовете на М5 M3 20 μΑ 0.2 V ≈55.5 M4 10 μΑ 0.2 V ≈9.8
и М6 могат да се свържат към гейтовете на М1 и М3.
M5, M6 15 μΑ 0.2 V ≈41.6 M9, M10 15 μΑ 0.186 V ≈17.2
5. От (8-36) при Veff7 = -0.2 V се изчислява VC2 ≈ 0.04 V. Избира се
VC2=0.00 V и тогава окончателно Veff7 = -0.239 V . M7, M8 15 μΑ 0.239 V ≈29.2 M11, M12 35 μΑ 0.618 V ≈3.6
6. От (8-38) следва, че V7 = V8 > -0.8819 V. Избира се V7=V8= -0.75 V.
Резултати от симулацията на схемата VCC

В Табл. 8-2 са обобщени резултатите от симулацията с PSpice на Q3 Q4
проектирания операционен усилвател на проводимост. I Q5
C1
Таблица 8-2
Q6 Q8
Параметър Условия Резултати VOUT Фиг. 8-7:
VIN- Q1 Q2 VIN+
VCM= −1.5 V >77 Стандартен
Q9
Коефициент на усилване - Au, dB VCM= 0 V >82 Q7 операционен
VCM= +1.5 V >78 Q11 усилвател с
Q12 Q10 биполярни
VCM= −1.5 V >1.85 VEE транзистори.
Честота на единично усилване - fT, MHz VCM= 0 V >3.2
VCM= +1.5 V >1.6
VDD
M3 M4
VCM= −1.5 V >79
Запас по фаза - PM, deg VCM= 0 V >70 I M5
VCM= +1.5 V >79 CC
M6 M8
Обхват на линейност на изходното напрежение - V Vin= (−1.5 ÷ +1.5) V −1.1÷+1.3
VIN- M1 M2 VIN+ VOUT
Vin= 0.5 V 0.003 % M7 M9 Фиг. 8-8:

Нелинейни изкривявания - ТHD, при f=10kHz Vin= 1.0 V 0.145 % Стандартен
Vin= 1.5 V 3.21 % M11 CMOS
M10 операционен
M12
VSS усилвател.
Консумирана мощност - P, μW VCM= 0 V 175
8.3. ОПЕРАЦИОННИ УСИЛВАТЕЛИ НА ТОК (OCA)

8.2. СТАНДАРТНИ ОПЕРАЦИОННИ УСИЛВАТЕЛИ (VFA) На Фиг. 8-9 и Фиг. 8-10 са показани схемите на операционните усил-
При този клас операционни усилватели изходното стъпало е с ниско ватели на ток с CMOS и биполярни транзистори [8].
изходно съпротивление - от типа на стъпалата описани в т. 7.2. На Фиг. 8-7 Принципът на действие на двете схеми е един и същ. Съдържат по
и Фиг. 8-8 е показана реализацията с биполярни и CMOS транзистори на два задаващи клона - I-Q2 (I-M2) и I-Q4 (I-M4). Чрез токовите огледала Q2-
една от най-често използваните структури. Q1 (M2-M1) и Q4-Q3 (M4-M3) токът от задаващите клонове се прехвърля
Структурата на представените схеми може да се разглежда като умножен k -пъти във входната верига Q5-Q1-Q3-Q7 (M5-M1-M3-M7), а от
двустъпален ОТА, подобен на тези от Фиг. 8-1 и Фиг. 8-2, и допълнително там,чрез огледалата М5-М6 (Q5-Q6) и М7-М8 (Q7-Q8), се подава усилен
противотактно изходно стъпало с отрицателна обратна връзка и изградено M -пъти на изхода.
с транзисторите Q8-Q9 (M8-M9). Следователно, основните формули за На входа на схемата (транзистори Q1 и Q3 (M1 и М3)) се подава
параметрите и характеристиките на двете схеми съвпадат с формулите входния ток i in . Ако посоката му съвпада с означената на схемите, през
използвани при анализа на съставящите ги стъпала в т. 7.2 и т. 8.1. транзисторите Q3 и Q7 (М3 и М7) ще тече ток kI − i in , а през Q1 и Q5 (M3
Различни схемни решения на този клас усилватели са разгледани и и М5) - съответно kI + i in . Чрез токовите огледала Q5-Q6 (М5-М6) и Q7-Q8
анализирани подробно в [5, 15, 16, 22, 23 и др.]. (М7-М8), тези токове се прехвърлят в изходната верига Q6-Q8 (M6-M8)
умножени M -пъти. Тогава изходният ток ще бъде равен на разликата меж- 1 1

ду тока през Q6 (M6) и Q8 (M8) и е (8-49) Ri = = ,
2gm1 2gm3
(8-46) i o = Mii . g o 6 + g o8
(8-50) f ( −3dB ) = .
Обикновено k е между 1 и 10, а M - между 5 и 10 [8]. 2πC L
VDD 8.4. ОПЕРАЦИОННИ УСИЛВАТЕЛИ С ОТРИЦАТЕЛНА

I M5 M6
ОБРАТНА ВРЪЗКА ПО ТОК (CFA)
Съществен недостатък на стандартните (VFA) операционни усилва-
M2 M1 тели е зависимостта на честотната им лента от стойността на избрания,
+ - VOUT чрез външни елементи, коефициент на усилване по напрежение [2]. Друг
недостатък е, че за осигуряване на висока скорост на нарастване на изход-
M4 M3 iin
Фиг. 8-9: ния сигнал, е необходимо да се зададат големи стойности на генератора на
CMOS ток на входния диференциален усилвател [11]. Например, най-широко
операционен
разпространения операционен усилвател μА 741 има коефициент на усил-
I M7 M8 усилвател на ток.
VSS ване по напрежение при ниски честоти A o ≈ 200000, полюс в честотната
характеристика ƒ (-3dB) ≈ 5 Hz, честота ƒ T = Α o f (−3dΒ ) ≈1 MHz, ток на гене-
VCC ратора на входното диференциално стъпало I = 20 μА и кондензатор за чес-
I тотна корекция C C = 30 pF. В резултат, честотната лента на усилвателя
Q5 Q6
при усилване A U = 100 e ƒ ≈ 10 kHz, а при усилване A U = 10 - ƒ ≈ 100
kHz. Скоростта на нарастване на изходния сигнал SR = I/C C = 0.67 V/μs.
Q2 Q1
За избягване на посочените недостатъци в практиката се използват
+ - VOUT операционни усилватели с отрицателна обратна връзка по ток (CFA) [1,2,
Q3 iin Фиг. 8-10: 11]. Схемата на усилвател от този тип е показана на фиг. 8-11 [2].
Q4
Операционен
усилвател на ток Q6 VCC
Q5 Q15
с биполярни
I Q7 Q8
транзистори.
VEE Q7
Q1
Q3 I1 Q11
Изходното Ro и проходното A R съпротивления на схемата са съот- Q13

V+ VEE In IC VEE
ветно: V- А Vout
VCC VCC
1 1 I2 C
(8-47) Ro = ≈ , Q14
+ go8 (λ 6 + λ8 )kMI
Q4
go6 Q12
Q10
Vout ioRo 1 Q2
(8-48) AR = = = .
ii ii (λ 6 + λ8 )kI Q8 Q16
Q9 VEE
Входното съпротивление на операционния усилвател на ток и чес-
тотната му лента се определят с формулите: Фиг. 8-11: Принципна схема на ОУ с отрицателна обратна връзка по ток.
112 Операционни усилватели
Входното стъпало (Q1-Q4) е реализирано с широколентовия буфер с

усилване единица [26, 32]. Токът In = I1 - I2 е пропорционален на напреже-
нието на входа V + . С помощта на токовите огледала на Wilson (Q5-Q7 и
Q8-Q10), този ток се трансформира в Ic и формира в т.А напрежение, про-
порционално на входното. С помощта на буфера Q11-Q16, това напреже-
ние се предава на изхода на усилвателя.
Поради малката стойност на капацитета на кондензатора C и понеже
коефициентът на усилване по напрежение на изходния буфер е единица,
получаваната честотната лента е много по-широка от тази при стандартни-
те операционни усилватели. Схемата се характеризира и с повишената
скорост на нарастване на изходния сигнал, при сравнително ниска консу-
мация и понижено захранващо напрежение.
На Фиг. 8-12 е показано стандартното свързване на операционен
усилвател с отрицателна обратна връзка по ток (CFA) като неинвертиращ
усилвател.
VCC
+ Vout
Vin
-
VEE
R2 Фиг. 8-12:
R1 Свързване на ОУ с ООВ по ток като
неинвертиращ усилвател.
Коефициентът на усилване в тази схема се дава с известната форму-

ла (1+R2/R1), а широчината на честотната лента e обратно пропорционална
на стойността на резистора R2 и не зависи от R1 [1, 2]. Това дава възмож-
ност за реализация на усилватели с една и съща честотна лента, при раз-
лични стойности на коефициента на усилване.
Работа на MOS транзисторите в режим на слаба инверсия 113 114 Работа на MOS транзисторите в режим на слаба инверсия
9. РАБОТА НА МОS ТРАНЗИСТОРИТЕ В РЕЖИМ НА тещи в областта на слаба инверсия. За целта е необходимо да са известни
СЛАБА ИНВЕРСИЯ (ПОДПРАГОВА ОБЛАСТ) стойностите на параметрите IDO и n , максималната стойност на тока
IDMAX , при който транзисторите работят на границата между областите на
Ефективен начин за намаляване на захранващите напрежения и кон- силна и слаба инверсия и минималната стойност IDMIN , при която е в сила
сумацията на съвременните аналогови свръхголеми интегрални схеми е
горната формула.
използването на транзистори, работещи в подпраговата област.
Подпраговата област (subthreshold region) на MOS транзисторите се Обикновено, при проектирането на MOS интегрални схеми, се зада-
намира в началния участък от предавателната характеристика, където нап- ват PSpice моделите на използваните транзистори. В тези модели, парамет-
режението между гейта и сорса е по-малко или близко до праговото. На рите IDO , n , IDMAX и IDMIN не се включват директно. Те могат да се изчис-
Фиг. 9-1 е показана ориентировъчната граница между двете работни об- лят от технологичните параметри по сложни формули [4, 8] или да се оп-
ласти - на силна инверсия (strong inversion) и на слаба инверсия (weak in- ределят от симулираните волт-амперни характеристики [28]. Вторият на-
version). чин може да се приложи и при експериментално снети характеристики на
транзисторите.
9.1. ОПРЕДЕЛЯНЕ НА ПАРАМЕТРИТЕ НА МОДЕЛА

В РЕЖИМ НА СЛАБА ИНВЕРСИЯ
Схема за изследване
На Фиг. 9-2 е показана схемата за тестване на характеристиките на n-
MOS транзистор, работещ в подпраговата област. Под него са дадени и па-
раметрите на използвания PSpice модел. Параметърът, който отчита спе-
цифичните особености на MOS транзисторите в подпраговата област, е
NFS [4, 8].
n-MOS
Фиг. 9-2:
Фиг. 9-1: Проходна характеристика на MOS транзистор с означение Схема за симулационно
+ + + тестване на MOS транзис-
на областите на силна и слаба инверсия.
VGS VBS VDS торите в подпраговата об-
Работата на MOS транзисторите в подпраговата област се описва с - ласт.
- -
аналитичния модел [4, 6, 9]
VDS V − VT (n − 1)VBS
(9-1) ID = SIDO [1 − exp( − )] exp GS exp , MODEL NMOS (LEVEL=2 LD=0.2045U TOX=394.0000E-10 NSUB=2.174E+16
ϕT n ϕT n ϕT
VTO=0.8819 KP=5.081000E-05 GAMMA=0.9693 PHI=0.6 UO=579.8 UEXP=0.1531
където VGS , VBS и VDS са напреженията между гейта и сорса, подложката UCRIT=81740 DELTA=7.67 VMAX=66140.0 XJ=0.20000U LAMBDA=2.2660E-02
NFS=3.91E+11 NEFF=1 TPG=1.000 RSH=21.8300 CGDO=2.6885E-10 CGSO=2.6885E-10
и сорса, и дрейна и сорса; токът IDO и факторът на наклона n са свързани с CGBO=3.8386E-10 CJ=3.9770E-04 MJ=0.4410 CJSW=4.2372E-10 MJSW=0.338141
технологичния процес; S = W/L е отношението между геометричните PB=0.80000)
размери (широчина W и дължина L ) на канала на транзистора; VT е пра- Определяне на максималния ток IDMAX
говото напрежение; ϕ T е топлинния потенциал.
Разгледаният модел намира широко приложение при анализа, проек- На Фиг. 9-3 са показани, получените чрез симулация, предавателни
тирането и оразмеряването на интегрални схеми с MOS транзистори, рабо- характеристики ID = f ( VGS ) при параметри 1, 10 и 100, работа на транзис-
тора в областта на насищане на изходните характеристики ( VDS = 1 V) и IDMAX ≈ 1.25μΑ. Следователно, стойността на IDMAX практически не зависи
VBS = 0 V. от напрежението между подложката и сорса VBS .
Фиг. 9-3: Предавателни характеристики при различни стойности на параметъра W/L.

Понеже скалата по оста Y е логаритмична, подпраговата област
(участъка, където зависимостта на дрейновия ток от напрежението между Фиг. 9-4: Предавателни характеристики при различни стойности на параметъра VBS .
гейта и сорса е експоненциална) се изобразява с права линия. Максимал-
ните стойности на тока IDMAX за трите случая са маркирани с къси отсеч- Определяне на коефициентите IDO и n
ки. Това са стойностите, в които се осъществява смяната на наклона на ха- За определяне на фактора на наклона n , oт предавателната характе-
рактеристиките (от експоненциални зависимостите стават квадратични). С
ристика на Фиг. 9-3, се отчитат напреженията VGS1 и VGS 2 за два тока ( ID1
несъществени отклонения, токовете IDMAX са пропорционални на отноше-
и ID 2 ), намиращи се в двата края на подпраговата област. След заместване
нието W/L на транзисторите. Например: при W/L = 1, IDMAX ≈ 63.1 nA;
на тези стойности в (9-1) се получават система от две уравнения с решение
при W/L = 10, IDMAX ≈ 630 nA и при W/L = 100, IDMAX ≈ 6.3μA. Стойнос-
VGS1 − VGS 2
тите на напреженията VGS , при които се получават тези токове са съот- (9-2) n= .
ветно: 1.00045 V, 0.92214 V, 0.913945 V. Посочените разлики в стойности- ϕ T ln(ID1 ID 2 )
те на напреженията се дължат на зависимостта на праговото напрежение За конкретния случай, от характеристиката на Фиг. 9-3, при
VT от размерите W и L . W/L = 10, се определят ID1 = 602.322 nA при VGS1 = 0.919 V и
Наблюденията върху характеристиките от Фиг. 9-3 водят до извода, ID2 = 14.512 pA при VGS 2 = 0.277 V, след което по формулата (9-2) се из-
че съществува и долна граница на тока (и напрежението VGS ), под която
числява n = 2.34.
експоненциалната зависимост (9-1) не е валидна. В случая IDMIN е около Токът IDO може да се разглежда като ток, който тече през транзис-
10 pA, а напреженията VGS са: ∼440 mV при W/L = 1; ∼210 mV при тора при VGS = VT , VBS = 0 V и VDS > (3 ÷ 4)ϕT (режим на насищане на
W/L = 10; ∼100 mV при W/L = 100. изходните характеристики). За определянето му, в (9-1) се заместват отче-
На Фиг. 9-4 са показани получените, чрез симулация, предавателни тена от характеристиката стойност на напрежението VGS , съответстващият
характеристики ID = f ( VGS ) при параметър VBS = 0 V, -0.25 V и -0.5 V, ра- й ток ID и изчислената стойност за n . Получава се формулата
бота на транзистора в областта на насищане ( VDS = 1 V) и W/L = 20. Точ-
ID
ките от характеристиките, в които става смяната на наклона, са свързани с (9-3) IDO = .
хоризонтална линия, която пресича ординатната ос при стойност (W L ) exp[( VGS − VT ) / nϕT ]
Например, от Фиг. 9-3, при W/L = 10, се отчита ID = 2.941258 nA при и експоненциалната зависимост на дрейновия ток от приложените напре-
жения, този режим се използва все по-често за изграждане на различни ма-
VGS = 0.6 V. След заместване в (9-3) се получава IDO = 31.363 nA.
ломощни елементи на аналогово-цифровите VLSI - нелинейни преобразу-
Въз основа на определените по-горе стойности IDO = 31.363 nA и ватели, невронни вериги и др. [6].
n = 2.34 и с помощта на формула (9-1) могат да бъдат изчислени стойнос- По-долу, въз основа на два примера, са представени основните прин-
тите на тока ID в зависимост от напреженията VGS , VBS и VDS за транзис- ципи и последователността на работа при анализа и оразмеряването на не-
тори с различни стойности на отношенията W/L . линейни аналогови схеми с MOS транзистори, работещи в подпраговата
област.
Оценка на грешката при определяне на параметрите на MOS
транзисторите в подпраговата област Анализ на постояннотоковия модел в подпраговата област
На Фиг. 9-5 е представена графика на относителната грешка от мо- В подпраговата област MOS транзисторите могат да работят в два
делирането на дрейновия ток с помощта на формула (9-1). Графиката е по- режима - линеен и насищане. Границата между тях се определя от стой-
лучена с помощта на графичния постпроцесор Probe на PSpice. За целта ре- ността на израза [1 - exp(- VDS /ϕT )] във формула (9-1). Ако той е приблизи-
зултатите от симулацията на транзистор с W/L = 10, VDS = 1 V (режим на телно единица, т. е. VDS > (3 ÷ 4) ϕT , транзисторът работи в режим на на-
насищане) и VBS = 0 V са сравнени с изчислените по формула (9-1) стой- сищане и уравнението (9-1) се опростява
ности на дрейновия ток. При изчисленията са използвани определените VGS − VT (n − 1)VBS
стойности на параметрите IDO = 31.363 nA и n = 2.34. От графиката се от- (9-4) ID = SIDO exp exp .
nϕ T nϕ T
чита, че за стойности на VGS в диапазона от 300 mV до 900 mV относител-
На практика това е най-често срещания случай. При него, от (9-4), за
ната грешка е от +1.5 % до -3 %. Подобна точност е напълно достатъчна за VGS се получава
провеждане на начални анализи и оразмерявания на схеми.
⎛ I ⎞
(9-5) VGS = VT + nϕT ln⎜⎜ D ⎟⎟ − (n − 1)VBS .
⎝ SIDO ⎠
Едноквадрантен умножител-делител на ток

Схемата на умножител-делителя е показана на Фиг. 9-6. Четирите
транзистора работят в подпраговата област в режим на насищане на изход-
ните характеристики ( VDS > 100 mV).
M1 I2 M3
Фиг. 9-5: Относителна грешка при моделиране на дрейновия ток с формула (9-1).
+ VDD
9.2. АНАЛИЗ И ОРАЗМЕРЯВАНЕ НА НЕЛИНЕЙНИ СХЕМИ M2 M4
С МОS ТРАНЗИСТОРИ В РЕЖИМ НА СЛАБА ИНВЕРСИЯ - 1.7V
Фиг. 9-6:
I1 I3 Едноквадрантен ум-
Както беше посочено, поведението на МОS транзисторите в подпра-
ножител-делител на
говата област е коренно различно от поведението им в областта на силна ток.
инверсия. Поради ниските стойности на токовете (не по-големи от 5-6 μΑ)
Като се вземе пред вид, че VBS = 0 V, формула (9-5) се свежда до напреженията VGS на транзисторите се получава VGS2 = VGS4 = 0.7944 V
⎛ I ⎞ и VGS1 = VGS3 = 0.8056 V. Тези резултати са много близки до избраните
(9-6) VGS = VT + nϕT ln⎜⎜ D ⎟⎟ . стойности 0.8 V. Максималната консумация е около 2 μΑ, а консумираната
⎝ SIDO ⎠ мощност - < 3.5 μW. Направените отчитания с помощта на курсора на
След сумиране на напреженията в затворения контур се получава Probe показват, че, в случая, максималната грешка при преобразуването не
надвишава 1 %.
(9-7) VGS1 + VGS2 = VGS3 + VGS4 ,
а след заместване на (9-6) в (9-7)
I1 I I I
(9-8) nϕT ln( ) + nϕT ln( 2 ) = nϕT ln( 3 ) + nϕT ln( 4 ) .
S1IDO S2IDO S3IDO S4IDO
Ако транзисторите в схемата са еднакви (т.е. S1=S2=S3= S4)
I1 . I 2
(9-9) I4 = .
I3
От условието за работа в подпраговата област, за захранващото нап-
режение VDD се получава
(9-10) 2 VT + VDS ≥ VDD ≥ VGS1 + VGS 2 + VDS ,
където VDS > е минималното напрежение върху източника на ток I2 ( VDS
Фиг. 9-7: Резултати от симулацията на умножител-делителя в функция от тока I1 .
> 0,1 V).
Като пример ще бъде оразмерена схемата на умножител-делител с
максимална стойност на токовете 0.5 μΑ и параметри на транзисторите в
подпраговата област VT = 0.8819 V , n = 2.31 и IDO = 35.3 nA.
Оразмеряването се извършва в следната последователност [27]:
- Ориентировъчните стойности на напреженията VGS1 ÷ VGS 4 , при
които тече максималният ток ID =0.5μΑ, се избират около 0.8V (т.е. с 10%
по-ниски от VT ).
- От (9-6) за W/L се получава W/L = 55,98. Определят се L = 10 μm и
W = 600 μm.
- От (9-10) за захранващото напрежение VDD се изчислява
1,86 V ≥ VDD ≥ 1,7 V. Избира се VDD = 1,7 V.
На Фиг. 9-7 и Фиг. 9-8 са дадени резултати от две симулации на схе-
мата.
Фиг. 9-8: Резултати от симулацията на умножител-делителя в функция от тока I 3 .
При първата симулация токът I1 се променя от 0 до 0.5 μА, токът I2
приема три стойности - 0.1 μА, 0.2 μА и 0.4 μА, а токът I3 е фиксиран на При втората симулация (Фиг. 9-8) основна променлива е токът I3
0.5 μА. В резултат, в статичен режим, при стойности на токовете 0.5 μΑ, за (променя се от 0,1 μΑ до 0,5 μΑ), а I2 приема три стойности (0,1 μΑ, 0,2 μΑ
и 0,4 μΑ). Токът I1 е 0,1 μΑ. Максималната грешка при преобразуването не (9-14) I3 = I 4 = I1 ⋅ I 2 .
надвишава 1,5 %. Трябва да се отбележи, че схема с подобни функции не
На Фиг. 9-10 са показани графично резултати от симулацията на
може да бъде реализирана с такава простота, прецизност, ниска консума-
схемата [27]. Схемата демонстрира отлична работоспособност като отче-
ция и захранващо напрежение, ако се използват MOS транзистори, рабо-
тещи в стандартния режим на силна инверсия. тената грешката при преобразуването не надвишава 2.2 %. Максималната
консумация е около 1.5 μΑ, а консумираната мощност - 2.5 μW.
Схема за определяне на корен втори от произведението
на два тока
Схемата за определяне на корен втори от призведението на два тока
е показана на Фиг. 9-9. При анализа й се използва същия подход, както при
схемата от Фиг. 9-6.
I1 M2
M4
+ VDD
M1
- 1.7V
Фиг. 9-9:
M3 I2 Схема за определяне на
корен втори от произведе- Фиг. 9-10: Резултати от симулацията на схемата за определяне на корен втори
нието на два тока. от произведението на два тока.
След сумиране на напреженията в затворения контур се получава

I1 I I I
(9-11) nϕT ln( ) + nϕT ln( 2 ) = nϕT ln( 3 ) + nϕT ln( 4 )
S1IDO S2IDO S3IDO S4IDO
и следователно
I1 I2 I I
(9-12) = 3 4 .
S1 S2 S3 S4
Като се вземе пред вид, че I3 = I 4 се получава:
S3 ⋅ S 4
(9-13) I3 = I 4 = I1 ⋅ I 2 .
S1 ⋅ S 2
Уравнение (9-13) показва, че изходният ток I4 е правопропорциона-
лен на корен втори от произведението на токовете I1 и I2 и зависи от от-
ношенията на геометричните размери S = W / L на транзисторите. Ако и
четирите транзистора са еднакви то (9-13) се опростява до
Приложения на "ефекта на подложката" 123 124 Приложения на "ефекта на подложката"
10. ПРИЛОЖЕНИЯ НА "ЕФЕКТА НА ПОДЛОЖКАТА" Vdd

В MOS ИНТЕГРАЛНИТЕ СХЕМИ
M4 M5
На Фиг. 10-1 е показана опростената вертикална геометрия на отпу- Vss Vss
шен n-канален MOS транзистор. В резултат на подаването на достатъчно
Vdd Vout
голямо положително напрежение на гейта G, транзисторът е отпушен и
M1 M2
между дрейна D и сорса S е създаден канал с инверсна (n-тип) проводи-
мост. Протича ток, чиято големина зависи от дълбочината на канала. В ти- Фиг.10-2:
Vid/2 Vid/2
пичните приложения на транзистора, разгледани до тук, тази дълбочина се M3 CMOS ДУ
Vdd
управлява посредством напрежението на гейта G. управляван през
подложката.
Vss
Фиг. 10-1:
Диференциалната двойка е съставена от транзисторите М1 и М2.
Опростена вертикална геометрия на Входният сигнал се подава на подложките на двата транзистора, а гейтове-
отпушен n-канален MOS транзистор. те им са включени към положителния полюс на захранващото напрежение
VDD . Необходимото минимално захранващо напрежение се определя от
В гл. 1 беше посочено, че съществува още един, нетипичен начин, за услoвието за отпушване на транзисторите М1 и М2
управление на тока през транзистора - чрез промяна на напрежението VBS
(10-2) VGS1 − VT1 = VDD + VSS − VT1 − VDSAT 3 ≥ Veff min
между подложката B и сорса S. Обикновено изводът на подложката е фик-
сиран към най-отрицателния (за n-MOS транзистора) и най-положителния където VT1 е модифицираното прагово напрежение на М1 и М2; VDSAT3 е
(за р-MOS транзистора) потенциал в схемата. В случаите, когато това не е минималното напрежение между дрейна и сорса на транзистора М3, при
изпълнено, параметрите и характеристиките на транзистора се влияят и от което той работи стабилно в активен режим; Veffmin > 0.1V е условието за
напрежението VBS . Тази зависимост се нарича "ефект на подложката".
работа на М1 и М2 в режим на силна инверсия.
В променливотоковата еквивалентна схема на MOS транзистора,
"ефекта на подложката" се отразява чрез въвеждането на втори зависим из-
точник на ток g mb u bs (Фиг.1-13), т.е. приема се, че подложката на тран-
зистора въздейства като втори гейт на прибора. Стръмността gmb на този
допълнителен източник се дава с ориентировъчната зависимост [4]:
γ
(10-1) gmb = gm ,
2 2φ + VSB
където gm е стръмността на MOS транзистора спрямо гейта, а φ е повър-
хностния потенциал. Фиг. 10-3:
Зависимост на праговото
10.1. CМОS ДИФЕРЕНЦИАЛЕН УСИЛВАТЕЛ УПРАВЛЯВАН напрежение от VBS .
ЧРЕЗ "ЕФЕКТА НА ПОДЛОЖКАТА"
На Фиг. 10-2 е показана схемата на CMOS диференциален усилвател За да е работоспособна схемата, е необходимо постояннотоковото
с понижено захранващо напрежение и управление, чрез използване на ниво на подложката да бъде между потенциалите в сорса и дрейна на
"ефекта на подложката". входните транзистори. Тогава модифицираното прагово напрежение ще
намалее спрямо стойността му при VBS =0, т.е. ( VT < VTO ). Това е демонс-
трирано на Фиг. 10-3, където е представен резултатът от изследването на

отношението на праговите напрежения VT и VTO за 2-μm CMOS процес
при стойности на VBS между 0V и 1V. Анализът на графиката показва, че
за диапазона VBS = 0÷0.6 V праговото напрежение на транзистора намаля-
ва с повече от 50% . При стойности на VBS по-големи от +0.6 V, p-n пре-
ходът между подложката и сорса се отпушва и MOS транзисторът престава
да изпълнява функциите си. Фиг. 10-5:
Зависимост на огледалния ток
От формула (10-1) следва, че стръмността g mb на MOS транзистора
IOUT = ID5 от задаващия ток
е от 5 до 10 пъти по-малка от gm , но в случая, този недостатък се компен-
Iref = ID1 = ID4 при VDS =0.4V.
сира от възможността за работа при ниски захранващи напрежения. Нап-
ример, при стойност на праговото напрежение VTO ≈ 0.8V и напрежение
между дрейна и сорса на M3 VDS3 ≈ 0.3V, стойността на модифицираното Симулацията на разглеждания усилвател при захранващи напреже-
прагово напрежение e VT1 ≈ 0.5÷0.6 V и от формула (10-2) се получава, че ния ±0.5V дава следните резултати: консумирана мощност - <200μW; кое-
фициент на усилване без обратна връзка - 27.5 dB; честотна лента - 11.7
схемата може да се захрани с напрежение VDD + VSS ≈ 1V .
MHz [29].
10.2. ШИРОКОДИАПАЗОНЕН CMOS КРЪГОВ ГЕНЕРАТОР

На Фиг.10-6 е показана класическата схема на интегрален тактов ге-
нератор с нечетен брой, последователно свързани в кръг, инвертори [18].
Минималният брой инвертори, необходими за реализация на схемата, е
три. Колкото броят им е по-малък, толкова по-висока е генерираната чес-
тота, но и формата на импулсите е по-различна от правоъгълната. Продъл-
жителността на периода Т на генератора е:
Фиг. 10-4:
Зависимост на изходните токове
(10-3) T = 2nTo ,
ID1, μA и ID2 , μA от V in , mV. където с To е означено средното време на превключване при инверторите.
На Фиг. 10-4 е представена предавателната характеристика на вход-

ната диференциална двойка при входен сигнал ± 300mV. При ток на гене- INV (1)
1 INV (n-1) INV (n)
Clock
ратора ID3 ≈ 200 μA, проводимостта g mb е около 130μS.
Като активен товар на разглеждания диференциален усилвател е из-
ползвано простото токово огледало М4 - М5. За разлика от стандартния
случай на схема с удвоено усилване, тук управлението на огледалния ток е
чрез подложките на приборите. На Фиг.10-5 е показана зависимостта меж-
Фиг. 10-6: Интегрален тактов генератор с последователно свързани инвертори.
ду управляващия и изходния ток при напрежение VDS4 = 0.4V. От нея мо-
же да се отчете, че в диапазона на входни токове между 60μА и 140μА има Един от недостатъците на тази схема e невъзможността за управле-
много добро съответствие между управляващия Iref = ID1 и огледалния ние на честотата на генерация. За избягването му, в [30] e предложена и
изследвана схема на CMOS кръгов генератор, при който управлението на
IOUT = ID3 токове. честотата се осъществява, чрез промяна на напрежението на подложките
на MOS транзисторите (Фиг. 10-7). Това води до промяна на праговото На Фиг. 10-9 е показан резултата от симулацията на генератора, реа-
напрежение на MOS транзисторите, а оттам и до промяна на времената на лизиран по 2-μm CMOS технология.. Формата на сигнала е почти правоъ-
превключване на CMOS инверторите. гълна, а размахът на импулсите е равен на захранващото напрежение.
Фиг. 10-9:
Форма на тактовите импулси
на изхода на генератора.
Фиг. 10-7: CMOS кръгов генератор с управление на честотата.

На Фиг. 10-10 са показани обобщените резултати от изследването на
На Фиг. 10-8. са показани резултатите от симулацията на три CMOS генератора при стойности на напрежението VBS между -1V÷+0.4 V за n-
инвертора с минимални размери на транзисторите и напрежения между
каналните транзистори и съответно +1V÷-0.4V за p-каналните. При тези
сорса и подложката VBS съответно 0.5V, 0V и -0.5V. На входовете им е
стойности, зависимостта на честотата на тактовия генератор от напреже-
подаден идеален правоъгълен импулс, а изходите им са натоварени с кон- нието VBS е близка до линейната и се променя между 120 МHz и 220 MHz.
дензатори 0.1 pF. Трите инвертора имат различни закъснения при включ-
ване и изключване, което се дължи на различните стойности на напреже-
нието VBS за всеки от тях. Следователно, чрез плавната промяна на нап-
режението VBS на транзисторите в CMOS инверторите от Фиг.10-7, може
да се постигне промяна в закъсненията им при включване и изключване, а
оттам и промяна на честотата на кръговия генератор.
Фиг. 10-10:
Зависимост на честотата на
генератора f , MHz от
напрежението VBS ,V.
Фиг. 10-8: Въпреки сравнително тесния диапазон на управляващото напреже-

Импулсна реакция на изхода на
ние ( -1V ÷ 0.4V за n-каналните и 1V ÷ -0.4V за р-каналните транзистори),
CMOS инвертори при напрежения
VBS = - 0.5V, 0V и +0.5V. отношението на максималната към минималната работна честота клони
към 2, което, според критериите на редица автори, е много добър резултат.
При необходимост, долната граница на честотата на генератора може да се
Приложения на "ефекта на подложката" 129
понижи още повече, чрез по-голямо изменение на стойността на VBS (под

-1V за n-каналните транзистори и над +1V за р-каналните).
Предложеният подход, използващ "ефекта на подложката", може да
бъде приложен и дава подобни резултати и при схеми с по-малък (три) или
по-голям брой инвертори. Например, при генератор състоящ се от девет
инвертора, при същата технология и същия диапазон на изменение на нап-
режението VBS , измененията на честотата са от 70 MHz до 120 MHz.
Съществено предимство на предложената схема е, че за работата й
не е необходима симетрия (еднаквост) между напреженията сорс-подложка
на p- и n- каналните транзистори. Например, възможно е управлението на
честотата да се осъществи само чрез промяна на напрежението VBS на p-
каналните транзистори, което би опростило значително технологичното
изпълнение на генератора. Тази асиметрия в управляващите напрежения
няма да окаже влияние върху характера на протичащите процеси в схема-
та, а само върху конкретните стойности на генерираната честота. Проведе-
ните симулации, при стойности на напрежението VBS на p-каналните
транзистори между +1V÷ -0.4V и напрежение сорс-подложка на n-
каналните транзистори равно на нула, показаха, че честотата на генерато-
ра, съставен от пет инвертора, може да се управлява в границите 166÷190
MHz, без да се наблюдава съществена промяна във формата на изходния
сигнал и консумацията на схемата.
130 131
ЛИТЕРАТУРА 19. Гаджева Е., Т. Куюмджиев, С. Фархи. Компютърно моделиране и си-

мулация на електронни и електрически схеми с OrCAD PSpice. C., Ме-
1. Burr-Braun. Integrated Circuits Data Book. Linear Products. 1995.
ридиан 22, 2001.
2. Comlinear Corporation. 1993-1994 Databook.
20. Гребен А. Б. Проектирование аналоговых интегральных схем. Пер. с
3. Fonderie M.J., H. Huijsing. Design of Low-Voltage Bipolar Operational англ. М., "Энергия", 1976.
amplifiers. Kluwer Acad. Publ., Boston/Dordrecht/London. 1993.
21. Доневска Л. А., Д. И. Стаменов, Н. Т. Чамов, Ръководство по елект-
4. Geiger R. L., Ph. E. Allen, N.R. Strader, VLSI Design Techniques for ронни аналогови схеми и устройства, Техника, София, 1988.
Analog and Digital Circuits, McGraw-Hill Publishing Company, 1990. 22. Достал И., Операционные усилители, Пер. с англ., М., Мир, 1982.
5. Gray P.R., R. G. Meyer, Analysis and Design of Analog Integrated Circuits, 23. Златаров В. К., Л. А. Доневска, Д. И. Стаменов, И. Н. Немигенчев,
John Wiley & sons, 1984. Електронни аналогови схеми и устройства, Техника, София, 1988.
6. Ismail M., T. Fiez. Analog VLSI. Signal and Information Processing. 24. Златаров В., Л. Доневска, Д. Стаменов, С. Нихтянов, К. Аспарухова, В.
McGraw-Hill Int. Ed., 1994. Георгиев. Ръководство за курсово проектиране по електронни аналого-
7. Johns D. A., K. Martin, Analog Integrated Circuit Design, John Wiley & ви схеми и устройства. Техника, София, 1993.
Sons, Inc., 1997. 25. Манолов Е. Д. Проектиране на нисковолтов CMOS операционен усил-
8. Laker K.R., W.M.C. Sansen, Design of Analog Integrated Circuits and Sys- вател на проводимост. Годишник на ТУ - София, т. 52, 2001 г.
tems, McGraw-Hill Int. Ed., 1994. 26. Манолов Е. Д., А. Н. Попов. Схема за комутация на аналогови сигнали.
9. Ong, DeWITT. Modern MOS Technology: Processes, Devices, and Design. сп. "Електротехника и електроника", бр.3-4/1999, стр.27-30.
McGraw-Hill Publishing Company, 1986. 27. Манолов Е.Д. Анализ и оразмеряване на нелинейни схеми с MOS тран-
10. Sakurai S., M. Ismail. Low-voltage CMOS operational amplifiers. Kluwer зистори работещи в подпраговата област. Сб. доклади от 10 междуна-
Academic Publ., 1995. родна научна и научно-приложна конференция "Електроника ЕТ'2001",
т.3, стр. 201-206.
11. Smith D., M. Koen, and Arthur F. Witulski. Evolution of High-Speed Op-
erational Amplifier Arhitectures. IEEE Journal of Solid -State Circuits, Vol. 28. Манолов Е.Д. Определяне на параметрите на MOS транзисторите в
29, NO. 10, October 1994. подпраговата област. Сб. доклади от 10 международна научна и науч-
но-приложна конференция "Електроника ЕТ'2001", т.3, стр. 195-200.
12. Алексенко А, И.И. Шагурин. Микросхемотехника. Москва, 1982.
29. Манолов Е.Д. Понижаване на захранващото напрежение на CMOS ана-
13. Аллен Ф., Э. Санчес-Синенсио, Электронные схемы с переключаемы- логовите интегрални схеми чрез "ефекта на подложката", сп. "Електро-
ми конденсаторами, Радио и связь, Москва, 1989. техника и електроника", бр. 5-6/2000, стр. 31-34.
14. Ватанабэ М., Асада К., Кани К., Оцуки Т. Проектированиее СБИС. 30. Манолов Е.Д., А.Н.Попов. Широкодиапазонен CMOS кръгов генера-
Пер. с япон. - М.: -Мир, 1988. тор. сп."Електротехника и електроника", бр. 9-10/2000, стр. 11-14.
15. Вълков С. А., Микроелектронна схемотехника, Техника, София, 1985. 31. Михов Г. Цифрова схемотехника. ТУ-София, 1998.
16. Вълков С.А. Анализ и синтез на интегрални схеми. Техника, С., 1977. 32. Соклоф С., Приложение на аналогови интегрални схеми, Техника, 1990.
17. Вълков С.А. Ръководство за аудиторни упражнения по микроелектрон- 33. Шойкова Е., И. Пандиев. PSpice макромодели на операционни усилва-
на схемотехника, София, 1981. тели. Технически университет - София, 2000.
18. Вълков, С.А. Генератори на правоъгълни импулси с MOS-елементи. С., 34. Шойкова Е., С. Цанова, Д. Колев, И. Пандиев, Методология за проек-
Техника, 1982. тиране на електронни схеми с PSpice, ТУ - София, 2000.

Analog IC Manolov

Uploaded by

Document Information

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

Analog IC Manolov

Uploaded by

Copyright:

Available Formats

ЕМИЛ Д.

АНАЛОГОВИ ИНТЕГРАЛНИ СХЕМИ

ТЕХНИЧЕСКИ УНИВЕРСИТЕТ - СОФИЯ, 2002

Аналогови интегрални схеми: схемотехника и проектиране

Автор: доц. д-р инж. Емил Димитров Манолов

ИПК на ТУ-София ISBN - 954-483-315-8

СЪДЪРЖАНИЕ Глава 6. Диференциални усилватели . . . . . . . 70

Глава 5. Каскодни усилвателни стъпала . . . . . . 64

ОСНОВНИ ОЗНАЧЕНИЯ И СЪКРАЩЕНИЯ Означения и съкращения в MOS, CMOS и полеви транзистори

Означения и съкращения в електронните схеми

f( −3dB ) - гранична честота на стъпалото на ниво -3dB

GBW - произведение от стойностите на коефициента

B - биполярен n-p-n транзистор

B - биполярен p-n-p транзистор

G G - MOS транзистор с индуциран канал n тип

G G - MOS транзистор с индуциран канал p тип

УВОД В книгата са разгледани и анализирани най-разпространените схемо-

ти на модерните аналогови и аналогово-цифрови интегрални схеми. При

29.05.2002 г. Емил Д. Манолов

β Работа в инверсен нормален режим

(1-12) VBESAT ≈ (0.7 ÷ 0.9) V; dVBE ϕ T r α 1

където C js 0 е специфичния бариерен капацитет колектор-подложка при 1.3. ИНТЕГРАЛНИ ДИОДИ

1.3. 2. Променливотокова еквивалентна схема За определяне на RLIN се използва формулата

rd Cj Cd (1-32) Veff = VGS − VT ;

В тази формула Φ 0 е контактната потенциална разлика (технологичен па- WLC OX

капацитетът между сорса и слоя изолираща дифузия C j− sw e

хоризонтален p-n-p транзистор (продължение)

Означение Величина Стойност Единици

1.6.2. Oсновни параметри на 0.8 μm CMOS транзистори [7]

Означение Величина Стойност Единици

VTN Прагово напрежение за n-MOS 0.8 V

Ако схемата е реализирана с хоризонтални p-n-p транзистори, за от-

+ Схемата осигурява получаването на малки (Фиг. 2-7 а) или големи

Iout R R работата на транзисторите в активната област от характеристиката е необ-

Допълнително предимство на схемата е наличието на отрицателна +

(2-26) R o ≈ ro [1 + (g m + g mb )R] ≈ ro (1 + g m R ) , Задаващ източник на ток с операционен усилвател

Повишаване на изходното съпротивление може да се постигне и с

От (2-33) следва, че отношението на токовете зависи само от хори- k′ W1

Последователността за проектиране включва: W 5 W 6 ⎛ W 3 ⎞ Iout 100e − 6

Определяне на отношенията W/L на транзисторите. Токово огледало на Wilson

Модифицирано токово огледало на Wilson

3. ВЕРИГИ ЗА УСТАНОВЯВАНЕ НА ПОСТОЯННО- VBE1 ϕT ⎛ IC1 ⎞

На Фиг. 3-3 е показана схема за стабилизация на режима, използваща

VCC Окончателно за VREF се получава

Формулите (3-22) и (3-23) са валидни, ако напреженията

4. СТЪПАЛА С ДИНАМИЧЕН ТОВАР 1 1

VCC Стъпало ОК с динамичен товар

VDD 4.2.2. Стъпала с еднотипни транзистори

Коефициентът на усилване и изходното съпротивление на схемата се

5.2. КАСКОДНИ СТЪПАЛА С MOS ТРАНЗИСТОРИ M1

VDD Каскод с активен товар

Обобщената схема на диференциалния усилвател с биполярни тран-

напрежение VCC са свързани два еднакви товара LOAD. Обикновено, в

VCC Коефициентът на дискриминация K F е

Tаблица 6-1 2ID1 2ID 2

6. 2. ДИФЕРЕНЦИАЛНИ УСИЛВАТЕЛИ С MOS ТРАНЗИСТОРИ 2ISS

Стръмността G m на схемата е равна на стръмността на всяко от ра- За K F се получава

Tаблица 6-2 ходното съпротивление за диференциалните сигнали е равно на половина-

транзистори, n-p-n двойката ще работи при напрежения от VCMIN =−0.5V до g m1

Q11 Q10 Q5 Q6 Фиг. 6-11: VCC

Входът на стъпалото е реализиран по схема ОК-ОВ (Q1-Q3, Q2-Q4) с Vin+ Vin- D

емитера на супербета транзисторите се използва полеви транзистор с p-n

Фиг. 6-13: Защита на Q1 и Q2 Фиг. 6-14: Защита на Q1 и Q2

ДУ с компенсация на входните токове