128

8.0 Sekvenční logické obvody

Až dosud jsme se seznamovali s obvody, které na změnu vstupní kombinace reagují okamžitě. Bez
ohledu na předchozí kombinaci vstupních stavů. Těmto obvodům se říká kombinační. Sekvenční se od nich liší v
tom, že na stav výstupu má vliv nejen okamžitá kombinace vstupních stavů, ale i kombinace bezprostředně
předcházející. Sekvenční obvody obsahují tedy paměťové prvky. Uchovávají výsledky předchozích operací a
reagují na ně. Hlavními prvky sekvenčního zařízení jsou:
• klopné obvody
• registr
• posuvný registr
• čítač
Sekvenční logické operace jsou zpravidla řízeny nějakým periodickým číslicovým signálem. Tento
signál se v praxi označuje jako hodinový puls (anglicky clock).
Sekvenční obvody se dále dělí na :
• asynchronní
• synchronní
Základní rozdíl mezi těmito obvody je ten, že u synchronních obvodů jsou všechny hodinové vstupy zapojeny
do jednoho bodu a všechny reagují na stejnou náběžnou hranu. U těchto obvodů obvykle nevznikají dynamické
hazardy, ale jsou většinou složitější. Maximální dosažitelný kmitočet čítače je dán zpožděním na jednom stupni
čítače, to je průchodem signálu klopným obvodem. Mnohdy je nezbytné, aby čítač načítal číslo X a vrátil se do
počátečního stavu, odkud začne čítat znovu. Takovýto čítač pracuje v modulo N, kdy číslo
N=X+1
Kde X je nejvyšší načítané číslo a 1 je návrat do počátečního stavu.
U asynchronních obvodů je aktivní signál (náběžná či spádová hrana) odvozován od předchozího stupně.
Vzhledem k tomu pak vznikají díky rychlosti šíření signálu přes jednotlivé stupně časová zpoždění a tím i
dynamický hazard. To proto, že signály nepřicházejí například na dekodér naráz, ale postupně se po nějakou
dobu mění.

8.1 Asynchronní sekvenční obvody

V tomto případu se jedná vlastně jen o čítače. Čítače se skládají z klopných obvodů, které jsou zavazbeny jako
děličky vstupních impulsů (obr. 8.1). U klopného obvodu JK „master-slave“ jsou 2 možnosti zapojení vstupů.
Jedna možnost je (zcela vlevo) propojení všech vstupů a jejich připojení na úroveň logické 1. Z pravdivostní
tabulky pak vyplývá, že takto zapojený obvod na každý vstupní impuls změní svůj výstupní stav na opačný.
Vstupní frekvenci dělí 2. Druhá možnost je zavazbení výstupů na vstupy (uprostřed), kdy se dosáhne opět
stejného efektu. Zapojení s klopným obvodem typu D pracuje tak, že negovaný výstup je připojen na datový
vstup. Po příchodu hodinového impulsu se na výstup Q přepíše stav z výstupu Q a výstup Q se změní na opačný.
Tento opačný stav se přepíše na výstup Q při příchodu dalšího hodinového impulsu. Vždy je však nutno si dát
pozor na kterou hranu jednotlivé klopné obvody překlápějí. Zda na náběžnou hranu jako u obvodů typu D, nebo
spádovou hranu jako u obvodů JK „master-slave“.

Obr. 8.1 Úprava klopných obvodů jako děličky frekvence 2

 129

Takto zavazbené jednotlivé klopné obvody překlápějí po příchodu tolika impulsů, kolik je hodnota váhy, kterou
představují (na kterém místě kaskády se nacházejí). To znamená váhy 20, 21, 22, 23 atd. Je-li kaskáda složena ze
4 klopných obvodů, může čítat maximálně do 16, což znamená nejvyšší načítané číslo je 15 a při příchodu 16
impulsu návrat do počátečního stavu (0). Takovýto čítač čítající modulo 16 je na obrázku 8.2 a průběhy impulsů
na jeho vstupu a výstupech je na obrázku 8.3 Tento průběh se nazývá též časový diagram. Jako hodinové pulsy
v kaskádě klopných obvodů slouží vždy výstup Q z předchozího klopného obvodu. To znamená, že při návratu
tohoto předchozího členu do původního stavu (Q se mění z logické 1 na logickou 0) se překlápí další člen do
stavu Q = 1.

Obr. 8.2 Schéma zapojení binárního asynchronního čítače modulo 16

Obr. 8.3 Průběh impulsů na vstupu a výstupech binárního čítače z obrázku 8.2

Obr. 8.4 Asynchronní čítač modulo 10 realizovaný z klopných obvodů typu D a logického členu.

Obr. 8.5 Časový diagram asynchronního čítače modulo 10 realizovaný z klopných obvodů typu D
 130

Je-li potřeba upravit délku cyklu, je výhodné využít nulovacích vstupů obvodů (obr. 8.4). Na součinový člen se
z výstupu Q přivede potřebná kombinace a výstupem součinového členu se provádí nulování klopných obvodů
tak, aby se dostaly do žádaného stavu (výchozí stav nemusí být 0, ale i jiná kombinace). Jak si však můžeme
všimnout na obrázku 8.5 nastává v tomto zapojení hazardní stav , kdy při kombinaci 10 (váhy 8 a 2) se generuje
krátký nulovací impuls a po celou tuto dobu je kombinace na výstupu klopných obvodů. U řady zapojení však
tento hazard nemusí vadit. V některých případech je nepřekonatelnou překážkou a je třeba použít synchronního
čítače.
Obvod 7490 je označován jako integrovaný dekadický čítač, který může pracovat jako čítač 2 a 5 a jejich
kombinací pak jako dekadický. Podle jeho zapojení pak závisí na výsledné střídě, která může být buď
asymetrická (obr. 8.6a), nebo symetrická (obr. 8.6b).

Obr. 8.6a Asymetrické zapojení čítače Obr. 8.6b Symetrické zapojení čítače

R0(1) R0(2) R9(1) R9(2) Výstup

H H L X D C B A
H H X L L L L L
X X H H L L L L
X L X L H L L H
L X L X čítá
L X X L čítá
X L L X čítá
Tab. 8.1 Pravdivostní tabulka obvodu 7490

Příkladem dalšího integrovaného obvodu je čítač 7493 , což je binární čítač modulo 16. Na obrázku 8.7 je jeho
schéma. Tento čítač má navíc 2 nulovací vstupy realizované hradlem AND.

Obr. 8.7 Schéma čítače modulo 16 a jeho zjednodušená verze značky

 131

Díky 2 nulovacím vstupům lze s tímto integrovaným čítačem snadno realizovat i jiné modulo čítače. Na obrázku
8.8 je zapojen čítač modulo 9. Schéma je nakresleno v zjednodušené formě.

Obr. 8.8 Čítač modulo 9

Při velkých dělících poměrech, kdy lze číslo rozložit na vzájemně nesoudělná čísla, je možné sestavit paralelní
dělič místo až dosud uváděných děličů sériových. Výsledný dělící poměr je dán součinem dílčích děličů (obr.
8.9).

Obr. 8.9 Dělička se třemi obvody 7493 s dělícím poměrem 2145

8.2 Synchronní sekvenční obvody

8.2.1 Registry
Registr je soubor x paralelně pracujících klopných obvodů, do kterých se naráz zapíše přivedená paralelní
informace (obr. 8.10). V každém klopném obvodu (též paměťové buňce – anglicky cell) je zaznamenám 1 bit.
Registry mají různou šíři a většinou jsou realizovány registry pro 4, 8, 16, 32 a 64 bitů. Z registru lze
mnohonásobně číst (kopírovat zapsanou informaci). Informace se z něj při zapnutém napájení neztrácí, lze jen
tuto informaci změnit zápisem, nebo-li přepsat.

Obr. 8.10 Registr o šíři 8 bitů

 132

8.2.2 Posuvné registry

Posuvné registry lze rozdělit na registry :
• s bipolárními tranzistory
• s unipolárními tranzistory
Posuvné registry s unipolárními tranzistory lze dále dělit na :
• statické
• dynamické
A obě tyto skupiny na :
• dvojfázové
• vícefázové
Jejich použití je například možnost zpoždění, či přivedení příslušných bitů na dané místo v potřebném pořadí ve
vhodný okamžik.

8.2.2.1 Posuvné registry s bipolárními tranzistory

Každý posuvný registr se skládá z kaskády klopných obvodů. V každém klopném obvodu (též paměťové buňce
– anglicky cell) je zaznamenán 1 bit. Při každém impulsu se informace posune o 1 krok vpřed. To znamená, že
z prvé buňky se posune informace do druhé buňky, informace z druhé buňky pak do buňky třetí atd. Tyto
registry mohou být jak sériové (obr. 8.11), tak i s možností paralelního zápisu (obr. 8.12). Posledně jmenovaný
registr umožňuje přeměnu přišlého sériového signálu na paralelní či naopak.

Obr. 8.11 Sériový posuvný osmitaktní registr 7491

Obr. 8.12 Posuvný registr z klopných obvodů typu D

Na obrázku 8.13 je posuvný registr s možností paralelního zápisu. Má sériový vstup SI (Seriál Input), nulování
CL (Nlear), možnost paralelního zápisu dat PE (Preset Enable) které jsou v daném okamžiku na vstupech Pa –
Pe. Hodinové pulsy přichází na vstup CLK (Clock) a paralelní výstupy jsou A – E. Takovýto obvod se může
používat na převod sériových dat na paralelní a naopak.
Existuje celá řada různých posuvných registrů, kterými se však nebudeme dále zabývat.
 133

Obr. 8.13 bitový posuvný registr s možností paralelního zápisu dat 7496

8.2.2.2 Posuvné registry s unipolárními tranzistory

Dynamické registry
Dynamický registr je jednoduchý a má maximálně 6 tranzistorů (obr. 8.14) včetně těch, které tvoří odporovou
zátěž a jsou ve schématu označovány Rz. Tato odporová zátěž má odpor nejméně 10x větší než tranzistor
v otevřeném stavu. Na jeho elektrodu je přivedeno plné napájecí napětí, ale izolační vrstva je silnější, takže
intenzita elektrického pole
E = U/d

Obr. 8.14 Schéma dynamické posuvného registru MOS

Obr. 8.15 Realizace odporové zátěže na tranzistoru MOS

která otevírá tranzistor není na plné otevření dostatečně velká a tranzistor je jen v pootevřeném stavu (obr. 8.15).
Funkce registru je celkem prostá. Je-li na vstupu úroveň logické 1, uvede se tranzistor T1 do vodivého stavu a
bod B získá potenciál země. Při příchodu impulsu Φ1 se na potenciál země dostane též elektroda tranzistoru T3 a
bod C přejde do stavu logické 1. S příchodem impulsu Φ2 přejde do stavu logické 1 též bod D. Lze říci, že
tranzistory T1 a T3 jsou invertory a tranzistory T2 a T4 řízené kontakty ovládané signály Φ1 a Φ2 (obr. 8.16).

Obr. 8.16 Dynamický posuvný registr MOS v blokovém zapojení

 134

Obr. 8.17 Fázový diagram dynamického posuvného registru

Informace se v tomto registru uchovává jen po určitou dobu. Je to způsobeno nábojem na úmyslně vytvořené
parazitní kapacitě elektrody, protože díky nedokonalému izolantu dochází k vybíjení této kapacity a postupné
ztrátě informace. Rychlost vybíjení nám dává i rychlost ztráty informace. Proto nelze používat tyto obvody při
kmitočtech menších než cca 1 kHz. A naopak maximální kmitočet řídících impulsů je dán nejkratší nutnou
dobou k nabití vstupních kapacit a proto lze tyto posuvné registry používat podle typu jen asi do 6 MHz.

Statické registry
Změnou sledu spínačů, invertorů a přidáním vazebního tranzistoru T5 mezi body B a D se získá statický registr
(obr. 8.18). Tranzistor T5 je řízen impulsem Φ3, což je upravený impuls Φ2 (zpožděný dvojitou negací). Impuls
Φ3 je generován v okamžiku, kdy impuls Φ1 je ve stavu logické 0. Činnost tohoto registru se podobá činnost
dynamického registru až na činnost tranzistoru T5, který je impulsem Φ3 otevřen, čímž vznikne kladná zpětná
vazba. Je to v podstatě klopný obvod, jehož křížové vazby jsou ovládány tranzistory T3 a T5. Doba trvání
informace je dána dobou trvání signálů Φ2 a Φ3.

Obr. 8.18 Schéma statického posuvného registru MOS

Obr. 8.19 Statický posuvný registr MOS v blokovém zapojení

 135

Obr. 8.19 Fázový diagram statického posuvného registru MOS

Obr. 8.20 Generace impulsu Φ3

8.2.3 Čítače
Existují různá „osvědčená“ zapojení čítačů čítajících v běžných kódech. Potřebujeme-li však čítat v kódu méně
běžném nastávají potíže s jeho rychlým a spolehlivým návrhem. Nemusí to být jen čítač, ale i generátor různé
posloupnosti binárních čísel a podobně. Tento postup si ukážeme nejlépe na příkladu.

Příklad
Je potřeba čítač modulo 8 jako generátor posloupnosti čísel : 2, 5, 6, 4, 7, 0, 1 a 3.
Tato čísla se rozepíší do tabulky 8.2 jako binární čísla.

Číslo impulsu A B C
0 0 1 0
1 1 0 1
2 0 1 1
3 0 0 1
4 1 1 1
5 0 0 0
6 1 0 0
7 1 1 0

Tab. 8.2 Tabulka posloupnosti čísel

Čítač nabývá celkem 8 stavů a proto vystačí se 3 klopnými obvody JK „master-slave“. Každý obvod se označí
jedním z písmen A, B, C. Tabulka se přenese do mapy přechodů (obr. 8.21).

C
B
5 3 2 0
A 6 1 4 7

Obr. 8.21 Mapa přechodů

 136

Protože se bude pracovat s klopnými obvody JK „master-slave“ je třeba si připravit též pravdivostní tabulku
tohoto obvodu (tab. 8.3) s jejíž pomocí se provede částečná minimalizace.

J K Qt+1
0 0 Q
0 1 0
1 0 1
1 1 Q

Tab. 8.3 Pravdivostní tabulka obvodu JK „master-slave“

Nejprve se vyřeší obvody klopného obvodu A. Sleduje se, jak se při přechodu z jednoho stavu čítače do druhého
mění stav výstupu klopného obvodu A. V mapě přechodů (obr. 8.22) se začíná sledovat přechod A ze stavu
logické 0 do stavu logické 1 ve směru šipek a končí se přechodem ze 7 do 0.

5 3 2 0
A 6 1 4 7

Obr. 8.22 Mapa přechodů pro klopný obvod A

Přechodem z 0 do 1 (číslo impulsu z tab. 8.43 - je to část tabulky 8.2) se mění stav výstupu z logické 0 do
logické 1. Tento stav podle pravdivostní tabulky vypadá tak, že na vstupu J musí být stav logické 1 a na vstupu
K nezáleží. Proto do mapy pro logický člen AJ se vepíše na místo výchozího stavu 0 a pro člen AK znak x, který
značí, že na vstupu může být jak signál logické 0, tak i signál logické 1, tj. že na stavu nezáleží.

Číslo impulsu A
0 0
1 1
2 0
3 0
4 1
5 0
6 1
7 1

Tab. 8.4 Část tabulky pro sledování přechodů

C C
B B
A 1 1 0 1 A x x x x
x x x x 0 1 1 1

mapy pro
vstupní logický člen J klopného obvodu A vstupní logický člen K klopného obvodu A

Obr. 8.23 Mapy pro daný příklad

Pro přechod ze stavu 1 do stavu 2 se mění stav výstupu z logické 1 do logické 0. V pravdivostní tabulce tomu
odpovídá stav, kdy na vstupu K musí být signál logické 1 a na vstupu J nezáleží.. Proto se do mapy pro člen AJ
vepíše na místo prvního stavu x a pro člen AK signál logické 1 (obr. 8.23). Při přechodu na mezistavy 2 a 3
zůstává výstup ve stavu logické 0 a proto podle pravdivostní tabulky musí být na vstupu J signál logické 0 a na
vstupu K nezáleží. Do mapy pro člen AJ se vepíše místo druhého stavu 0 a pro člen AK x. Takto se postupuje až
do přechodu mezi stavem 7 a 0. Stejně postupujeme i pro klopné obvody B a C s tím rozdílem, že se sleduje, kdy
klopný obvod B (C) nabývá logických hodnot 0 a 1 pro B (C). Mapy jsou uvedeny na obrázku 8.24.
 137

C C C
B B B
A 1 1 0 1 A 0 1 x x A 0 x x 1
x x x x 1 1 x x 0 x x 0

AJ BJ CJ

C C C
B B B
A x x x x A x x 1 1 A x 0 0 x
0 1 1 1 x x 1 0 x 0 1 x

AK BK CK

Obr. 8.24 Mapy pro vstupy JK klopných obvodů A, B, C

Výsledné rovnice minimalizované z map, podle kterých se bude realizovat zapojení jsou :

AJ = B + C BJ = A + C CJ = A . B
AK = B + C BJ = A + C CJ = A . B

Obr. 8.25 Schéma zapojení k výše uvedenému příkladu

Takto byl vyřešen čítač čítající směrem vpřed. Obdobně lze vyřešit čítač čítající vzad nebo obousměrně čítající
čítač. Nejprve se opět určí kód (tab. 8.5). Pro směr S = 1 je směr vpřed, pro S = 0 je směr vzad. Tabulka se
přenese do mapy přechodů (obr. 8.26). Z této mapy se převede přepis do tabulek příštích stavů pro jednotlivé
logické členy (obr. 8.27). Schéma zapojení obousměrného čítače realizované podle rovnic je na obr. 8.28.
 138

Současný stav příští stav

Číslo v S=1 S=0
bin. kódu D C B A D C B A D C B A
0 0 0 0 0 0 0 0 0 1 0 0 1
1 0 0 0 1 0 0 1 0 0 0 0 0
2 0 0 1 0 0 0 1 1 0 0 0 1
3 0 0 1 1 0 1 0 0 0 0 1 0
4 0 1 0 0 0 1 0 1 0 0 1 1
5 0 1 0 1 0 1 1 0 0 1 0 0
6 0 1 1 0 0 1 1 1 0 1 0 1
7 0 1 1 1 1 0 0 0 0 1 1 0
8 1 0 0 0 1 0 0 1 0 1 1 1
9 1 0 0 1 0 0 0 0 1 0 0 0
Tab. 8.5 Tabulka stavů obousměrného čítače

B
C
D D

A 0 8 x 4 6 x x 2
S 1 9 x 5 7 x x 3
1 9 x 5 7 x x 3
0 8 x 4 6 x x 2

Obr. 8.26 Mapa přechodů obousměrného čítače

B B
C C
D D D D
A 1 1 x 1 1 x x 1 A 1 1 x 1 1 x x 1
S x x x x x x x x S x x x x x x x x
x x x x x x x x x x x x x x x x
1 1 x 1 1 x x x 1 1 x 1 1 x x x
AJ = 1 AK = 1
 139

B B
C C
D D D D
A 0 1 x 1 x x x x A x x x x 1 x x 1
S 0 0 x 0 x x x x S x x x x 0 x x 0
1 0 x 1 x x x x x x x x 1 x x 1
0 0 x 0 x x x x x x x x 0 x x 0
BJ = A .X . D + A . X . D + A . X . C BK = A . X + A . X

B B
C C
D D D D
A 0 1 x x x x x 0 A x x x 1 0 x x X
S 0 0 x x x x x 0 S x x x 0 0 x x x
0 0 x x x x x 1 x x x 0 1 x x x
0 0 x x x x x 0 x x x 0 0 x x x
CJ = A . S . D + A . S . B CK = A . B . S + A . B . S

B B
C C
D D D D
A 1 x x 0 0 x x 0 A x x x x x x x X
S 0 x x 0 0 x x 0 S x 0 x x x x x x
0 x x 0 1 x x 0 x 1 x x x x x x
0 1 x 0 0 x x 0 x 0 x x x x x x
DJ = A . S . B . C + A . S . B . C DK = A . S + A . S

Obr. 8.27 Mapy pro vstupy JK obousměrného synchronního čítače modulo 10

 140

Obr. 8.28 Schéma zapojení obousměrného synchronního čítače modulo 10 z příkladu

 141

8.2.4 Dodatky
Sériová sčítačka
Sériová sčítačka pracuje tak, že se 2 čísla v binárním kódu zapíší do posuvných registrů a poté se provádí
součet v jednobitové sčítačce (obr. 8.29). Přenosy do vyšších řádů jsou zaznamenávány do klopného obvodu a
uplatňují se až v následném kroku součtu. Veškerá činnost je řízena hodinovými impulsy.

Obr. 8.29 Sériová sčítačka

Číslicově řízený multivibrátor
Číslicově řízený multivibrátor (obr. 8.30) je speciální případ číslicového řízení kmitočtu. Proměnný kmitočet se
získá změnou časové konstanty
τ = RC
Změny konstanty se nejlépe dosáhne změnou odporu. Budou-li rezistory R1: R2 : R3 : R4 v poměru 1 : 2 : 4 : 8,
pak je možné tento kmitočet měnit po skocích základního kmitočtu f (tab. 8.6) a to číslicovým ovládáním
logických členů binárním kódem. Kmitočet je měnitelný po skocích (0 – 15)f. Rezistory se připínají signálem
logická 0 na vstupy logických členů. Jsou použity logické členy s otevřeným kolektorem. Pokud je na vstupu
členu signál logická 1, je na jeho výstupu signál logická 0, rezistor je uzemněn a tím odpojen od obvodu přes
diodu (D1 až D4). Je-li připnuto k obvodu několik rezistorů, je výsledný odpor jejich paralelní kombinací. Jako
vlastní obvod multivibrátoru je použit dvojitý monostabilní klopný obvod s vnější vazbou. Jeden
z monostabilních klopných obvodů má konstantní velmi krátký čas a u druhého monostabilního klopného
obvodu je délka pulsu výše popsaným způsobem řízena.

Bin. číslo Kmitočet Bin. Číslo Kmitočet

0 15f 8 7f
1 14f 9 6f
2 13f 10 5f
3 12f 11 4f
4 11f 12 3f
5 10f 13 2f
6 9f 14 1f
7 8f 15 0f
Tab. 8.6 Tabulka rozsahu číslicového řízení kmitočtu
 142

Obr. 8.30 Číslicově řízený multivibrátor

8.3 Kontrolní otázky

1. Nakresli a vysvětli zapojení binárního asynchronního čítače modulo 8 s klopnými obvody typu D včetně
časového diagramu.
2. Nakresli a vysvětli zapojení binárního asynchronního čítače modulo 10 s klopnými obvody typu D včetně
časového diagramu.
3. Vysvětli činnost registru.
4. Vysvětli činnost posuvného registru.
5. Vysvětli činnost sériové sčítačky.