1.

trong initial, sig_a phải dc khai báo bằng data type: reg
2. ko viết cùng 1 biến LHS trong những initial khác nhau để tránh racing problem
3. tín hiệu, vector nhiều bit phải khai báo range [MSB:LSB]
VD 8 bit: [7:0], dùng hexa, decimal được
4. để tạo 1 tín hiệu lặp lại mãi mãi, sử dụng always construct
5. để tạo những pattern dạng sóng giống nhau, dùng task
6. giá trị của 1 tín hiệu thay đổi làm cho giá trị 1 tín hiệu khác thay đổi, dùng @
(sig_trig)
7.

3-1. mô tả cổng logic AND, dùng assign, in_a và in_b dc tạo ra bằng initial
construct.
dùng input port hay output port khi input và output đến module '
còn đây input output trong cổng logic nên ko define
dùng reg cho in_a, in_b vì trong initial construct

thử comment usr_sim rồi 22h30-13h30

sửa lỗi puts error trong testcase + comment