ĐIỆN TỬ SỐ

CHƯƠNG 3: MẠCH LOGIC TỔ HỢP

1
Trần Thị Anh Xuân – 3i
 Chương 3. Mạch Logic tổ hợp

3.1 Khái niệm

3.2 Một số mạch logic tổ hợp MSI
3.2.1. Mạch mã hóa
3.2.2.Mạch giải mã
3.2.2.Mạch chọn kênh
3.2.4. Mạch phân kênh
3.2.5. Các mạch số học
3.3.Thiết bị logic khả trình PLD (Programmable Logic Device)
3.3.1. Mảng logic khả trình PLA
3.3.2. Logic mảng khả trình PAL
3.3.3. Logic mảng khả trình PROM
2
Trần Thị Anh Xuân – 3i
 Chương 3: Mạch Logic Tổ Hợp
3.1. Khái niệm
• Mạch logic tổ hợp (Combinational Logic
Circuit)
– Giá trị biến ra tại một thời điểm, chỉ phụ
thuộc tổ hợp giá trị biến vào tại thời diểm
đó: Qit = Q(At,Bt,Ct)
– Là mạch logic không nhớ
• Có 2 bài toán logic tổ hợp:
– Bài toán phân tích:
• Biết mạch logic → n/vụ: tìm các biểu thức logic mô tả mối quan
hệ giữa các biến vào và biến ra
– Bài toán tổng hợp:
• Biết yêu cầu điều khiển của bài toán logic → n/v: xây dựng
mạch logic
3
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.Một số mạch logic tổ hợp MSI
• 3.2.1. Mạch mã hóa
• 3.2.2.Mạch giải mã
• 3.2.2.Mạch chọn kênh
• 3.2.4. Mạch phân kênh
• 3.2.5. Các mạch số học

4
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.1. Mạch mã hóa
• Mã hóa là việc sử dụng ký hiệu để biểu diễn đặc trưng cho
một đối tượng nào đó
– Ký hiệu tương ứng với một đối tượng được gọi là từ mã
• Mạch mã hóa:
– Chức năng: thực hiện việc mã hóa tín hiệu tương ứng với các
đối tượng thành các từ mã nhị phân

5
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.1. Mạch mã hóa
• Ví dụ: Mã hóa một bàn phím gồm 10 phím
– Mỗi phím được gán 1 từ mã khác nhau
– Khi 1 phím được nhấn → bộ mã hóa sẽ đưa ra đầu ra là từ
mã tương ứng đã gán cho phím đó
– Bàn phím có 10 phím → mã số phải có ít nhất 4 bit: mã
BCD

6
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.1. Mạch mã hóa
• Hoạt động → Mã ưu tiên
– Nếu 2 hoặc nhiều phím đồng thời được nhấn, thì bộ mã hóa
chỉ coi như 1 phím được nhấn: là phím có mã cao nhất
• Ví dụ: Khi các phím 3, 5, 7 cùng được nhấn → mã ra là 0111
• Encoder 74LS147:
– 9 lối vào tích cực thấp (tương ứng với số thập phân từ 1-9)
– Số 0 tương ứng khi không có phím nào từ 1 đến 9 nhấn
– 4 lối ra tích cực thấp là mã BCD đảo bit

7
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.1. Mạch mã hóa
• Encoder 74LS147:
– 9 lối vào tích cực thấp (tương ứng với số thập phân từ 1-9)
– Số 0 tương ứng khi không có phím nào từ 1 đến 9 nhấn
– 4 lối ra tích cực thấp là mã BCD đảo bit

8
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.1. Mạch mã hóa
• Encoder 74LS147:

9
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.2.Mạch giải mã

10
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.2.Mạch giải mã
• Thành lập mạch giải mã:
– Xác định số đầu vào, số đầu ra, các đầu vào điều khiển và
tính tích cực của chúng
– Thành lập bảng chân lý và tìm biểu thức logic tối giản
– Dùng các cổng logic cơ bản để xây dựng mạch
• VD1: Thành lập mạch giải mã 2/4:
– 2 biến nhị phân vào: A (LSB), B
– 4 biến ra: tích cực mức thấp
– 1 lối vào cho phép làm việc, tích cực mức thấp

11
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.2.Mạch giải mã
• VD2: Mạch giải mã 4/10: mạch IC 74LS42
giải mã BCD ra thập phân
(BCD/DEC)
– Có 4 lối vào mã BCD: A (LSB), B,
C, D
– 10 lối ra để chỉ 10 số thập phân:
0 ÷ 9: tích cực ở mức thấp

12
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.2.Mạch giải mã

13
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.2.Mạch giải mã - Ứng dụng
• Giải mã địa chỉ:
– Giải mã hàng, giải mã cột của bộ nhớ: chọn ô nhớ trong bộ
nhớ
– Giải mã chọn chip cho phép các vi mạch làm việc
– Giải mã chọn các cổng vào/ra kết nối ngoại vi trong hệ thống
vi xử lý, vi điều khiển,…
• Địa chỉ: là tín hiệu logic cho phép làm việc của một phần tử hoặc
của một khối chức năng được mã hóa bằng 1 số nhị phân N bit

14
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.2.Mạch giải mã - Ứng dụng
• Thực hiện các hàm logic tổ hợp:
– Mỗi lối ra của mạch giải mã là một tổng đủ hoặc một tích đủ
của các biến độc lập
– Ví dụ: Dùng mạch giải mã để xây dựng một mạch logic:

15
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.3.Mạch dồn kênh (Multiplexer - MUX)
• Là mạch logic tổ hợp có N đầu vào thông tin và 1 đầu ra
– Mạch chọn kênh 8:1
• 8 đường dữ liệu và và 1 đường
dữ liệu ra

– Chọn 1 trong các dữ liệu vào song

song I0 , I1 ,… → để đưa ra ngõ ra Y
(kênh truyền nối tiếp) bằng một mã
chọn ở các ngõ vào chọn (địa chỉ)
A, B, C
• N đầu vào thông tin → cần m đầu vào địa chỉ, sao cho
2m = N
• Đầu điều khiển cho phép làm việc E 16
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.3.Mạch dồn kênh (Multiplexer - MUX)
• Là mạch logic tổ hợp có N đầu vào thông tin và 1 đầu ra
– Mạch chọn kênh 4:1

17
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.3.Mạch dồn kênh (Multiplexer - MUX) -Ứng dụng
• Dùng MUX để thiết kế các mạch logic tổ hợp

18
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.2.Mạch dồn kênh (Multiplexer - MUX) - Ứng dụng
• Dùng MUX để thiết kế các mạch logic tổ hợp
– VD: Dùng đa hợp 8:1 để xây dựng mạch logic
• Mở rộng kênh ghép
– VD: Dùng 2 MUX 8:1 để tạo ra MUX 16:1
• Chuyển dữ liệu từ song song sang nối tiếp

19
TS. Trần Thị Anh Xuân
 3.2.3 Mạch dồn kênh

Fig 9-1. 2-to-1 Bộ dồn kênh và khóa chuyển mạch tương tự

Phương trình logic(pt Boolean) của bộ dồn kênh 2:1

Z = A' I 0 + AI1 20
3.2.3 Mạch dồn kênh

Fig 9-2. Bộ dồn kênh (1)

Phương trình logic(pt Boole) của bộ dồn kênh 4:1

Z = A' B' I 0 + A' BI1 + AB' I 2 + ABI3 21

 3.2.3 Mạch dồn kênh
Cách thực hiện bộ dồn kênh
Z = A’B’I0 + A’BI1 + AB’I2 + ABI3
= m0I0 + m1I1 + m2I2 + m3I3 ( mi : ith Minterm )
I0
I1
z
I2

Mạng AND-OR
I3

A B

22
3.2.3 Mạch dồn kênh

Fig 9-2. Bộ dồn kênh (2)

Phương trình logic(pt Boole) của bộ dồn kênh 8:1

Z = A' B' C ' I 0 + A' B' CI 1 + A' BC ' I 2 + A' BCI 3
+ AB' C ' I 4 + AB' CI 5 + ABC ' I 6 + ABCI 7 23
3.2.3 Mạch dồn kênh

Fig 9-2. Bộ dồn kênh tổng quát 2n:1

Phương trình logic(pt Boole) của bộ dồn kênh 2n:1

2 n −1
Z =  mk I k
24
k =0
3.2.3 Mạch dồn kênh

Fig 9-3. Sơ đồ Logic cho bộ dồn kênh 8:1

25
3.2.3 Mạch dồn kênh

Fig 9-4. Quad Multiplexer Used to Select Data

26
3.2.3 Mạch dồn kênh

Fig 9-5. Quad Multiplexer with Bus Inputs and Output

27
Ứng dụng của bộ dồn kênh và bộ phân kênh

28
 Ứng dụng: Bộ dồn kênh
(4-bit word selector): A=(a3 a2 a1 a0)

A B
4 4 A= ( a3a2a1a0 ) Sel C
B= ( b3b2b1b0 )
sel 0 A
1 B
4 C= ( c3c2c1c0 )
C
a3 b3 a2 b2 a1 b1 a0 b0

sel 2-to-1 2-to-1 2-to-1 2-to-1

c3 c2 c1 c0
29
 Thực hiện hàm logic tổ hợp

F ( A, B,C) = A'B'+ AC = A'B'+ AC(B + B')

= 1 ×A'B'+ AB'×
C + AB ×C + ( A'B ×0)
00 10 11 01

1 I0 AB Z
C I1 00 1
Z=A’B’+AC 01 C
0 I2
10 0
C I3
11 C

A B
30
Ví dụ:Sử dụng bộ dồn kênh 8-to-1 thực hiện hàm F(A,B,C)

AB 1 I0
00 01 11 10 D 1 D I1
CD 1 0 0 I2 8-to-1
ABC
00 1 0 1 1 0 1 I3 MUX
I4 Z
= 000
01 1 0 0 0 I1=D D’
D I5
11 1 1 0 1 D
10 0 1 1 0 0 1 D’ I6
D’ I7
1 0
ABC = 001 ABC = 101
I6=D’ A B C

31
Ví dụ:Sử dụng bộ dồn kênh 8-to-1 thực hiện hàm F(A,B,C)
ABC Z

0 000 1
1 001 D F = A’B’C’ + B’CD + A’BC + A’BC + AC’D’
2 010 0 (Từ bản đồ K-map)
3 011 1 AB
00 01 11 10
4 100 D’
ABD Z
CD 1 0 1 1
5 101 D 0 000 C’
1 001 1
00 1 0 0 0
6 110 D’
7 111 D’ 2 010 C 01
3 011 C 11 1 1 0 1
4 100 C’
10 0 1 1 0
5 101 C I0=C’ I1=1
6 110 1 I2=C I3=C
7 111 0 I4=C’ I5=C
I6=1 I7=0

32
Ví dụ:Sử dụng bộ dồn kênh 4-to-1 thực hiện hàm F(A,B,C)
AB AB=00
CD 00 01 11 10 C’ I0 CD I1
00 1 0 1 1 D C I1 Z 00 1
01 1 0 0 0 C’ I2 01 1

11 1 1 0 1 D 11 1
D’ I3 10 0
10 0 1 1 0
AB=01 AB=10 AB=11 A B
CD I1 CD I1 CD I1

00 0 00 1 00 1
I 0 = (CD') = C'+D
01 0 01 0 01 0
I1 = C
11 1 11 1 11 0
I 2 = C'D'+CD = C'D
10 1 10 0 10 1
I 3 = D'

33
Tạo các kết nối

⚫ Kết nối trực tiếp điểm-điểm giữa các cửa

✓ wires we've seen so far
⚫ Điều khiển một trong các đầu vào đến một đầu ra duy
nhất--- Bộ dồn kênh
⚫ Điều khiển một đầu vào duy nhất đến một trong số các
đầu ra --- Bộ phân kênh
control control

multiplexer demultiplexer 4x4 switch

34
Bộ dồn kênh và bộ phân kênh

⚫ Chuyển đổi thực hiện bộ dồn kênh và bộ phân kênh

✓ Có thể được đưa vào các mạng chuyển đổi có kích
thước tùy ý
✓ Được sử dụng để thực hiện mối liên kết multiple-
source/multiple-destination

A Y A Y

B Z Z
B
35
Bộ dồn kênh và bộ phân kênh

⚫ Sử dụng bộ dồn kênh/bộ phân kênh trong các kết nối

đa điểm
A0 A1 B0 B1

MUX Sa MUX Sb multiple input sources

A B

Sum

Ss DEMUX multiple output destinations

S0 S1 36
Bộ dồn kênh/Bộ chọn
⚫ Bộ dồn kênh/bộ chọn: khái niệm chung
✓ 2n đầu vào dữ liệu,n đầu vào điều khiển (gọi là chân
chọn) và một đầu ra dữ liệu
✓ Dùng để kết nối 2n các điểm đến một điểm duy nhất
✓ Những giá trị ở các đầu vào điều khiển hình thành
chỉ số nhị phân của đầu vào dữ liệu được kết nối với
A Z I1 I0 A Z
đầu ra
0 I0 0 0 0 0
Z = A' I0 + A I1 0 0 1 0
1 I1
0 1 0 1
0 1 1 0
1 0 0 0
Dạng chức năng 1 0 1 1
Dạng logic 1 1 0 1
1 1 1 1
Hai dạng thay thế cho bảng
sự thật bộ dồn kênh 2:1

37
Bộ dồn kênh/Bộ chọn

⚫ Bộ dồn kênh 2:1: Z = A'I0 + AI1

⚫ Bộ dồn kênh 4:1: Z = A'B'I0 + A'BI1 + AB'I2 + ABI3
⚫ Bộ dồn kênh 8:1: Z = A'B'C'I0 + A'B'CI1 + A'BC'I2 +
A'BCI3 +
AB'C'I4 + AB'CI5 + ABC'I6 + ABCI7
2 n -1
⚫ Tổng quát: Z =  (mkIk)
k=0
I0
I1 kênh 2:1
✓ Ở dạng viết tắt minterm cho một bộ dồn
I2
I3 8:1
I0 Z
I4 mux
I1 4:1 Z I5
I0 2:1 I2 mux
Z I6
I1 mux I3
I7

A A B A B C 38
Bộ dồn kênh như một khối logic mục đích chung

⚫ Một bộ dồn kênh 2:1 có thể thực hiện bất kì hàm n biến nào
✓ Với các biến được sử dụng như các đầu vào điều khiển
✓ Các dữ liệu đầu vào gắn với 0 hoặc 1
✓ Bảng tra
⚫ Ví dụ:
1 0
✓ F(A,B,C) = m0 + m2 + m6 + m7 0 1
= A'B'C' + A'BC' + ABC' + ABC1 2
0 3
4 8:1 MUX Z
F
0
= A'B'C'(1) + A'B'C(0) 0 5
+ A'BC'(1) + A'BC(0) 1 6
7
+ AB'C'(0) + AB'C(0) 1
S2 S1 S0
+ ABC'(1) + ABC(1)
A B C

Z = A'B'C'I0 + A'B'CI1 + A'BC'I2 + A'BCI3 +

39
AB'C'I4 + AB'CI5 + ABC'I6 + ABCI7
Bộ dồn kênh như một khối logic mục đích chung

⚫ Một bộ dồn kênh 2n-1:1 có thể thực hiện bất kì hàm n biến
nào
✓ Với n-1 biến được sử dụng như đầu vào điều khiển
✓ Các đầu vào dữ liệu gắn với biến cuối cùng hoặc bù của
nó
Ví dụ:
✓ F(A,B,C) = m0 + m2 + m6 + m7
= A'B'C' + A'BC' + ABC' + ABC
1 0
= A'B'(C') + A'B(C') + AB'(0) + AB(1)
0 1 A B C F
1 2 0 0 0 1 C' C' 0
0 3 0 0 1 0 F
C' 1 4:1 MUX
0 4 8:1 MUX F 0 1 0 1 C' 0 2
0 5 0 1 1 0
1 3 S1 S0
1 6 1 0 0 0 0
1 7 1 0 1 0
S2 S1 S0 1 1 0 1 1 A B
1 1 1 1 40

A B C
Bộ dồn kênh như một khối logic mục đích chung

I0 I1 . . . In-1 In F 4 khả năng của

giá trị hàm ứng
⚫ Tổng quát hóa . . . . 0 0 0 1 1 với 2 hàng của
n-1 mux control bảng sự thật
variables . . . . 1 0 1 0 1
single mux data
variable
A B C D G 0 In In' 1
⚫ Ví dụ: hàm 0 0 0 0 1
1
G(A,B,C,D) 0 0 0 1 1
0 0 1 0 0
có thể thực hiện0 0 1 1 1 D 1 0
bằng bộ dồn kênh0 1 0 0 0
0
D 1
0 1 0 1 0 0 2
8:1 0 1 1 0 1 1 3
1
0 1 1 1 1 D’ 4 8:1 MUX
1 0 0 0 1 D 5
1 0 0 1 0 D' D’ 6
Chọn A,B,C là 1 0 1 0 0 D’ 7
biến điều khiển 1 0 1 1 1 D S2 S1 S0
1 1 0 0 1
D’
1 1 0 1 0
A B C 41
1 1 1 0 1
D’
1 1 1 1 0
Hoạt động

⚫ Thực hiện hàm F = B’CD’ + ABC’ với một bộ dồn kênh

4:1 và sử dụng tối thiểu các cổng khác
A B C D Z 0 when B’C’
0 0 0 0 0
0 0 0 1 0
0 0 1 0 1
0 0 1 1 0 D’ when B’C
0 1 0 0 0 0 0
0 1 0 1 0 D’ 1 4:1 MUX F
0 1 1 0 0 A 2
0 1 1 1 0 A when BC’ 0 3 S1 S0
1 0 0 0 0
1 0 0 1 0 B C
1 0 1 0 1 0 when BC
1 0 1 1 0
1 1 0 0 1
1 1 0 1 1
1 1 1 0 0
Z = B’C’(0) + B’C(D’) + BC’(A) + BC(0)
1 1 1 1 0 42
Bộ phân kênh/Bộ giải mã
⚫ Bộ giải mã/Bộ phân kênh: khái niệm chung
✓ Một đầu vào dữ liệu duy nhất, n đầu vào điều khiển,
2n đầu ra
✓ Các đầu vào điều khiển(gọi là“selects” (S)) đại diện
cho chỉ số nhị phân của đầu ra mà đầu vào được kết
nối với
✓ Đầu vào dữ liệu thường được gọi là “enable/cho
phép” (G)
1:2 Decoder: 3:8 Decoder:
O0 = G • S’ O0 = G • S2’ • S1’ • S0’
O1 = G • S O1 = G • S2’ • S1’ • S0
O2 = G • S2’ • S1 • S0’
2:4 Decoder: O3 = G • S2’ • S1 • S0
O0 = G • S1’ • S0’ O4 = G • S2 • S1’ • S0’
O1 = G • S1’ • S0 O5 = G • S2 • S1’ • S0
O2 = G • S1 • S0’ O6 = G • S2 • S1 • S0’
O3 = G • S1 • S0 O7 = G • S2 • S1 • S0
43
 Thực hiện bằng cổng logic của bộ phân kênh
⚫ Bộ giải mã 1:2
Cho phép tích cực Cho phép tích cực
cao thấp
G O0 \G O0
S S
⚫ Bộ giải mã 2:4 O1 O1

G \G O0
O0
Cho phép tích cực Cho phép tích cực
cao O1 thấp O1

O2 O2

O3 O3

44
S1 S0 S1 S0
Bộ phân kênh như một khối logic mục đích chung

⚫ Một bộ giải mã n:2n có thể thực hiện bất kì hàm n biến

nào
✓ với các biến được sử dụng như là đầu vào điều khiển
✓ đầu vào cho phép gắn với 1
✓ các minterms thích hợp được tổng hợp để thiết lập
hàm
0 A'B'C'
1 A'B'C Bộ phân kênh tạo ra các minterm thích hợp
2 A'BC' dựa trên tín hiệu điều khiển(nó “giải mã” tín
3 A'BC hiệu điều khiển)
“1” 3:8 DEC 4 AB'C'
5 AB'C
6 ABC'
7 ABC
S2 S1 S0

A B C 45
Bộ phân kênh như một khối logic mục đích chung

⚫ F1 = A'BC'D + A'B'CD + ABCD

⚫ F2 = ABC'D' + ABC
⚫ F3 = (A' + B' + C' + D') 0 A'B'C'D'
1 A'B'C'D
2 A'B'CD' F1
3 A'B'CD
4 A'BC'D'
5 A'BC'D
6 A'BCD'
4:16 7 A'BCD
Enable DEC 8 AB'C'D' F2
9 AB'C'D
10 AB'CD'
11 AB'CD
12 ABC'D'
13 ABC'D
14 ABCD'
15 ABCD F3

46
A B C D
 Chương 3: Mạch Logic Tổ Hợp
3.2.4. Mạch phân kênh (DeMultiplexer - DeMUX)
• Mạch phân kênh/tách kênh/giải đa hợp
– Tách kênh truyền thành 1 trong các kênh dữ liệu song song
tùy vào mã chọn ngõ vào
– Là mạch mà dữ liệu từ 1 đường có thể đưa ra 2n đường, và
số đường để chọn sẽ phải là n

47
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.4. Mạch phân kênh (DeMultiplexer - DeMUX)
• Mạch phân kênh/tách kênh/giải đa hợp
– VD: Mạch tách kênh DEMUX 1:4

48
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.4. Mạch phân kênh (DeMultiplexer - DeMUX)
• Mạch phân kênh/tách kênh/giải đa hợp
– VD: Mạch tách kênh DEMUX 1:4

49
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.4. Mạch phân kênh (DeMultiplexer - DeMUX) - Ứng dụng
• Ứng dụng trong các mạch đo lường, điều khiển kết hợp
truyền dữ liệu
• Truyền dữ liệu nối tiếp

50
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.5. Mạch cộng
• Chức năng: thực hiện phép cộng giữa 2 số nhị phân
– Bán tổng (Half-Adder)
– Bộ cộng đầy đủ (Full-Adder)
• Bộ cộng bán tổng:
– Thực hiện phép cộng giữa 2 bit thấp nhất của phép cộng 2 số
nhị phân
– Sơ đồ khối

51
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.5. Mạch cộng
• Bộ cộng bán tổng:
– Bảng chân lý

– Biểu thức đầu ra:

52
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.5. Mạch cộng
• Bộ cộng đầy đủ:
– Thực hiện phép cộng giữa 2 bit cùng trọng số bất kỳ của hai
số nhị phân
– Sơ đồ khối: - Bảng chân lý

– Biểu thức đầu ra

53
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.5. Mạch cộng
• Bộ cộng đầy đủ:
– Thực hiện phép cộng giữa 2 bit cùng trọng số bất kỳ của hai
số nhị phân
– Sơ đồ khối: - Mạch logic

– Biểu thức đầu ra

54
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.5. Mạch cộng
• Bộ cộng đầy đủ:
– VD: mạch cộng 2 số nhị phân 4 bit

55
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.5. Mạch cộng
• Bộ cộng đầy đủ:
– VD: mạch cộng 2 số nhị phân n bit:
– A = An-1An-3..A1A0; B = Bn-1Bn-3...B1B0
– Dùng n phần tử FA nối tầng với nhau
– Mạch cộng FA0 2 số nhị phân LSB → bit nhớ vào C0 = 0
– Các giá trị mang sang được tính tuần tự: C1 → C2 → C3 → C4
• → gọi là mạch cộng nhớ nối tiếp

56
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.5. Mạch cộng
• Ví dụ: vi mạch cộng song song 4 bit 74LS83A; 74LS283
• Nối tầng 4 vi mạch cộng song song 4 bit → được mạch cộng mở
rộng 16 bit

57
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.5. Mạch cộng
• Ví dụ: vi mạch cộng song song 4 bit 74LS83A; 74LS283
• Nối tầng 4 vi mạch cộng song song 4 bit → được mạch cộng mở
rộng 16 bit

58
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.6. Mạch trừ
• Mạch trừ bán phần:
– Thực hiện phép trừ giữa 2 bit LSB trong phép trừ 2 số nhị
phân
• Mạch trừ toàn phần
– Thực hiện phép trừ giữa 2 bit cùng trọng số bất kỳ trong phép
trừ số nhị phân

59
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.6. Mạch trừ
• Mạch trừ toàn phần
– Thực hiện phép trừ giữa 2 bit cùng trọng số bất kỳ trong phép
trừ số nhị phân
– Sơ đồ khối – Bảng chân lý

– Biểu thức logic đầu ra:

60
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.7. Mạch so sánh
• Chức năng: dùng để so sánh 2 số nhị phân
• Nguyên tắc:
– So sánh tuần tự từng cặp bit có trọng số tương đương, kể từ
cặp có trọng số lớn nhất
– Kết quả: A=B; A>B; A<B

61
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.7. Mạch so sánh
• Nếu A và B chỉ là 2 bit nhị phân:
– Có 3 đầu ra → chỉ 3 trạng thái so sánh
– Đầu vào điều khiển cho phép làm việc E

62
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.7. Mạch so sánh
• Nếu A và B chỉ là 2 bit nhị phân:
– Có 3 đầu ra → chỉ 3 trạng thái so sánh
– Đầu vào điều khiển cho phép làm việc E

63
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.7. Mạch so sánh
• Nếu A và B chỉ là 2 bit nhị phân:
– Có 3 đầu ra → chỉ 3 trạng thái so sánh
– Đầu vào điều khiển cho phép làm việc E

64
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.7. Mạch so sánh
• Mạch so sánh 2 số nhị phân n bit:
– VD: Mạch so sánh 2 số nhị phân 3 bit: A = a2a1a0; B = b2b1b0
– Sử dụng bộ so sánh 2 số nhị phân 1 bit:

a a>b

E a=b

b a<b

65
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.7. Mạch so sánh
• Mở rộng mạch so sánh 2 số nhị phân n bit = cách nối tầng
các IC so sánh 2 số nhị phân có số bit ít hơn
– Mạch nối tầng kiểu nối tiếp
– Mạch nối tầng kiểu song song

66
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.7. Mạch so sánh
• Mở rộng mạch so sánh 2 số nhị phân n bit = cách nối tầng
các IC so sánh 2 số nhị phân có số bit ít hơn
– Nối tầng kiểu nối tiếp: → Mạch so sánh 2 số nhị phân 8 bit:
• Nguyên tắc nối tầng: 3 lối ra
của tầng trước (tầng so sánh
4 bit thấp) được nối
tương ứng với 3 lối vào
nối tầng của tầng sau
(tầng so sánh 4 bit cao hơn)
• Tầng đầu tiên (tầng so sánh
4 bit thấp nhất):
– các lối vào tầng (A>B) và
(A<B) nối đất GND
– Lối vào tầng (A=B) nối 67
TS. Trầnlên +Vcc
Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.2.7. Mạch so sánh
• Mở rộng mạch so sánh 2 số
nhị phân n bit = cách nối
tầng các IC so sánh 2 số
nhị phân có số bit ít hơn
– Nối tầng kiểu song song:
→ Mạch so sánh 2 số nhị
phân 16 bit:

68
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.3.Thiết bị logic khả trình PLD (Programmable Logic Device)
• Mảng logic khả trình PLA (Programmable Logic Array)
• Logic mảng khả trình PAL (Programmable Array Logic)
• Logic mảng khả trình PROM (Programmable Read Only
Memory)

69
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.3.1. Mảng logic khả trình PLA
• Cấu trúc: gồm 2 mảng cổng cơ bản (ma trận logic) có thể
lập trình được:
– Ma trận AND → tạo ra tích của các biến vào (bao gồm dạng nguyên
và dạng phủ định của các biến vào)
– Ma trận OR → tạo ra tổng các tích đưa từ ma trận AND

70
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.3.1. Mảng logic khả trình PLA
• Ví dụ: 1 PLA 4 inputs, 3 outputs, với 6 số hạng tích
A

D
AND

CÇu ch×

P1 P2 P3 P4 P5 P6

Q1

Q2
OR

Q3
71
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.3.1. Mảng logic khả trình PLA
• Ví dụ: 1 PLA 4 inputs, 3 outputs, với 6 số hạng tích
– Cách thể hiện đơn giản:
A

P1 P2 P3 P4 P5 P6 Q1

Q2

Q3
72
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.3.1. Mảng logic khả trình PLA
• Ví dụ: thực hiện bài toán điều khiển logic có mối quan hệ
sau:

• Sử dụng 1 PLA:
A

P1 P2 P3 P4 P5 P6 Q1

Q2

Q3

73
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.3.2. Logic mảng khả trình PAL
• Cấu trúc: gồm 2 mảng cổng cơ bản (ma trận logic):
– Ma trận AND: có khả năng lập trình được → tạo ra tích của các
biến vào (bao gồm dạng nguyên và dạng phủ định của các biến vào)
– Ma trận OR: cố định → tạo ra tổng các tích đưa từ ma trận AND

74
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.3.1. Logic mảng khả trình PAL
• Cấu trúc: gồm 2 mảng cổng cơ bản (ma trận logic):
A

P1 P2 P3 P4 P5 P6 Q1

Q2

Q3

´ Mèi nèi lËp tr×nh được

• Mèi nèi cè ®Þnh

75
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.3.1. Logic mảng khả trình PROM
• Bộ nhớ chỉ đọc ROM: bộ nhớ bán dẫn, làm việc như sau:
– Chỉ có thể đọc thông tin dạng mã nhị phân đã ghi trong bộ nhớ ra
– Không thể ghi thông tin mới vào nó được
• Việc ghi thông tin ban đầu → lập trình cho ROM
• Cấu trúc:
– Ngược với PAL
– Mảng AND cố định
– Mảng OR có thể lập trình được

76
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.3.1. Logic mảng khả trình PROM
• Mảng AND trong PROM:
– Có n biến vào → mảng AND sẽ có M = 2n cổng AND
– Đầu ra mỗi cổng AND là cố định và là một tích đủ các biến vào, sao
cho tích đó bằng 1 logic
– Khi đặt 1 tổ hợp lên các đầu vào:
• Duy nhất một trong số M đầu ra của mảng AND là có mức logic 1
• Các đầu ra còn lại của mảng AND có mức logic 0
• Mảng OR trong PROM: “dàn nhớ” gồm 2n hàng
– Mỗi hàng gán cho 1 địa chỉ từ 0 đến 2n-1 → gọi là 1 ô nhớ
– Giữ lại cầu chì trong hàng → bằng cách ghi 1 logic vào vị trí đó
– Đốt cháy cầu chì trong hàng → bằng cách ghi 0 logic vào vị trí đó

77
TS. Trần Thị Anh Xuân
 Chương 3: Mạch Logic Tổ Hợp
3.3.3. Logic mảng khả trình PROM
• Ứng dụng: tổ hợp hàm logic tổ hợp
– Bản chất là việc ghi giá trị các hàm ở từng hàng của bảng chân lý
vào các ô nhớ có địa chỉ tương ứng trong dàn nhớ của PROM
– Ví dụ: Thực hiện bài toán điều khiển logic sau:

C B A
22 21 20

P0
0
P1
1
P2
2
P3
3
P4
4
P5
5
P6
6
P7
7

78
TS. Trần Thị Anh Xuân O4 O3 O2 O1