Intel® Cyclone® 10 GX 器件数据手册

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息。

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发送反馈 C10GX51002 版本: 2018.06.15
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内容

Intel® Cyclone® 10 GX 器件数据表................................................................................................................................................. 3

电气特性............................................................................................................................................................................. 3
操作条件.................................................................................................................................................................... 3
开关特性........................................................................................................................................................................... 20
收发器性能规范.......................................................................................................................................................... 21
内核性能规范.............................................................................................................................................................28
外设性能规范.............................................................................................................................................................36
配置规范........................................................................................................................................................................... 44
POR 规范................................................................................................................................................................. 44
JTAG 配置时序...........................................................................................................................................................45
FPP 配置时序.............................................................................................................................................................45
AS 配置时序..............................................................................................................................................................49
AS 配置方案中的 DCLK 频率规范.................................................................................................................................... 50
PS 配置时序.............................................................................................................................................................. 50
初始化..................................................................................................................................................................... 52
配置文件.................................................................................................................................................................. 52
最短配置时间评估....................................................................................................................................................... 53
远程系统更新.............................................................................................................................................................54
用户看门狗内部电路时序规范......................................................................................................................................... 54
I/O 时序............................................................................................................................................................................55
可编程 IOE 延时.................................................................................................................................................................. 55
术语总汇........................................................................................................................................................................... 56
Intel Cyclone 10 GX 器件数据表文档修订历史............................................................................................................................ 59

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Intel® Cyclone® 10 GX 器件数据表

本数据表介绍了 Intel® Cyclone® 10 GX 器件的电气特性、开关特性、配置规格和 I/O 时序。

提供扩展级和工业级 Intel Cyclone 10 GX 器件。扩展级器件为–E5（最快）和–E6 速度级。工业级器件为–I5 和–I6 速度级。

相关链接
Intel Cyclone 10 GX 器件概述
提供关于 Intel Cyclone 10 GX 器件密度和封装的更多信息。

电气特性
以下部分介绍 Intel Cyclone 10 GX 器件的操作条件和功耗。

操作条件
Intel Cyclone 10 GX 器件由一组已定义参数评级。要保持 Intel Cyclone 10 GX 器件的最佳性能和可靠性，必须考虑本部分中所述的操作要
求。

绝对最大额定值

本部分定义了 Intel Cyclone 10 GX 器件的最大操作条件。通过在该器件上进行实验以及故障和损坏机制的理论建模获得这些值。该器件的功能

操作并不包含这些条件。

警告: 下表所列范围以外的条件可能会导致器件永久性损坏。此外，若延长器件以最大绝对定额值运行的时间周期，则可能对器件产生不良影响。

英特尔公司。保留所有权利。英特尔、英特尔徽标和其他英特尔标志是英特尔公司或其子公司的商标。依照英特尔的标准保证条例，英特尔保证其 FPGA 和半导体产品的性能符合当前规

格，但保留随时更改任何产品和服务的权利，恕不另行通知。英特尔概不承担因应用或使用本文中描述的任何信息、产品或服务而产生的任何责任和义务，除非得到英特尔书面上的明确同
ISO
意。建议英特尔客户在信赖任何已发布的信息之前以及下单订购产品或服务之前，应先获取最新版本的器件规格。
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*其他的名称和品牌可能是其他所有者的资产。
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表 1. Intel Cyclone 10 GX 器件的最大绝对额定值

符号 说明 条件 最小 最大 单位

VCC 核心电压电源 — –0.50 1.21 V

VCCP 外设电路和收发器架构接口电源 — –0.50 1.21 V

VCCERAM 嵌入式存储器电源 — –0.50 1.36 V

VCCPT 可编程电源技术和 I/O 预驱动器的电源 — –0.50 2.46 V

VCCBAT 设计安全易失性密钥寄存器的电池备用电源 — –0.50 2.46 V

VCCPGM (1) 2.46 V

配置管脚电源 –0.50

VCCIO I/O 缓冲器电源 3 V I/O –0.50 4.10 V

LVDS I/O –0.50 2.46 V

VCCA_PLL 锁相环（PLL）模拟电源 — –0.50 2.46 V

VCCT_GXB 发送器电源 — –0.50 1.34 V

VCCR_GXB 接收器电源 — –0.50 1.34 V

VCCH_GXB 收发器输出缓冲器电源 — –0.50 2.46 V

继续...

(1)
LVDS I/O 值适用于所有专用和双功能配置 I/O。

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符号 说明 条件 最小 最大 单位

IOUT 每个管脚的 DC 输出电流 — –25 (2) (3) (4) 25 mA

(5) (6)

TJ 操作结温 — –55 125 °C

TSTG 储存温度（无偏差） — –65 150 °C

相关链接
• AN 692： Intel Cyclone 10 GX， Intel Arria 10 和 Intel Stratix 10 器件的电源排序考量
提供 Intel Cyclone 10 GX 器件对电源排序的要求。
• 上电和掉电排序， Intel Cyclone 10 GX 器件电源管理章节
提供 Intel Cyclone 10 GX 器件对电源排序的要求。

允许的最大过冲和下冲电压值

跳变期间，输入信号可能过冲至下表所列出的电压值，对小于 100 mA 的输入电流和低于 20 ns 的周期，会下冲至–2.0 V。

允许的最大过冲持续时间被指定为器件寿命内峰值持续时间的百分比。一个 DC 信号等于 100%占空比。

例如：对于 LVDS I/O 过冲至 2.70 V 的信号，在器件寿命中仅能有~4%的时间处于 2.70 V。

(2)
当器件未开启或上电/掉电期间，LVDS I/O bank 管脚支持通过的最大电流为 10 mA。
(3)
每个 LVDS I/O bank 的总电流不可超过 100 mA。
(4)
电压电平不可超过 1.89 V
(5)
适用于所有 LVDS I/O bank 支持的 I/O 标准和设置，包括单端和差分 I/O.
(6)
仅适用于 LVDS I/O bank。3 V I/O bank 不包括在该规范内，且必须按照电源排序需求来实现。更多详细信息，请参阅 AN 692： Intel Cyclone 10
GX、 Intel Arria® 10 和 Intel Stratix® 10 器件的电源排序考量和 Intel Cyclone 10 GX 器件的电源管理章节。

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表 2. Intel Cyclone 10 GX 器件跳变期间允许的最大过冲

该表列出了允许的最大输入过冲电压和过冲电压的持续时间所占器件寿命的百分比。LVDS I/O 值适用于 VREFP_ADC 和 VREFN_ADC I/O 管脚。

符号 说明 条件(V) 过冲持续时间（表示为%，TJ = 100°C） 单位

LVDS I/O (7) 3 V I/O

Vi (AC) AC 输入电压 2.50 3.80 100 %

2.55 3.85 42 %

2.60 3.90 18 %

2.65 3.95 9 %

2.70 4.00 4 %

> 2.70 > 4.00 不允许过冲 %

对于 2.5 V 过冲，过冲的峰值时间百分比在 10 年周期内可高达 100%。峰值时间的百分比计算为（[delta T]/T）× 100。该 10 年周期假定器

件时钟保持开启，并且具有 100% I/O 触发率和 50%占空比信号。

图 1. Intel Cyclone 10 GX 器件过冲持续时间

2.71 V

2.7V

1.8 V

DT
T

(7)
LVDS I/O 值适用于所有专用和双功能配置 I/O。

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建议的操作条件

本部分列出了 Intel Cyclone 10 GX 器件的 AC 和 DC 参数的功能操作限制。

建议的操作条件

表 3. 建议的 Intel Cyclone 10 GX 器件操作条件

该表列出了 Intel Cyclone 10 GX 器件期望的稳态电压值。电源斜坡必须是严格单调形式，不能有平缓处。

符号 说明 条件 最小 (8) 典型 最大(8) 单位

VCC 核心电压电源 — 0.87 0.9 0.93 V

VCCP 外设电路和收发器架构接口电源 — 0.87 0.9 0.93 V

VCCPGM 配置管脚电源 1.8 V 1.71 1.8 1.89 V

1.5 V 1.425 1.5 1.575 V

1.2 V 1.14 1.2 1.26 V

VCCERAM 嵌入式存储器电源 0.9 V 0.87 0.9 0.93 V

VCCBAT (9) 1.8 V 1.71 1.8 1.89 V

电池备用电源（设计安全易失性密钥寄存器）

1.2 V 1.14 1.2 1.26 V

VCCPT 可编程功耗技术和 I/O 预驱动器的电源 1.8 V 1.71 1.8 1.89 V

VCCIO I/O 缓冲器电源 3.0 V (仅 3 V I/O) 2.85 3.0 3.15 V

2.5 V (仅 3 V I/O) 2.375 2.5 2.625 V

1.8 V 1.71 1.8 1.89 V

1.5 V 1.425 1.5 1.575 V

1.35 V (10) 1.35 (10) V

继续...

(8)
该值说明 DC（静态）电源容限的预算，且不包括动态容限要求。请参阅 PDN 工具了解关于动态容限要求的额外预算。
(9)
如果未使用 Intel Cyclone 10 GX 器件中的设计安全功能，则将 VCCBAT 连接到 1.5-V 至 1.8-V 电源。 Intel Cyclone 10 GX 上电复位（POR）电路监
控 VCCBAT。如果 VCCBAT 未上电，则 Intel Cyclone 10 GX 器件不会退出 POR。

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符号 说明 条件 最小 (8) 典型 最大(8) 单位

1.25 V 1.19 1.25 1.31 V

1.2 V (10) 1.2 (10) V

VCCA_PLL PLL 模拟电压调节器电源 — 1.71 1.8 1.89 V

VREFP_ADC 电压传感器的精确电压参考 — 1.2475 1.25 1.2525 V

VI (11) (12) 3 V I/O 3.3 V

DC 输入电压 –0.3 —

LVDS I/O –0.3 — 2.19 V

VO 输出电压 — 0 — VCCIO V

TJ 操作结温 扩展级 0 — 100 °C

工业级 –40 — 100 °C

tRAMP (13) Standard POR 200 µs 100 ms

电源斜坡时间 — —

Fast POR 200 µs — 4 ms —

相关链接
I/O 标准规范 (第 14 页)

(8)
该值说明 DC（静态）电源容限的预算，且不包括动态容限要求。请参阅 PDN 工具了解关于动态容限要求的额外预算。
(10)
关于最小和最大电压值，请参阅“I/O 标准规范”部分。
(11)
LVDS I/O 值适用于所有专用和双功能配置 I/O。
(12)
该值适用于输入和三态输出配置。不应将管脚电压外部拉高到最大值之上。
(13)
tramp 是每个独立电源的斜坡时间，而不是所有组合式电源的斜坡时间。

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收发器电源操作条件

表 4. Intel Cyclone 10 GX 器件的收发器电源操作条件

符号 说明 条件 最小 (14) 典型 最大(14) 单位

VCCT_GXB[L1][C,D] 发送器电源 芯片到芯片 ≤ 1.0 1.03 1.06 V

12.5 Gbps
或者
背板≤ 6.6
Gbps

芯片到芯片≤ 0.92 0.95 0.98 V

11.3 Gbps

VCCR_GXB[L1][C,D] 接收器电源 芯片到芯片≤ 1.0 1.03 1.06 V

12.5 Gbps
或者
背板≤ 6.6
Gbps

芯片到芯片≤ 0.92 0.95 0.98 V

11.3 Gbps

VCCH_GXBL 收发器输出缓冲器电源 — 1.710 1.8 1.890 V

相关链接
• Intel Cyclone 10 GX 器件的收发器性能 (第 21 页)
• Intel Cyclone 10 GX 管脚连接指南

DC 特征

电源电流和功耗

Intel 提供两种方法评估设计功耗 —基于 Excel 的早期功耗估算器（EPE）和 Intel Quartus® Prime 功耗分析器功能。

开始设计之前，使用基于 Excel 的 EPE 来估算您设计中的电源电流。EPE 提供器件电源的幅度评估，由于电流因资源使用的不同而显著变化。

(14)
该值说明 DC（静态）电源容限的预算，并不包括动态容限要求。请参阅 PDN 工具了解关于动态容限要求的额外预算。

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Intel Quartus Prime 功耗分析器（Power Analyzer）在完成布局和布线后，基于设计的具体情况提供更好的质量估算。Power Analyzer 可应

用用户输入、仿真导出和估算信号活动的组合，当与详细电路模式组合时，可产生非常准确的功耗估算。

相关链接
• 早期功耗估算器用户指南
提供关于功耗评估工具的详细信息。
• 功耗分析和优化用户指南： Intel Quartus Prime Pro Edition
提供关于功耗评估工具的详细信息。

I/O 管脚漏电流

表 5. Intel Cyclone 10 GX 器件的 I/O 管脚漏电流

如果 VO = VCCIO 至 VCCIOMAX，预计每个 I/O 300 μA 的漏电流。

符号 说明 条件 Min Max 单位

II 输入管脚 VI = 0 V 至 VCCIOMAX –80 80 µA

IOZ 三态 I/O 管脚 VO = 0 V 至 VCCIOMAX –80 80 µA

总线保持规范

总线保持跳变点基于通过 JEDEC 标准计算的输入电压。

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表 6. Intel Cyclone 10 GX 器件的总线保持参数

参数 符号 条件 VCCIO (V) 单位

1.2 1.5 1.8 2.5 3.0

Min Max Min Max Min Max Min Max Min Max

Bus-hold, low, ISUSL VIN > VIL 8 (15), — 12 (15), — 30 (15), — 60 — 70 — µA

sustaining (max) 26 (16) 32 (16) 55 (16)
current

Bus-hold, high, ISUSH VIN < VIH –8 (15), — –12 (15), — –30 (15), — –60 — –70 — µA
sustaining (min) –26 (16) –32 (16) –55 (16)
current

Bus-hold, low, IODL 0 V < VIN < — 125 — 175 — 200 — 300 — 500 µA
overdrive current VCCIO

Bus-hold, high, IODH 0 V < VIN < — –125 — –175 — –200 — –300 — –500 µA
overdrive current VCCIO

Bus-hold trip VTRIP — 0.3 0.9 0.38 1.13 0.68 1.07 0.70 1.7 0.8 2 V
point

OCT 校准精度规范

如果使能片上匹配（OCT）校准，则上电后自动对连接到校准模块的 I/O 进行校准。

表 7. Intel Cyclone 10 GX 器件的 OCT 校准精度规范

校准期间可应用已校准片上串行匹配（RS OCT）和片上并行匹配（RT OCT）的校准精度。校准处理中，电压和温度（PVT）条件在校准后发生改变，可能容差也会出现变化。

符号 说明 条件(V) 电阻容限 单位

–E5, –I5 –E6, –I6

25-Ω 和 50-Ω RS 带校准的内部串行匹配（25-Ω 和 50-Ω 设置） VCCIO = 1.8, 1.5, 1.2 ± 15 ± 15 %

34-Ω 和 40-Ω RS 带校准的内部串行匹配（34-Ω 和 40-Ω 设置） VCCIO = 1.5, 1.25, 1.2 ± 15 ± 15 %

继续...

(15)
该值仅适用于 LVDS I/O bank。
(16)
该值仅适用于 3 V I/O bank。

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符号 说明 条件(V) 电阻容限 单位

–E5, –I5 –E6, –I6

VCCIO = 1.35 ± 20 ± 20 %

48-Ω, 60-Ω, 80-Ω 和 120-Ω 带校准的内部串行匹配（48-Ω、60-Ω、80-Ω 和 VCCIO = 1.2 ± 15 ± 15 %

RS 120-Ω 设置）

240-Ω RS 带校准的内部串行匹配（240-Ω 设置） VCCIO = 1.2 ± 20 ± 20 %

30-Ω RT 带校准的内部并行匹配（30-Ω 设置） VCCIO = 1.5, 1.35, 1.25 –10 至+40 –10 至+40 %

34-Ω, 48-Ω, 80-Ω 和 240-Ω 带校准的内部并行匹配（34-Ω、48-Ω、80-Ω 和 VCCIO = 1.2 ± 15 ± 15 %

RT 240-Ω 设置）

40-Ω, 60-Ω 和 120-Ω RT 带校准的内部并行匹配（40-Ω、60-Ω 和 120-Ω 设 VCCIO = 1.5, 1.35, 1.25, 1.2 –10 至+40 –10 至+40 %
置）
VCCIO = 1.2 (17) ± 15 ± 15 %

80-Ω RT 带校准的内部并行匹配（80-Ω 设置） VCCIO = 1.2 ± 15 ± 15 %

相关链接
Intel Cyclone 10 GX 器件中的 I/O 标准支持

无校准电阻容限的 OCT 规范

表 8. Intel Cyclone 10 GX 器件的无校准电阻容限的 OCT 规范

本表格罗列了 Intel Cyclone 10 GX 无校准电阻容限 OCT 规范对应的 PVT 变化。

符号 说明 条件(V) 电阻容限 单位

–E5, –I5 –E6, –I6

25-Ω 和 50-Ω RS 无校准的内部串行匹配（25-Ω 和 50-Ω 设置） VCCIO = 3.0, 2.5 ± 40 ± 40 %

VCCIO = 1.8, 1.5, 1.2 ± 50 ± 50 %

34-Ω 和 40-Ω RS 无校准的内部串行匹配（34-Ω 和 40-Ω 设置） VCCIO = 1.5, 1.35, 1.25, 1.2 ± 50 ± 50 %
继续...

(17)
仅适用于 POD12 I/O 标准。

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符号 说明 条件(V) 电阻容限 单位

–E5, –I5 –E6, –I6

48-Ω 和 60-Ω RS 无校准的内部串行匹配（48-Ω 和 60-Ω 设置） VCCIO = 1.2 ± 50 ± 50 %

120-Ω Rs 无校准的内部串行匹配（120-Ω 设置） VCCIO = 1.2 ± 50 ± 50 %

100-Ω RD 内部差分匹配（100-Ω 设置） VCCIO = 1.8 ± 35 ± 40 %

管脚电容

表 9. Intel Cyclone 10 GX 器件的管脚电容

符号 说明 最大 单位

CIO_COLUMN 列 I/O 管脚上的输入电容 2.5 pF

COUTFB 两用时钟输出/反馈管脚上的输入电容 2.5 pF

内部弱上拉和弱下拉电阻

除配置，测试和 JTAG 管脚外，其他所有 I/O 管脚都有一个使能弱上拉功能的选项。弱下拉功能仅适用于 Intel Cyclone 10 GX 器件内部弱下拉

电阻值表中所述的管脚。

表 10. Intel Cyclone 10 GX 器件的内部弱上拉电阻值

符号 说明 条件(V) (18) 值 (19) 单位

RPU 配置前和配置期间的 I/O 管脚上拉电阻值，也是使能可编程上拉电阻选项后用户模 VCCIO = 3.0 ±5% 25 kΩ

式下 I/O 管脚上拉电阻的值。
VCCIO = 2.5 ±5% 25 kΩ

VCCIO = 1.8 ±5% 25 kΩ

VCCIO = 1.5 ±5% 25 kΩ

继续...

(18)
如果外部源驱动高于 VCCIO 的管脚，则管脚上拉电阻值可能更低。
(19)
±25%的有效容限以覆盖 PVT 变化。

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符号 说明 条件(V) (18) 值 (19) 单位

VCCIO = 1.35 ±5% 25 kΩ

VCCIO = 1.25 ±5% 25 kΩ

VCCIO = 1.2 ±5% 25 kΩ

表 11. Intel Cyclone 10 GX 器件的内部弱下拉电阻值

管脚名称 说明 条件（V） 值(19) 单位

nIO_PULLUP 确定用户 I/O 管脚和两用 I/O 管脚的内部上拉电阻的专用输入管脚。 VCC = 0.9 ±3.33% 25 kΩ

TCK 专用 JTAG 测试时钟输入管脚。 VCCPGM = 1.8 ±5 % 25 kΩ

VCCPGM = 1.5 ±5% 25 kΩ

VCCPGM = 1.2 ±5% 25 kΩ

MSEL[0:2] 对 FPGA 器件设置配置方案的配置输入管脚。 VCCPGM = 1.8 ±5% 25 kΩ

VCCPGM = 1.5 ±5% 25 kΩ

VCCPGM = 1.2 ±5% 25 kΩ

相关链接
Intel Cyclone 10 GX 器件系列管脚连接指南
提供关于支持内部弱上拉电阻和内部弱下拉电阻功能的管脚的详细信息。

I/O 标准规范

本小节中的表格列出了 Intel Cyclone 10 GX 器件支持的各种 I/O 标准的输入电压（VIH 和 VIL），输出电压（VOH 和 VOL）和电流驱动特征

（IOH 和 IOL）。

对于最小电压值，使用最小 VCCIO 值。对于最大电压值，使用最大 VCCIO 值。

必须执行时序收敛分析来确定通用 I/O 标准可达到的最大频率。

(18)
如果外部源驱动高于 VCCIO 的管脚，则管脚上拉电阻值可能更低。
(19)
±25%的有效容限以覆盖 PVT 变化。

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相关链接
建议的操作条件 (第 7 页)

单端 I/O 标准规范

表 12. Intel Cyclone 10 GX 器件的单端 I/O 标准规范

I/O 标准 VCCIO (V) VIL (V) VIH (V) VOL (V) VOH (V) IOL (20) IOH (20)
(mA) (mA)
Min Typ Max Min Max Min Max Max Min

3.0-V LVTTL 2.85 3 3.15 –0.3 0.8 1.7 3.3 0.4 2.4 2 –2

3.0-V LVCMOS 2.85 3 3.15 –0.3 0.8 1.7 3.3 0.2 VCCIO – 0.2 0.1 –0.1

2.5 V 2.375 2.5 2.625 –0.3 0.7 1.7 3.3 0.4 2 1 –1

1.8 V 1.71 1.8 1.89 –0.3 0.35 × VCCIO 0.65 × VCCIO VCCIO + 0.3 0.45 VCCIO – 0.45 2 –2

1.5 V 1.425 1.5 1.575 –0.3 0.35 × VCCIO 0.65 × VCCIO VCCIO + 0.3 0.25 × VCCIO 0.75 × VCCIO 2 –2

1.2 V 1.14 1.2 1.26 –0.3 0.35 × VCCIO 0.65 × VCCIO VCCIO + 0.3 0.25 × VCCIO 0.75 × VCCIO 2 –2

单端 SSTL、HSTL 和 HSUL I/O 基准电压规范

表 13. Intel Cyclone 10 GX 器件的单端 SSTL、HSTL 和 HSUL I/O 参考电压规范

I/O 标准 VCCIO (V) VREF (V) VTT (V)

Min Typ Max Min Typ Max Min Typ Max

SSTL-18 1.71 1.8 1.89 0.833 0.9 0.969 VREF – 0.04 VREF VREF + 0.04
Class I, II

SSTL-15 1.425 1.5 1.575 0.49 × VCCIO 0.5 × VCCIO 0.51 × VCCIO 0.49 × VCCIO 0.5 × VCCIO 0.51 × VCCIO
Class I, II

SSTL-135/ SSTL-135 1.283 1.35 1.418 0.49 × VCCIO 0.5 × VCCIO 0.51 × VCCIO 0.49 × VCCIO 0.5 × VCCIO 0.51 × VCCIO
Class I, II
继续...

(20)
要满足 IOL 和 IOH 规范，必须相应设置电流强度。例如，要满足 3.0-V LVTTL 规范（2 mA），应将电流强度设为 2 mA。较低电流强度设置可能无法满
足数据表中的 IOL 和 IOH 规范。

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I/O 标准 VCCIO (V) VREF (V) VTT (V)

Min Typ Max Min Typ Max Min Typ Max

SSTL-125/ SSTL-125 1.19 1.25 1.31 0.49 × VCCIO 0.5 × VCCIO 0.51 × VCCIO 0.49 × VCCIO 0.5 × VCCIO 0.51 × VCCIO
Class I, II

SSTL-12/ SSTL-12 1.14 1.2 1.26 0.49 × VCCIO 0.5 × VCCIO 0.51 × VCCIO 0.49 × VCCIO 0.5 × VCCIO 0.51 × VCCIO
Class I, II

HSTL-18 1.71 1.8 1.89 0.85 0.9 0.95 — VCCIO/2 —

Class I, II

HSTL-15 1.425 1.5 1.575 0.68 0.75 0.9 — VCCIO/2 —

Class I, II

HSTL-12 1.14 1.2 1.26 0.47 × VCCIO 0.5 × VCCIO 0.53 × VCCIO — VCCIO/2 —
Class I, II

HSUL-12 1.14 1.2 1.3 0.49 × VCCIO 0.5 × VCCIO 0.51 × VCCIO — — —

POD12 1.16 1.2 1.24 0.69 × VCCIO 0.7 × VCCIO 0.71 × VCCIO — VCCIO —

单端 SSTL、HSTL 和 HSUL I/O 标准信号规范

表 14. Intel Cyclone 10 GX 器件的单端 SSTL、HSTL 和 HSUL I/O 标准信号规范

I/O 标准 VIL(DC) (V) VIH(DC) (V) VIL(AC) (V) VIH(AC) (V) VOL (V) VOH (V) IOL (21) IOH (21)
(mA) (mA)
Min Max Min Max Max Min Max Min

SSTL-18 Class I –0.3 VREF –0.125 VREF + 0.125 VCCIO + 0.3 VREF – 0.25 VREF + 0.25 VTT – 0.603 VTT + 0.603 6.7 –6.7

SSTL-18 Class –0.3 VREF –0.125 VREF + 0.125 VCCIO + 0.3 VREF – 0.25 VREF + 0.25 0.28 VCCIO –0.28 13.4 –13.4
II

SSTL-15 Class I — VREF – 0.1 VREF + 0.1 — VREF – 0.175 VREF + 0.175 0.2 × VCCIO 0.8 × VCCIO 8 –8

SSTL-15 Class — VREF – 0.1 VREF + 0.1 — VREF – 0.175 VREF + 0.175 0.2 × VCCIO 0.8 × VCCIO 16 –16
II
继续...

(21)
要满足 IOL 和 IOH 规范，必须相应设置电流强度。例如，要满足 SSTL-15 CI 规范（8 mA），应将电流强度设为 8 mA。较低电流强度设置可能无法满足
数据表中的 IOL 和 IOH 规范。

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I/O 标准 VIL(DC) (V) VIH(DC) (V) VIL(AC) (V) VIH(AC) (V) VOL (V) VOH (V) IOL (21) IOH (21)
(mA) (mA)
Min Max Min Max Max Min Max Min

SSTL-135/ — VREF – 0.09 VREF + 0.09 — VREF – 0.16 VREF + 0.16 0.2 × VCCIO 0.8 × VCCIO — —
SSTL-135
Class I, II

SSTL-125/ — VREF – 0.09 VREF + 0.09 — VREF – 0.15 VREF + 0.15 0.2 × VCCIO 0.8 × VCCIO — —
SSTL-125
Class I, II

SSTL-12/ — VREF – 0.10 VREF + 0.10 — VREF – 0.15 VREF + 0.15 0.2 × VCCIO 0.8 × VCCIO — —
SSTL-12
Class I, II

HSTL-18 Class I — VREF –0.1 VREF + 0.1 — VREF – 0.2 VREF + 0.2 0.4 VCCIO – 0.4 8 –8

HSTL-18 Class — VREF – 0.1 VREF + 0.1 — VREF – 0.2 VREF + 0.2 0.4 VCCIO – 0.4 16 –16
II

HSTL-15 Class I — VREF – 0.1 VREF + 0.1 — VREF – 0.2 VREF + 0.2 0.4 VCCIO – 0.4 8 –8

HSTL-15 Class — VREF – 0.1 VREF + 0.1 — VREF – 0.2 VREF + 0.2 0.4 VCCIO –0.4 16 –16
II

HSTL-12 Class I –0.15 VREF – 0.08 VREF + 0.08 VCCIO + 0.15 VREF – 0.15 VREF + 0.15 0.25 × VCCIO 0.75 × VCCIO 8 –8

HSTL-12 Class –0.15 VREF – 0.08 VREF + 0.08 VCCIO + 0.15 VREF – 0.15 VREF + 0.15 0.25 × VCCIO 0.75 × VCCIO 16 –16
II

HSUL-12 — VREF – 0.13 VREF + 0.13 — VREF – 0.22 VREF + 0.22 0.1 × VCCIO 0.9 × VCCIO — —

POD12 –0.15 VREF – 0.08 VREF + 0.08 VCCIO + 0.15 VREF – 0.15 VREF + 0.15 (0.7 – 0.15) × (0.7 + 0.15) × — —
VCCIO VCCIO

(21)
要满足 IOL 和 IOH 规范，必须相应设置电流强度。例如，要满足 SSTL-15 CI 规范（8 mA），应将电流强度设为 8 mA。较低电流强度设置可能无法满足
数据表中的 IOL 和 IOH 规范。

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差分 SSTL I/O 标准规范

表 15. Intel Cyclone 10 GX 器件的差分 SSTL I/O 标准规范

I/O 标准 VCCIO (V) VSWING(DC) (V) VSWING(AC) (V) VIX(AC) (V)

Min Typ Max Min Max Min Max Min Typ Max

SSTL-18 Class 1.71 1.8 1.89 0.25 VCCIO + 0.6 0.5 VCCIO + 0.6 VCCIO/2 – — VCCIO/2 +
I, II 0.175 0.175

SSTL-15 Class 1.425 1.5 1.575 0.2 (22) VCCIO/2 + 0.15

2(VIH(AC) – 2(VREF – VCCIO/2 – 0.15 —
I, II VREF) VIL(AC))

SSTL-135/ 1.283 1.35 1.45 0.18 (22) VCCIO/2 VCCIO/2 + 0.15

2(VIH(AC) – 2(VIL(AC) – VCCIO/2 – 0.15
SSTL-135 VREF) VREF)
Class I, II

SSTL-125/ 1.19 1.25 1.31 0.18 (22) VCCIO/2 VCCIO/2 + 0.15

2(VIH(AC) – 2(VIL(AC) – VCCIO/2 – 0.15
SSTL-125 VREF) VREF)
Class I, II

SSTL-12/ 1.14 1.2 1.26 0.16 (22) VCCIO/2 VREF + 0.15

2(VIH(AC) – 2(VIL(AC) – VREF – 0.15
SSTL-12 VREF) VREF)
Class I, II

POD12 1.16 1.2 1.24 0.16 — 0.3 — VREF – 0.08 — VREF + 0.08

(22)
未定义 VSWING(DC)的最大值。但每个单端信号都需要在相应单端限制（VIH(DC)和 VIL(DC)）内。

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差分 HSTL 和 HSUL I / O 标准规范

表 16. Intel Cyclone 10 GX 器件的差分 HSTL 和 HSUL I/O 标准规范

I/O 标准 VCCIO (V) VDIF(DC) (V) VDIF(AC) (V) VIX(AC) (V) VCM(DC) (V)

Min Typ Max Min Max Min Max Min Typ Max Min Typ Max

HSTL-18 Class 1.71 1.8 1.89 0.2 — 0.4 — 0.78 — 1.12 0.78 — 1.12
I, II

HSTL-15 Class 1.425 1.5 1.575 0.2 — 0.4 — 0.68 — 0.9 0.68 — 0.9
I, II

HSTL-12 Class 1.14 1.2 1.26 0.16 VCCIO + 0.3 VCCIO + — 0.5 × — 0.4 × 0.5 × 0.6 ×
I, II 0.3 0.48 VCCIO VCCIO VCCIO VCCIO

HSUL-12 1.14 1.2 1.3 2(VIH(DC) – 2(VREF – 2(VIH(AC) – 2(VREF – 0.5 × 0.5 × 0.5 × 0.4 × 0.5 × 0.6 ×
VREF) VIH(DC)) VREF) VIH(AC)) VCCIO – VCCIO VCCIO VCCIO VCCIO VCCIO
0.12 +0.12

差分 I/O 标准规范

表 17. Intel Cyclone 10 GX 器件的差分 I/O 标准规范

差分输入由 1.8 V VCCPT 供电。

VCCIO (V) VID (mV) (23) VICM(DC) (V) VOD (V) (24) VOCM (V) (24)
I/O 标准

Min Typ Max Min 条件 Max Min 条件 Max Min Typ Max Min Typ Max

LVDS(25) 1.71 1.8 1.89 100 VCM = — 0 DMAX 1.85 0.247 — 0.6 1.125 1.25 1.375
1.25 V ≤700 Mbps

1 DMAX 1.6
>700 Mbps
继续...

(23)
最小 VID 值适用于整个共模范围，VCM。
(24)
RL 范围：90 ≤ RL ≤ 110 Ω。
(25)
为获得 LVDS 接收器优化性能，对于高于 700 Mbps 的数据速率，接收器电压输入范围必须在 1.0 V 到 1.6 V 之间；对于低于 700Mbps 的数据速率，
接收器电压输入范围必在 0 V 到 1.85 V 之间。

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VCCIO (V) VID (mV) (23) VICM(DC) (V) VOD (V) (24) VOCM (V) (24)
I/O 标准

Min Typ Max Min 条件 Max Min 条件 Max Min Typ Max Min Typ Max

RSDS (HIO) (26) 1.71 1.8 1.89 100 VCM = 0.3 1.4 0.1 0.2 0.6 0.5 1.2 1.4
— —
1.25 V

Mini-LVDS 1.71 1.8 1.89 200 — 600 0.4 — 1.325 0.25 — 0.6 1 1.2 1.4
(HIO) (27)

LVPECL (28) 1.71 1.8 1.89 300 0.6 DMAX 1.7

— — — — — — — —
≤700 Mbps

1 DMAX 1.6
>700 Mbps

相关链接
Intel Cyclone 10 GX 器件的收发器规范 (第 22 页)
提供关于收发器、接收器和参考时钟 I/O 管脚规范的详细信息。

开关特性
本小节提供扩展级器件的 Intel Cyclone 10 GX 内核和外设模块性能特性。

(23)
最小 VID 值适用于整个共模范围，VCM。
(24)
RL 范围：90 ≤ RL ≤ 110 Ω。
(26)
为优化 RSDS 接收器性能，接收器电压输入范围必须在 0.25 V 到 1.45 V 之间。
(27)
为优化 Mini-LVDS 接收器性能，接收器电压输入范围必须在 0.3 V 到 1.425 V 之间。
(28)
为了优化 LVPECL 接收器性能，对于高于 700 Mbps 的数据速率，接收器电压输入范围必须在 0.85 V 到 1.75 V 之间；对于低于 700 Mbps 的数据速
率，接收器电压输入范围必须在 0.45 V 到 1.95 V 之间。

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收发器性能规范

Intel Cyclone 10 GX 器件的收发器性能

表 18. 发送器和接收器数据速率性能
符号/说明 条件 数据速率 单位

最大数据速率
12.5 Gbps
VCCR_GXB = VCCT_GXB = 1.03 V

芯片到芯片 (29)
最大数据速率
11.3 Gbps
VCCR_GXB = VCCT_GXB = 0.95 V

1.0 (30) Gbps

最小数据速率

最小数据速率 6.6
Gbps
背板 VCCR_GXB = VCCT_GXB = 1.03 V

1.0 (30) Gbps

最小数据速率

表 19. ATX PLL 和小数分频 PLL（fPLL）性能

符号/说明 条件 频率 单位

最大频率 6.25 GHz

支持的输出频率
最小频率 500 MHz

表 20. CMU PLL 性能

符号/说明 条件 频率 单位

最大频率 5.15625 GHz

支持的输出频率
最小频率 2450 MHz

(29)
芯片到芯片链路是短距离通道应用。
(30)
Intel Cyclone 10 GX 收发器可利用过采样支持低至 125 Mbps 的数据速率。但必须创建自己的过采样逻辑。

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相关链接
收发器电源操作条件 (第 9 页)

Intel Cyclone 10 GX 器件的高速串行收发器架构接口性能

表 21. Intel Cyclone 10 GX 器件的高速串行收发器架构接口性能

所列频率为最大频率。

符号/说明 条件(V) 内核速度等级 单位

-5 -6

20 位接口 - FIFO VCC = 0.9 400 400 MHz

20 位接口 - 寄存 VCC = 0.9 400 400 MHz

32 位接口 - FIFO VCC = 0.9 404 335 MHz

32 位接口 - 寄存 VCC = 0.9 404 335 MHz

64 位接口 - FIFO VCC = 0.9 234 222 MHz

64 位接口 - 寄存 VCC = 0.9 234 222 MHz

Intel Cyclone 10 GX 器件的收发器规范

表 22. 参考时钟规范
符号/说明 条件 Min Typ Max 单位

支持的 I/O 标准 CML、差分 LVPECL、LVDS 和 HCSL (31)

专用参考时钟管脚

RX 管脚作为参考时钟 CML、差分 LVPECL 和 LVDS

输入参考时钟频率 61 — 800 MHz

(CMU PLL)

输入参考时钟频率 100 — 800 MHz

(ATX PLL)
继续...

(31)
HCSL 仅支持 PCIe。

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符号/说明 条件 Min Typ Max 单位

25 (32)/ 50 800 MHz

输入参考时钟频率 —
(fPLL PLL)

上升时间 20%至 80% — — 400 ps

下降时间 80%至 20% — — 400 ps

占空比 — 45 — 55 %

扩频调制时钟频率 PCIe 30 — 33 kHz

扩频向下扩展 PCIe — 0 至–0.5 — %

片上匹配电阻器 — — 100 — Ω

绝对 VMAX 专用参考时钟管脚 — — 1.6 V

RX 管脚作为参考时钟 — — 1.2 V

绝对 VMIN — –0.4 — — V

峰-峰（Peak-to-peak）差分输入电压 — 200 — 1600 mV

VICM (AC 耦合) VCCR_GXB = 0.95 V — 0.95 — V

VCCR_GXB = 1.03 V — 1.03 — V

VICM (DC 耦合) PCIe 参考时钟的 HCSL I/O 标准 250 — 550 mV

发送器 REFCLK 相位噪声(622 MHz) (33) 100 Hz — — –70 dBc/Hz

1 kHz — — –90 dBc/Hz

10 kHz — — –100 dBc/Hz

100 kHz — — –110 dBc/Hz

≥ 1 MHz — — –120 dBc/Hz

继续...

(32)
25 MHz 仅适用于 HDMI 应用。
(33)
使用以下公式计算 622 MHz 以外的 REFCLK 相位噪声要求 REFCLK phase noise at f (MHz) = REFCLK phase noise at 622 MHz + 20*log(f/
622)。

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符号/说明 条件 Min Typ Max 单位

发送器 REFCLK 相位抖动（100 MHz） 1.5 MHz 至 100 MHz (PCIe) — — 4.2 ps (rms)

RREF — — 2.0 k ±1% — Ω

参考时钟频率的最大变化率 0.75 ps/UI

最大 SSC df/dt
TSSC-MAX-PERIOD-SLEW (34)

表 23. 收发器时钟规范
符号/说明 条件 Min Typ Max 单位

CLKUSR 管脚用于收发器校准 收发器校准 100 — 125 MHz

reconfig_clk 重配置接口 100 — 125 MHz

表 24. 收发器时钟网络最大数据速率规范
时钟网络 最佳性能 通道跨度 单位

ATX fPLL CMU

x1 12.5 12.5 10.3125 单个 bank 中有 6 个通道 Gbps

x6 12.5 12.5 N/A 单个 bank 中有 6 个通道 Gbps

PLL 反馈补偿模式 12.5 12.5 N/A 侧宽 Gbps

xN 为 1.03 V VCCR_GXB/ 12.5 12.5 N/A 侧宽 Gbps

VCCT_GXB

xN 为 0.95 V VCCR_GXB/ 10.5 10.5 N/A 侧宽 Gbps

VCCT_GXB

(34)
定义了最坏情况下扩频时钟（SSC）调制曲线，例如 Lexmark。

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表 25. 接收器规范
符号/说明 条件 Min Typ Max 单位

支持的 I/O 标准 — 高速差分 I/O、CML、差分 LVPECL 和 LVDS (35)

接收器管脚的绝对 VMAX (36) 1.2 V

— — —

接收器管脚的绝对 VMIN (37) -0.4 V

— — —

器件配置之前的最大峰-峰差分
— — — 1.6 V
输入电压 VID（差分峰间值）

VCCR_GXB = 0.95 V — — 2.4 V

器件配置之后的最大峰峰差分
输入电压 VID (差分峰间值) VCCR_GXB = 1.03 V 2.0 V
— —

接收器串行输入管脚的最小差
— 50 — — mV
分眼开 (38)

85-Ω 设置 — 85 ± 30% — Ω
差分片上匹配电阻器
100-Ω 设置 — 100 ± 30% — Ω

VCCR_GXB = 0.95 V — 600 — mV

VICM (AC 和 DC 耦合) (39)
VCCR_GXB = 1.03 V — 700 — mV

tLTR (40) 10 µs
— — —

tLTD (41) 4 µs
— — —
继续...

(35)
CML、差分 LVPECL 和 LVDS 仅用于 AC 耦合链路。
(36)
该器件不可耐受在该绝对最大值上的长时间运行。
(37)
该器件不可耐受在该绝对最小值上的长时间运行。
(38)
接收器输入管脚上的差分眼开规范假定接收器均衡（Receiver Equalization）为禁用。如果使能 Receiver Equalization，则接收器电路能够根据均衡级
别来耐受更低的最小眼开。
(39)
Intel Cyclone 10 GX 器件支持对其他 Intel Cyclone 10 GX 器件或具有匹配共模电压发送器的其他器件进行 DC 耦合。
(40)
tLTR 是复位后，接收器 CDR 锁定到输入参考时钟频率所需要的时间。

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符号/说明 条件 Min Typ Max 单位

tLTD_manual (42) 4 µs
— — —

tLTR_LTD_manual (43) 15 µs
— — —

运行长度 — — — 200 UI

PCIe-only -300 — 300 PPM

CDR PPM 容限
所有其他协议 -1000 — 1000 PPM

可编程 DC 增益 设置 = 0-4 0 — 10 dB

设置 = 0-28
0 — 19 dB
VCCR_GXB = 0.95 V
高增益模式和数据速率 ≤ 6
Gbps 的可编程 AC 增益
设置 = 0-28
0 — 21 dB
VCCR_GXB = 1.03 V

表 26. 发送器规范
符号/说明 条件 Min Typ Max 单位

支持的 I/O 标准 高速差分 I/O (44)

— —

85-Ω 设置 — 85 ± 20% — Ω
差分片上匹配电阻器
100-Ω 设置 — 100 ± 20% — Ω

VCCT_GXB = 0.95 V — 450 — mV

VOCM (AC 耦合)
VCCT_GXB = 1.03 V — 500 — mV

VOCM (DC 耦合) VCCT_GXB = 0.95 V — 450 — mV

继续...

(41)
tLTD 是在 rx_is_lockedtodata 信号变高后，接收器 CDR 开始恢复有效数据所需要的时间。
(42)
tLTD_manual 是 CDR 在手动模式下运行时，rx_is_lockedtodata 信号变高后，接收器 CDR 开始恢复有效数据所需要的时间。
(43)
tLTR_LTD_manual 是 CDR 在手动模式下运行时，rx_is_lockedtoref 信号变高后，CDR 必须保持在锁定到参考（LTR）模式所需要的时间。
(44)
高速差分 I/O 是 Intel Cyclone 10 GX 收发器中发送器的专用 I/O 标准。

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符号/说明 条件 Min Typ Max 单位

VCCT_GXB = 1.03 V — 500 — mV

上升时间 (45) 20%至 80% 20 130 ps

—

下降时间 (45) 80%至 20% 20 130 ps

—

差分对内在偏斜（Intra- TX VCM = 0.5 V，摆率设置

— — 15 ps
differential pair skew） 为 SLEW_R5 (46)

表 27. 典型的发送器 VOD 设置

符号 VOD 设置 VOD-to-VCCT_GXB 比率

31 1.00

30 0.97

29 0.93

28 0.90

27 0.87

26 0.83

25 0.80
VOD 差分值 = VOD-to-VCCT_GXB 比率 x VCCT_GXB
24 0.77

23 0.73

22 0.70

21 0.67

20 0.63

19 0.60

18 0.57
继续...

(45)
Intel Quartus Prime 软件根据设计配置自动选择相应摆率。
(46)
SLEW_R1 是最慢的摆率，SLEW_R5 是最快的摆率。SLEW_R6 和 SLEW_R7 未使用。

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符号 VOD 设置 VOD-to-VCCT_GXB 比率

17 0.53

16 0.50

15 0.47

14 0.43

13 0.40

12 0.37

表 28. 发送器通道到通道偏斜规范
模式 通道跨度 最大偏斜 单位

x6 Clock 一个 bank 最多 6 个通道 61 ps

xN 时钟 两个 bank 内 230 ps

PLL 反馈补偿(47)，(48) 侧宽 1600 ps

相关链接
PLL 和时钟网络

内核性能规范

时钟树规范

表 29. Intel Cyclone 10 GX 器件的时钟树性能

参数 性能（全速度等级） 单位

Global clock, regional clock, and small periphery clock 644 MHz

Large periphery clock 525 MHz

(47)
测试期间，refclk 设置为 125 MHz。
(48)
可通过提高参考时钟频率减少通道到通道偏斜。

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PLL 规范

小数分频 PLL 规范

表 30. Intel Cyclone 10 GX 器件的小数分频 PLL 规范

符号 参数 条件 Min Typ Max 单位

fIN Input clock frequency 30 800 (49) MHz

— —

fINPFD Input clock frequency to the phase — 30 — 700 MHz

frequency detector (PFD)

fCASC_INPFD Input clock frequency to the PFD of — 30 — 60 MHz

destination cascade PLL

fVCO PLL voltage-controlled oscillator (VCO) — 6 — 12.5 GHz

operating range

tEINDUTY Input clock duty cycle — 45 — 55 %

fOUT Output frequency for internal global or — — — 644 MHz

regional clock

fDYCONFIGCLK Dynamic configuration clock for — — — 100 MHz

reconfig_clk

tLOCK Time required to lock from end-of-device — — — 1 ms

configuration or deassertion of
pll_powerdown

tDLOCK Time required to lock dynamically (after — — — 1 ms

switchover or reconfiguring any non-post-
scale counters/delays)

fCLBW PLL closed-loop bandwidth — 0.3 — 4 MHz

tPLL_PSERR Accuracy of PLL phase shift — — — 50 ps

tARESET Minimum pulse width on the — 10 — — ns

pll_powerdown signal

tINCCJ (50) (51) Input clock cycle-to-cycle jitter 0.13 UI (p-p)

FREF ≥ 100 MHz — —
继续...

(49)
此规范受 I/O 最大频率的限制。取决于设计以及系统的具体因素，每个 I/O 标准可实现的最大 I/O 频率不同。确保设计中适当的时序收敛，并基于具体设
计和系统设置执行 HSPICE/IBIS 仿真，以确定您系统中可达到的最大频率。

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符号 参数 条件 Min Typ Max 单位

FREF < 100 MHz — — 650 ps (p-p)

tOUTPJ (52) Period jitter for clock output 600 ps (p-p)

FOUT ≥ 100 MHz — —

FOUT < 100 MHz — — 60 mUI (p-p)

tOUTCCJ (52) Cycle-to-cycle jitter for clock output 600 ps (p-p)

FOUT ≥ 100 MHz — —

FOUT < 100 MHz — — 60 mUI (p-p)

dKBIT Bit number of Delta Sigma Modulator (DSM) — — 32 — bit

相关链接
存储器输出时钟抖动规范 (第 43 页)
提供关于外部存储器接口时钟输出抖动规范的详细信息。

I/O PLL 规范

表 31. Intel Cyclone 10 GX 器件的 I/O PLL 规范

符号 参数 条件 Min Typ Max 单位

fIN Input clock frequency 10 700 (53) MHz

-5 速度等级 —

10 650 (53) MHz

–6 速度等级 —

fINPFD Input clock frequency to the PFD — 10 — 325 MHz

fCASC_INPFD Input clock frequency to the PFD of destination — 10 — 60 MHz

cascade PLL
继续...

(50)
高输入抖动直接影响 PLL 输出抖动。要达到低 PLL 输出时钟抖动，您必须提供一个抖动< 120 ps 的干净时钟源。
(51)
FREF 为 fIN/N，当 N = 1 时，应用规范。
(52)
使用不同测量方法的外部存储器接口时钟输出抖动规范，可在 Intel Cyclone 10 GX 器件的存储器输出时钟抖动规范列表中找到。
(53)
此规范受 I/O 最大频率的限制。取决于设计以及系统的具体因素，每个 I/O 标准可实现的最大 I/O 频率不同。确保设计中适当的时序收敛，并基于具体设
计和系统设置执行 HSPICE/IBIS 仿真，以确定您系统中可达到的最大频率。

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符号 参数 条件 Min Typ Max 单位

fVCO PLL VCO operating range -5 速度等级 600 — 1434 MHz

–6 速度等级 600 — 1250 MHz

fCLBW PLL closed-loop bandwidth — 0.1 — 8 MHz

tEINDUTY Input clock or external feedback clock input — 40 — 60 %

duty cycle

fOUT Output frequency for internal global or regional –5，–6 速度等级 — — 644 MHz
clock (C counter)

fOUT_EXT Output frequency for external clock output -5 速度等级 — — 720 MHz

–6 速度等级 — — 650 MHz

tOUTDUTY Duty cycle for dedicated external clock output — 45 50 55 %

（设置为 50%时）

tFCOMP External feedback clock compensation time — — — 10 ns

fDYCONFIGCLK Dynamic configuration clock for mgmt_clk and — — — 100 MHz

scanclk

tLOCK Time required to lock from end-of-device — — — 1 ms

configuration or deassertion of areset

tDLOCK Time required to lock dynamically (after — — — 1 ms

switchover or reconfiguring any non-post-scale
counters/delays)

tPLL_PSERR Accuracy of PLL phase shift — — — ±50 ps

tARESET Minimum pulse width on the areset signal — 10 — — ns

tINCCJ (54) (55) Input clock cycle-to-cycle jitter 0.15 UI (p-p)

FREF ≥ 100 MHz — —

FREF < 100 MHz — — 750 ps (p-p)

tOUTPJ_DC Period jitter for dedicated clock output FOUT ≥ 100 MHz — — 175 ps (p-p)
继续...

(54)
高输入抖动直接影响 PLL 输出抖动。要达到低 PLL 输出时钟抖动，您必须提供一个抖动< 120 ps 的干净时钟源。
(55)
FREF 为 fIN/N，当 N = 1 时，应用规范。

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符号 参数 条件 Min Typ Max 单位

FOUT < 100 MHz — — 17.5 mUI (p-p)

tOUTCCJ_DC Cycle-to-cycle jitter for dedicated clock output FOUT ≥ 100 MHz — — 175 ps (p-p)

FOUT < 100 MHz — — 17.5 mUI (p-p)

tOUTPJ_IO (56) Period jitter for clock output on the regular I/O 600 ps (p-p)
FOUT ≥ 100 MHz — —

FOUT < 100 MHz — — 60 mUI (p-p)

tOUTCCJ_IO (56) Cycle-to-cycle jitter for clock output on the 600 ps (p-p)
FOUT ≥ 100 MHz — —
regular I/O
FOUT < 100 MHz — — 60 mUI (p-p)

tCASC_OUTPJ_DC Period jitter for dedicated clock output in FOUT ≥ 100 MHz — — 175 ps (p-p)
cascaded PLLs
FOUT < 100 MHz — — 17.5 mUI (p-p)

相关链接
存储器输出时钟抖动规范 (第 43 页)
提供关于外部存储器接口时钟输出抖动规范的详细信息。

DSP 模块规范

表 32. Intel Cyclone 10 GX 器件的 DSP 模块性能规范

模式 性能 单位

–E5 –I5 –E6 –I6

定点 18 × 19 乘法模式 456 438 364 346 MHz

定点 27 × 27 乘法模式 450 434 358 344 MHz

定点 18 × 18 乘法加法器模式 459 440 370 351 MHz

与 36 位输入相加的定点 18×18 乘法加法器模式 444 422 349 326 MHz

定点 18 × 19 脉动模式 459 440 370 351 MHz

继续...

(56)
使用不同测量方法的外部存储器接口时钟输出抖动规范，可在 Intel Cyclone 10 GX 器件的存储器输出时钟抖动规范表中找到。

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模式 性能 单位

–E5 –I5 –E6 –I6

复合 18 × 19 乘法模式 456 438 364 346 MHz

浮点乘法模式 447 427 347 326 MHz

浮点加法器或减法模式 388 369 288 266 MHz

浮点乘数加法器或减法模式 386 368 290 270 MHz

浮点乘法器累加模式 418 393 326 294 MHz

浮点向量一模式（Floating point vector one mode） 404 382 306 282 MHz

浮点向量二模式（Floating point vector two mode） 383 367 293 278 MHz

存储器模块规范

要实现存储器模块最佳性能，可使用通过片上 PLL 全局时钟路由选择得到的存储器模块时钟，并设置为 50%输出占空比。使用 Intel Quartus

Prime 软件报告存储器模块时钟方案报告的时序。

使用错误检测循环冗余校验（CRC）功能时，fMAX 中无降级。

表 33. Intel Cyclone 10 GX 器件的存储器模块性能规范

储存器 模式 性能

–E5, –I5 –E6 –I6 单位

MLAB 单端口，所有支持的宽度(×16/×32) 570 490 490 MHz

简单双端口，所有支持的宽度(×16/×32) 570 490 490 MHz

“read-during-write”选项设置为 Old Data 的简单双端口， 400 330 330 MHz

所有支持的宽度

ROM，所有支持的宽度(×16/×32) 570 490 490 MHz

M20K Block 单端口，所有支持的宽度 625 530 510 MHz

简单双端口，所有支持的宽度 625 530 510 MHz

“read-during-write”选项设置为 Old Data 的简单双端口， 470 410 410 MHz

所有支持的宽度
继续...

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储存器 模式 性能

–E5, –I5 –E6 –I6 单位

ECC 使能的简单双端口，512 × 32 410 360 360 MHz

ECC 以及可选流水线寄存器使能的简单双端口，512 × 32 520 470 470 MHz

真双端口，所有支持的宽度 600 480 480 Mhz

ROM，所有支持的宽度 625 530 510 MHz

温度传感二级管规范

内部温度传感二级管规范

表 34. Intel Cyclone 10 GX 器件的内部温度传感二级管规范

温度范围 准确性 偏斜校准选项 采样率 转换时间 分辨率

–40 到 100°C ±5°C No 1 MHz < 5 ms 10 位

相关链接
内部 TSD 的传输功能
提供关于内部 TSD 传输功能的信息。

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外部温度传感二级管规范

表 35. Intel Cyclone 10 GX 器件的外部温度传感二级管规范

• 典型值为 25°C。

• 通过更低的注入电流提高二极管精度。

• 绝对精度取决于第三方外部二极管 ADC 和集成详情。

说明 Min Typ Max 单位

Ibias，二极管源电流 10 — 100 μA

Vbias ，跨二极管的电压 0.3 — 0.9 V

串联电阻 — — <1 Ω

二极管理想因子（Diode ideality factor） — 1.03 — —

内部电压传感器规范

表 36. Intel Cyclone 10 GX 器件的内部电压传感器规范

参数 最小 典型 最大 单位

Resolution — — 6 位

Sampling rate — — 500 Ksps

Differential non-linearity (DNL) — — ±1 LSB

Integral non-linearity (INL) — — ±1 LSB

Gain error — — ±1 %

Offset error — — ±1 LSB

Input capacitance — 20 — pF

Clock frequency 0.1 — 11 MHz

Unipolar Input Mode Input signal range for Vsigp 0 — 1.5 V

Common mode voltage on Vsign 0 — 0.25 V

Input signal range for Vsigp – Vsign 0 — 1.25 V

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外设性能规范
本节介绍外设性能，高速 I/O 和外部存储器接口。

实际可达到的频率取决于设计和系统具体因素。根据具体的设计和系统设置执行 HSPICE/IBIS 仿真，以确保设计中恰当的时序收敛，从而确定

您系统中能达到的最大频率。

高速 I/O 规范

表 37. Intel Cyclone 10 GX 器件的高速 I/O 规范

当串行器/解串器 (SERDES)因子 J = 3 到 10 时，使用 SERDES 模块。

对于 LVDS 应用，必须使用整数 PLL 模式中的 PLL。

必须通过执行链路时序收敛分析计算接收器中剩余的时序裕量。必须考虑板级偏斜裕量、发送器通道到通道偏斜以及接收器采样裕量来确定剩余的时序裕量。

Intel Cyclone 10 GX 器件支持使用所有 I/O bank 上真 LVDS 输出缓冲类型的输出标准，如下：

• 数据速率最高达 360 Mbps 的真 RSDS 输出标准

• 数据速率最高达 400 Mbps 的真 mini-LVDS 输出校准

符号 条件 –E5, –I5 –E6, –I6 单位

Min Typ Max Min Typ Max

fHSCLK_in （输入时钟频率）真差分 I/O 标准 时钟增强因子 10 — 700 10 — 625 MHz

W = 1 到 40 (57)

fHSCLK_in （输入时钟频率）单端 I/O 标准 时钟增强因子 10 — 625 10 — 525 MHz

W = 1 到 40 (57)

700 (58) 625 (58) MHz

fHSCLK_OUT（输出时钟频率） — — — — —

(60) (62) 1434 (62) 1250 Mbps

发送器 真差分 I/O 标准 - SERDES 因子 J = 4 到 10 — —
(61) (62)
fHSDR（数据速率）
(59)

继续...

(57)
Clock Boost Factor（W，时钟增强因子)是输入数据速率和输入时钟速率之间的比率。
(58)
使用 PHY 时钟网络实现。

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符号 条件 –E5, –I5 –E6, –I6 单位

Min Typ Max Min Typ Max

(60) (61) (62) 1076 (62) 938 Mbps

SERDES 因子 J = 3 — —
(62)

(62) 275 (63) (62) 250 (63) Mbps

SERDES 因子 J = 2，使用 — —
DDR 寄存器
(62) 275 (63) (62) 250 (63) Mbps
SERDES 因子 J = 1，使用 — —
DDR 寄存器

tx Jitter - 真差分 I/O 数据速率的总抖动，600 Mbps — — 200 — — 250 ps

标准 – 1.6 Gbps

数据速率的总抖动， — — 0.12 — — 0.15 UI

< 600 Mbps

tDUTY (64) 45 50 55 45 50 55 %
差分 I/O 标准的 TX 输出时钟占
空比

tRISE & & tFALL (61) 180 200 ps

真差分 I/O 标准 — — — —
(65)

TCCS (64) (59) 150 150 ps

真差分 I/O 标准 — — — —

接收器 真差分 I/O 标准 - SERDES 因子 150 — 1434 150 — 1250 Mbps

fHSDRDPA（数据速 J = 4 到 10 (60) (61) (62)

率）
继续...

(59)
需要符合 PCB 走线长度的封装偏斜补偿。
(60)
Fmax 规范基于串行数据的快速时钟。接口 Fmax 还取决于设计相关的并行时钟域，且需要时序分析。
(61)
CC 和 VCCP 必须位于组合电源层，且芯片到芯片最大负载 5 pF。
(62)
最小规格取决于所使用的时钟源（例如：PLL 和时钟管脚）和时钟路由选择资源（全局、区域或局部）。I/O 差分缓冲和串行器没有最小切换率。
(63)
最大理想数据速率是 SERDES 因子(J) x PLL 最大输出频率(fOUT)，但前提是您能够完成设计时序且信号完整性满足接口要求。
(64)
不适用于 DIVCLK = 1。
(65)
仅适用于默认预加重和 VOD 设置。

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符号 条件 –E5, –I5 –E6, –I6 单位

Min Typ Max Min Typ Max

SERDES 因子 J = 3 (60) (61) 150 — 1076 150 — 938 Mbps

(62)

(62) (66) (62) (66) Mbps

fHSDR（数据速率） SERDES 因子 J = 3 到 10 — —
（未使用 DPA）(59)
(62) (63) (62) (63) Mbps
SERDES 因子 J = 2，使用 — —
DDR 寄存器
(62) (63) (62) (63) Mbps
SERDES 因子 J = 1，使用 — —
DDR 寄存器

DPA (FIFO 模式) DPA 运行长度 — — — 10000 — — 10000 UI

DPA (soft CDR 模式) DPA 运行长度 SGMII/GbE 协议 — — 5 — — 5 UI

所有其他的协议 — — 50 次数据跳变 — — 50 次数据跳变 —

每 208 UI 每 208 UI

Soft CDR 模式 Soft-CDR ppm 容 — — — 300 — — 300 ± ppm

限

Non DPA 模式 采样窗口 — — — 300 — — 300 ps

DPA 锁定时序规范

图 2. DPA PLL 校准使能的 DPA 锁定时序规范

rx_reset
DPA Lock Time

rx_dpa_locked
256 data 96 core 256 data 96 core 256 data
transitions clock cycles transitions clock cycles transitions

(66)
通过执行链路时序收敛分析，能够评估 non-DPA 模式的可实现最大数据速率。必须考虑板级偏斜裕量、发送器延迟裕量和接收器采样裕量以决定支持的
最大数据速率。

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表 38. Intel Cyclone 10 GX 器件的 DPA 锁定时序规范

本规范适用于扩展级和工业级。DPA 锁定时间适用于一个通道。一个数据跳变定义为“0 到 1”或“1 到 0”跳变。

标准 训练码型（Training Pattern） 一次重复训练码型的数据跳变次数 每 256 个数据跳变的重复次数 (67) 最大数据跳变

SPI-4 00000000001111111111 2 128 640

Parallel Rapid I/O 00001111 2 128 640

10010000 4 64 640

其它 10101010 8 32 640

01010101 8 32 640

(67)
所述训练码型实现 256 个数据跳变的重复次数。

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LVDS Soft-CDR/DPA 正弦抖动容限规范

图 3. 数据速率等于 1.4 Gbps 的 LVDS Soft-CDR/DPA 正弦抖动容限规范

LVDS Soft-CDR/DPA正弦抖动容限规范

25

8.5

J抖动幅度 (UI)

0.28

0.1

F1 F2 F3 F4
抖动频率 (Hz)

表 39. 数据速率等于 1.4 Gbps 的 LVDS Soft-CDR/DPA 正弦抖动掩码值

抖动频率(Hz) 正弦抖动(UI)

F1 10,000 25.00

F2 17,565 25.00

F3 1,493,000 0.28

F4 50,000,000 0.28

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图 4. 数据速率小于 1.4 Gbps 的 LVDS Soft-CDR/DPA 正弦抖动容限规范

正弦抖动幅度

20db/dec

0.1 UI
P-P
频率
baud/1667 20 MHz

硬存储控制器支持的存储器标准

表 40. Intel Cyclone 10 GX 器件的硬存储控制器支持的存储器标准

本表格列出了硬存储控制器的综合性能。有关具体信息，请参阅“外部存储器接口规范评估器”。

存储器标准 速率支持 速度等级 Ping Pong PHY 支持 最大频率 (MHz)

I/O Bank 3 V I/O Bank

DDR3 SDRAM 1/2 速率 –5 Yes 533 225

— 533 225

–6 Yes 466 166

— 466 166

1/4 速率 –5 Yes 933 450

— 933 450
继续...

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存储器标准 速率支持 速度等级 Ping Pong PHY 支持 最大频率 (MHz)

I/O Bank 3 V I/O Bank

–6 Yes 933 333

— 933 333

DDR3L SDRAM 1/2 速率 –5 Yes 533 225

— 533 225

–6 Yes 466 166

— 466 166

1/4 速率 –5 Yes 933 450

— 933 450

–6 Yes 933 333

— 933 333

LPDDR3 SDRAM 1/2 速率 –5 — 400 225

–6 — 333 166

1/4 速率 –5 — 800 450

–6 — 666 333

相关链接
外部存储器接口规范估算器
提供关于所支持存储器标准的具体细节。

DLL 范围规范

表 41. Intel Cyclone 10 GX 器件的 DLL 频率范围规范

Intel Cyclone 10 GX 器件支持低于 600 MHz 的存储器接口频率，即使驱动 DLL 的参考时钟必须至少 600 MHz。要支持低于 600 MHz 的接口，可与驱动 DLL 的参考时钟相乘以确保
频率在所支持的范围之内。

参数 性能（适用于所有速度等级） 单位

DLL operating frequency range 600 – 1333 MHz

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DQS 逻辑模块规范

表 42. Intel Cyclone 10 GX 器件 DLL 延迟时钟（tDQS_PSERR）的 DQS 相移误差规范

该误差规范是绝对最大和最小误差。

符号 性能（适用于所有速度等级） 单位

tDQS_PSERR 5 ps

存储器输出时钟抖动规范

表 43. Intel Cyclone 10 GX 器件的存储器输出时钟抖动规范

时钟抖动规范适用于由 I/O PLL 提供时钟的存储器输出时钟管脚，或使用差分信号分路器生成的以及由布线在指定 PHY 时钟网络上的 PLL 输出提供时钟的双数据 I/O 电路。Intel 建议使
用 PHY 时钟网络实现更好的抖动性能。

当 10 ps 峰-峰输出抖动与误码率（BER）为 10–12（相当于 14 sigma）并用时，可应用存储器输出时钟抖动。

协议 参数 符号 数据速率 (Mbps) Min Max 单位

DDR3 Clock period jitter tJIT(per) 1,866 –40 40 ps

Cycle-to-cycle period jitter tJIT(cc) 1,866 –40 40 ps

Duty cycle jitter tJIT(duty) 1,866 –40 40 ps

OCT 校准模块规范

表 44. Intel Cyclone 10 GX 器件的 OCT 校准模块规范

符号 说明 Min Typ Max 单位

OCTUSRCLK OCT 校准模块要求的时钟 — — 20 MHz

TOCTCAL RS OCT /RT OCT 校准所要求的 OCTUSRCLK 时钟周期数 > 2000 — — 周期

TOCTSHIFT 需要 OCT 代码移出的 OCTUSRCLK 时钟周期数 — 32 — 周期

TRS_RT 双向 I/O 缓冲器中 dyn_term_ctrl 和 oe 信号跳变以在 RS OCT 和 RT OCT 之 — 2.5 — ns

间进行动态切换所需要的时间。

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图 5. “no oe”和 dyn_term_ctrl 信号的时序图

RX Tristate TX Tristate RX

oe

dyn_term_ctrl

TRS_RT TRS_RT

配置规范
本节提供 Intel Cyclone 10 GX 器件的配置规范和时序。

POR 规范
上电复位（POR）延迟定义为 POR 电路监控的所有电源达到所推荐的最小操作电压和 nSTATUS 释放为高电平且器件可以开始配置之间的时间延
迟。

表 45. Intel Cyclone 10 GX 器件的快速和标准 POR 延迟规范

POR 延迟 最小 最大 单位

4 12 (68) ms
快速

标准 100 300 ms

相关链接
MSEL 管脚设置
提供关于每个配置方案基于 MSEL 管脚设置的 POR 延迟的详细信息。

(68)
快速 POR 延迟的最大脉冲宽度为 12 ms，对 PCIe 硬 IP 在 POR trip 后进行初始换提供了足够时间。

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JTAG 配置时序

表 46. Intel Cyclone 10 GX 器件的 JTAG 时序参数和值

符号 说明 Min Max 单位

tJCP 30, 167 (69) ns

TCK 时钟周期 —

tJCH TCK 时钟高时间 14 — ns

tJCL TCK 时钟低时间 14 — ns

tJPSU (TDI) TDI JTAG 端口建立时间 2 — ns

tJPSU (TMS) TMS JTAG 端口建立时间 3 — ns

tJPH JTAG 端口保持时间 5 — ns

tJPCO JTAG 端口时钟到输出 — 11 ns

tJPZX JTAG 端口高阻抗到有效输出 — 14 ns

tJPXZ JTAG 端口有效输出到高阻抗 — 14 ns

FPP 配置时序

FPP 配置的 DCLK 到 DATA[]比率(r)

当开启加密或压缩功能时，快速被动并行（FPP）配置需要不同的 DCLK 到 DATA[]比率。

根据 DCLK 到 DATA[]的比率，主机必须发送一个由 r 乘以 DATA[]比率并以每秒字节(Bps)或每秒字(Wps)为单位的 DCLK 频率。例如：在×

16 的 FPP 中，其中 r 为 2，DCLK 频率必须是 2 乘以 DATA[]的比率且单位为 Wps。

(69)
如果执行易失性密钥编程时，VCCBAT 在 1.2 V – 1.5 V 范围内，则最小 TCK 时钟周期为 167 ns。

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表 47. Intel Cyclone 10 GX 器件的 DCLK 到 DATA[]比率

对于 Intel Cyclone 10 GX 器件，不能同时开启加密或压缩功能。

配置方案 加密 压缩 DCLK 到 DATA[]比率(r)

FPP (8 位宽) Off Off 1

On Off 1

Off On 2

FPP (16 位宽) Off Off 1

On Off 2

Off On 4

FPP (32 位宽) Off Off 1

On Off 4

Off On 8

DCLK 到 DATA[] = 1 的 FPP 配置时间

注意: 使能解压缩或设计安全功能时，用于 FPP ×8、FPP ×16 和 FPP ×32 的 DCLK 到 DATA[]比率各不相同。对于各自相应的 DCLK 到 DATA[]比
率，请参阅 Intel Cyclone 10 GX 器件的 DCLK 到 DATA[]比率表。

表 48. Intel Cyclone 10 GX 器件的 DCLK 到 DATA[]比率 =1 时的 FPP 时序参数

禁用解压缩和设计安全功能时，请使用这些时序参数。

符号 参数 最小 最大 单位

tCF2CD nCONFIG low to CONF_DONE low 480 1,440 ns

tCF2ST0 nCONFIG low to nSTATUS low 320 960 ns

tCFG nCONFIG low pulse width 2 — μs

tSTATUS 268 3,000 (70)

nSTATUS low pulse width μs
继续...

(70)
如果不通过扩展 nCONFIG 或 nSTATUS 低脉冲宽度来延迟配置，则可使用该值。

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符号 参数 最小 最大 单位

tCF2ST1 3,000 (71)

nCONFIG high to nSTATUS high — μs

tCF2CK (72) 3,010

nCONFIG high to first rising edge on DCLK — μs

tST2CK (72) 10
nSTATUS high to first rising edge of DCLK — μs

tDSU DATA[] setup time before rising edge on DCLK 5.5 — ns

tDH DATA[] hold time after rising edge on DCLK 0 — ns

tCH DCLK high time 0.45 × 1/fMAX — s

tCL DCLK low time 0.45 × 1/fMAX — s

tCLK DCLK period 1/fMAX — s

fMAX DCLK frequency (FPP ×8/×16/×32) — 100 MHz

tCD2UM CONF_DONEhigh to user mode (73) 175 830 μs

tCD2CU CONF_DONE high to CLKUSR enabled 4 x 最大 DCLK 周期 — —

tCD2UMC CONF_DONE high to user mode with CLKUSR option on tCD2CU + — —

(600 × CLKUSR 周期)

相关链接
FPP 配置时序
提供关于 FPP 配置时序波形的信息。

(71)
如果不通过从外部保持 nSTATUS 低电平来延迟配置，则可使用该值。
(72)
如果 nSTATUS 被监控，则遵循 tST2CK 规范。如果 nSTATUS 未被监控，则可遵循 tCF2CK 规范。
(73)
最小和最大数量仅在选择内部振荡器作为初始化器件的时钟源时适用。

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DCLK 到 DATA[] >1 时的 FPP 配置时序

表 49. Intel Cyclone 10 GX 器件的 DCLK 到 DATA[]比率 >1 时的 FPP 时序参数

使用解压缩和设计安全功能时，请使用这些时序参数。

符号 参数 最小 最大 单位

tCF2CD nCONFIG low to CONF_DONE low 480 1,440 ns

tCF2ST0 nCONFIG low to nSTATUS low 320 960 ns

tCFG nCONFIG low pulse width 2 — μs

tSTATUS 268 3,000 (74)

nSTATUS low pulse width μs

tCF2ST1 3,000 (74)

nCONFIG high to nSTATUS high — μs

tCF2CK (75) 3,010

nCONFIG high to first rising edge on DCLK — μs

tST2CK (75) 10
nSTATUS high to first rising edge of DCLK — μs

tDSU DATA[] setup time before rising edge on DCLK 5.5 — ns

tDH DATA[] hold time after rising edge on DCLK N–1/fDCLK (76) — s

tCH DCLK high time 0.45 × 1/fMAX — s

tCL DCLK low time 0.45 × 1/fMAX — s

tCLK DCLK period 1/fMAX — s

fMAX DCLK frequency (FPP ×8/×16/×32) — 100 MHz

tR Input rise time — 40 ns

tF Input fall time — 40 ns

继续...

(74)
如果不通过扩展 nCONFIG 或 nSTATUS 低脉冲宽度来延迟配置，就可获得该值。
(75)
如果 nSTATUS 被监控，可遵循 tST2CK 规范。如果 nSTATUS 未被监控，则可遵循 tCF2CK 规范。
(76)
N 是 DCLK 到 DATA 的比率，而 fDCLK 是系统操作的 DCLK 频率。

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符号 参数 最小 最大 单位

tCD2UM CONF_DONE high to user mode(77) 175 830 μs

tCD2CU CONF_DONE high to CLKUSR enabled 4 × 最大 DCLK 周期 — —

tCD2UMC CONF_DONE high to user mode with CLKUSR option on tCD2CU + — —

(600 × CLKUSR 周期)

相关链接
FPP 配置时序
提供关于 FPP 配置时序波形的信息。

AS 配置时序

表 50. Intel Cyclone 10 GX 器件中 AS ×1 和 AS ×4 配置的 AS 时序参数

最低和最高数量仅在选择内部振荡器作为初始化器件的时钟源时适用。

tCF2CD、tCF2ST0、tCFG、tSTATUS 和 tCF2ST1 时序参数与 Intel Cyclone 10 GX 器件 PS 时序参数表中罗列的被动串行（PS）模式时序参数是相同的。

符号 参数 最小 最大 单位

tCO DCLK falling edge to AS_DATA0/ASDO output — 2 ns

tSU Data setup time before falling edge on DCLK 1 — ns

tDH Data hold time after falling edge on DCLK 1.5 — ns

tCD2UM CONF_DONE high to user mode 175 830 μs

tCD2CU CONF_DONE high to CLKUSR enabled 4 × 最大 DCLK 周期 — —

tCD2UMC CONF_DONE high to user mode with CLKUSR option on tCD2CU + (600 × CLKUSR — —
周期)

相关链接
• PS 配置时序 (第 50 页)

(77)
最小和最大数量仅在您使用内部振荡器作为初始化器件的时钟源时适用。

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• AS 配置时序
提供关于 AS 配置时序波形的信息。

AS 配置方案中的 DCLK 频率规范

表 51. AS 配置方案中的 DCLK 频率规范

该表格列出了 AS 配置方案的内部时钟频率规范。

使用内部振荡器作为配置时钟源时，应用 DCLK 频率规范。

AS 多器件配置方案不支持 100 MHz 的 DCLK 频率。

在 Intel Quartus Prime 软件中仅能设置 12.5、25、50 和 100 MHz。

参数 最小 典型 最大 Intel Quartus Prime 软 单位

件设置

DCLK frequency in AS configuration 5.3 7.5 9.7 12.5 MHz

scheme
10.5 15.0 19.3 25.0 MHz

21.0 30.0 38.5 50.0 MHz

42.0 60.0 77.0 100.0 MHz

PS 配置时序

表 52. Intel Cyclone 10 GX 器件的 PS 时序参数

符号 参数 最小 最大 单位

tCF2CD nCONFIG low to CONF_DONE low 480 1,440 ns

tCF2ST0 nCONFIG low to nSTATUS low 320 960 ns

tCFG nCONFIG low pulse width 2 — μs

tSTATUS 268 3,000 (78)

nSTATUS low pulse width μs
继续...

(78)
如果不通过延长 nCONFIG 或 nSTATUS 低脉冲宽度来延迟配置，则可使用该值。

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符号 参数 最小 最大 单位

tCF2ST1 3,000 (79)

nCONFIG high to nSTATUS high — μs

tCF2CK (80) 3,010

nCONFIG high to first rising edge on DCLK — μs

tST2CK (80) 10
nSTATUS high to first rising edge of DCLK — μs

tDSU DATA[] setup time before rising edge on DCLK 5.5 — ns

tDH DATA[] hold time after rising edge on DCLK 0 — ns

tCH DCLK high time 0.45 × 1/fMAX — s

tCL DCLK low time 0.45 × 1/fMAX — s

tCLK DCLK period 1/fMAX — s

fMAX DCLK frequency — 125 MHz

tCD2UM CONF_DONE high to user mode (81) 175 830 μs

tCD2CU CONF_DONE high to CLKUSR enabled 4 × 最大 DCLK 周期 — —

tCD2UMC CONF_DONE high to user mode with CLKUSR option on tCD2CU + (600 × CLKUSR — —
周期)

相关链接
PS 配置时序
提供关于 PS 配置时序波形的信息。

(79)
如果不通过从外部保持 nSTATUS 低电平来延迟配置，则可使用该值。
(80)
如果 nSTATUS 被监控，可遵循 ST2CK 规范。如果 nSTATUS 未被监控，则可遵循 tCF2CK 规范。
(81)
最小和最大数量仅在您选择内部振荡器作为初始化器件的时钟源时适用。

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初始化

表 53. Intel Cyclone 10 GX 器件的初始化时钟源选项和最大频率

初始化时钟源 配置方案 最大频率 (MHz) 最小时钟周期数

内部振荡器 AS、PS 和 FPP 12.5 600

CLKUSR (82) (83) AS、PS 和 FPP 100

配置文件
对于不同的配置方案，有 2 种类型的配置比特流格式：
• PS 和 FPP — 原始二进制文件(.rbf)
• AS — 原始编程数据文件(.rpd)

.rpd 文件大小依据 Intel 配置器件的容量。然而，.rpd 文件的实际配置比特流大小与.rbf 文件相同。

(82)
要使能 CLKUSR 作为初始化时钟源，请在 Intel Quartus Prime 软件中，选择 Device and Pin Options > General > Device initialization
clock source > CLKUSR pin。
(83)
如果将 CLKUSR 管脚同时用于 AS 和收发器校准，则仅可使用频率 100 MHz。

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表 54. Intel Cyclone 10 GX 器件的配置比特流大小

设计编译前可使用下表评估文件大小。不同格式的配置文件，如十六进制文件（.hex）或表格的文本文件（.ttf）格式，其大小各不相同。

对于不同类型的配置文件和文件大小，请参阅 Intel Quartus Prime 软件。然而，对于特定版本的 Intel Quartus Prime 软件，针对同一器件的任何设计，其未压缩配置文件大小相同。

I/O 配置移位寄存器（IOCSR）是一个助于器件 I/O 外设设置的长移位寄存器。IOCSR 比特流是未压缩配置比特流的一部分，并专用于 Configuration via Protocol（CvP）功能。

未压缩的配置比特流大小会随着配置算法中的改善和优化而发生变化。此表显示了评估的配置比特流大小。关于实际比特流大小，请参考在 Intel Quartus Prime 软件中生成的.rbf 文

件。

种类 产品线 未压缩的配置比特流大小（位） IOCSR 比特流大小（位） 建议的 EPCQ-L 串行配置器件

Intel Cyclone 10 GX GX 085 91,729,632 2,523,136 EPCQ-L256 或更高密度的器件

GX 105 91,729,632 2,523,136 EPCQ-L256 或更高密度的器件

GX 150 91,729,632 2,523,136 EPCQ-L256 或更高密度的器件

GX 220 91,729,632 2,523,136 EPCQ-L256 或更高密度的器件

最短配置时间评估

表 55. Intel Cyclone 10 GX 器件最短配置时间评估

估计值基于 Intel Cyclone 10 GX 器件的配置比特流大小表中未压缩的配置比特流大小。

种类 产品线 主动串行(84) 快速被动并行(85)

宽度 DCLK (MHz) 最短配置时间（ms） 宽度 DCLK (MHz) 最短配置时间（ms）

Intel Cyclone 10 GX GX 085 4 100 204.81 32 100 25.60

GX 105 4 100 204.81 32 100 25.60

GX 150 4 100 204.81 32 100 25.60

GX 220 4 100 204.81 32 100 25.60

(84)
最小配置时间基于 100 MHz DCLK 频率计算获得。仅外部 CLKUSR 可保证 100 MHz 的频率精确度。如果使用 100 MHz 内部振荡器，则可能实际频率
无法达到 100 MHz。对于使用内部振荡器的 DCLK 频率，请参阅 AS 配置方案表中的 DCLK 频率规范。
(85)
FPGA FPP 最大带宽可能超出某些外部存储器或控制逻辑中可用的带宽。

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相关链接
• 配置文件 (第 52 页)
• AS 配置方案中的 DCLK 频率规范 (第 50 页)
提供关于使用内部振荡器的 DCLK 频率的信息。

远程系统更新

表 56. Intel Cyclone 10 GX 器件的远程系统更新电路时序规范

参数 最小 最大 单位

fMAX_RU_CLK (86) 40 MHz

—

tRU_nCONFIG (87) 250 ns

—

tRU_nRSTIMER (88) 250 ns

—

相关链接
• 远程系统升级状态机
提供关于配置复位（RU_CONFIG）信号的详细信息。
• 用户看门狗定时器（Watchdog Timer）
提供关于 reset_timer（RU_nRSTIMER）信号的详细信息。

用户看门狗内部电路时序规范

表 57. Intel Cyclone 10 GX 器件的用户看门狗内部振荡器频率规范

参数 最小 典型 最大 单位

User watchdog internal oscillator frequency 5.3 7.9 12.5 MHz

(86)
该时钟由用户提供给远程系统更新电路。如果使用远程更新 Intel FPGA IP 核，则由用户提供给远程更新 Intel FPGA IP 核的时钟必须满足此规范。
(87)
相当于将远程更新 Intel FPGA IP 核重配置输入选通为高电平以符合最小时间规范。
(88)
相当于将远程更新 Intel FPGA IP 核的 reset_timer 输入选通为高电平以符合最小时间规范。

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I/O 时序
通常在设计 FPGA 之前使用 I/O 时序数据， 作为时序分析中获得时序预算评估部分。可使用 Timing Analyzer 手动生成 I/O 时序报告或使用自
动化脚本。

完成布局布线后， Intel Quartus Prime Timing Analyzer 会提供一个基于设计特性的高精准 I/O 时序数据。

相关链接
AN775：I/O 时序信息生成指南
提供使用 Intel Quartus Prime 软件生成 I/O 时序的方法的详细信息。

可编程 IOE 延时
表 58. Intel Cyclone 10 GX 器件的 IOE 可编程延时

关于每个设置的具体值，请使用最新版的 Intel Quartus Prime 软件。表格中的各值是除开固有延迟（intrinsic delay，在最小偏移设置上的延迟）后，最大偏移设置上可编程 IOE 延迟

链的延迟。

可编程 IOE 延迟设置仅适用于 I/O 缓存，不适用于用于并行接口 Intel Cyclone 10 FPGA 的 PHYLite IP 核中任何其他延迟单元。

参数(89) 最大偏移 最小偏移(90) 快速模型 慢速模型 单位

（Maximum
Offset） 扩展级 工业级 –E5, –I5 –E6, –I6

Input Delay Chain Setting 63 0 2.012 2.003 5.241 6.035 Ns

(IO_IN_DLY_CHN)

Output Delay Chain Setting 15 0 0.478 0.475 1.263 1.462 ns

(IO_OUT_DLY_CHN)

(89)
通过在 Intel Quartus Prime 软件的 Assignment Name 栏选择 Input Delay Chain Setting 或 Output Delay Chain Setting 设置该值。
(90)
最小偏移不包括固有延迟。

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术语总汇
表 59. 术语总汇
专用术语 定义

差分 I/O 标准 接收器输入波形
单端波形
Positive Channel (p) = V IH
VID
Negative Channel (n) = VIL
VCM
Ground

差分波形

VID
p-n=0V
VID

发送器输出波形
单端波形
Positive Channel (p) = V OH
VOD
Negative Channel (n) = VOL
VCM
Ground

差分波形

VOD
p-n=0V
VOD

fHSCLK I/O PLL 输入时钟频率。

fHSDR 高速 I/O 块 — 最大/最小 LVDS 数据传输速率（fHSDR = 1/TUI），non-DPA。

fHSDRDPA 高速 I/O 块 — 最大/最小 LVDS 数据传输速率（fHSDRDPA = 1/TUI），DPA。

继续...

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专用术语 定义

J 高速 I/O 块 — 解串因子（并行数据总线宽度）。

JTAG 时序规范 JTAG 时序规范：

TMS

TDI

t JCP
t JCH t JCL t JPSU tJPH
TCK

tJPZX tJPCO t JPXZ

TDO

RL 接收器差分输入分立电阻器（在 Intel Cyclone 10 GX 器件外部）。

采样窗口(SW) 时序图—在此时间周期内数据必须有效以供正确采集。建立和保持时间决定了采样窗口中理想的选通位置，如下所示：
Bit Time

0.5 x TCCS RSKM Sampling Window RSKM 0.5 x TCCS

(SW)

单端电压参考 I/O 标准 SSTL 和 HSTL I/O 的 JEDEC 标准定义了 AC 和 DC 输入信号值。AC 值表明接收器必须满足其时序规范而所处的电压电平。DC 值表明接收
器最终逻辑状态被明确定义时所处的电压电平。接收器输入达到 AC 值后，该接收器变成新的逻辑状态。
只要输入持续超出 DC 阈值，就一直保持新的逻辑状态。该方法旨在为出现输入波形振铃时提供可预测的接收器时序。
单端电压参考 I/O 标准
继续...

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专用术语 定义

V CCIO

V OH
V IH(AC)
V IH(DC)
V REF
V IL(DC)
V IL(AC)

V OL
V SS

tC 高速接收器/发送器输入和输出时钟周期。

TCCS（通道至通道偏斜） 由同一 PLL 跨通道驱动的最快与最慢的输出边沿之间的时序差异，包括 tCO 变化和时钟偏斜。时钟包含于 TCCS 测量中（请参阅该表中 SW

下的时序图）。

tDUTY 高速 I/O 块 — 高速发送器输出时钟的占空比。

tFALL 信号从高电平到低电平的跳变时间（80-20％）。

tINCCJ PLL 时钟输入上的周期到周期抖动容限。

tOUTPJ_IO PLL 驱动的 GPIO 上的周期抖动。

tOUTPJ_DC PLL 驱动的专用时钟输出上的周期抖动。

tRISE 信号从低电平到高电平的跳变时间（80-20％）。

时间单元间隔(TUI) 支持偏斜，传播延迟和数据采样窗口的时序预算。（UI = 1/（收器输入时钟倍频因子）= tc/w）。

VCM(DC) DC 共模输入电压。

VICM 输入共模电压 — 接收器上差分信号的共模。

VID 输入差分电压摆幅 — 接收器上差分传输的正导体与补导体之间的电压差。

VDIF(AC) AC 差分输入电压 — 切换所需要的最小 AC 输入差分电压。

VDIF(DC) DC 差分输入电压 — 进行切换时需要的最小 DC 输入差分电压。

VIH 电压输入高电平 — 应用到输入上的最小正电压，且器件接受此输入作为逻辑高电平。

VIH(AC) 高电平 AC 输入电压。

继续...

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专用术语 定义

VIH(DC) 高电平 DC 输入电压。

VIL 电压输入低电平 — 应用到输入上的最大正电压，且器件接受此输入作为逻辑低电平。

VIL(AC) 低电平 AC 输入电压。

VIL(DC) 低电平 DC 输入电压。

VOCM 输出共模电压 — 发送器上差分信号的共模。

VOD 输出差分电压摆幅 — 发送器上差分传输的正导体与补导体之间的电压差。

VSWING 差分输入电压。

VIX 输入差分交叉点电压。

VOX 输出差分交叉点电压。

W 高速 I/O 块 — 时钟增强因子。

Intel Cyclone 10 GX 器件数据表文档修订历史

文档版本 修订内容

2018.06.15 • 增添了 Intel Cyclone 10 GX 器件过冲持续时间图示和说明。

• 在 OCT 校准精度规范部分添加了一个链接。
• 删除了无重新校准 OCT 系列的公式。
• 更新了 Intel Cyclone 10 GX 器件初始时钟源选项和最大频率列表中关于 CLKUSR 的注释。
• 更新了 I/O 时序信息生成指南中 I/O 时序部分。
• 更新了 Intel Cyclone 10 GX 器件 IOE 可编程延迟列表中的说明和最大偏移值。

2018.04.06 对 Intel Cyclone 10 GX 器件的绝对最大额定值表中的 IOUT 规格添加了注释。

日期 版本 修订内容

2017 年 11 月 2017.11.10 • 更改了 VCCR_GXB 和 VCCT_GXB 的整个符号名称，并更改了 Intel Cyclone 10 GX 器件收发器电源操作条件列表中 VCCH_GXB 的说明。
• 删除了收发器电源操作条件部分中的注释。
• 在参考时钟规范表中添加了脚注。
• 从接收器规范表中删除了"Programmable AC Gain at High Gain mode and Data Rate ≤ 12.5 Gbps"参数。
• 更改了收发器时钟网络最大数据速率规范表中 x1 和 x6 时钟网络的通道跨度的说明。
继续...

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日期 版本 修订内容

• 更改了典型发送器 VOD 设置表中 VOD 比率的说明。

• 更改了接收器规范表中 CDR PPM 偏差限制的规格。
• 更新了 VCCT_GXB、VCCR_GXB 和 VCCH_GXB 的说明。
• 对 Intel Cyclone 10 GX 器件建议的操作条件表的 VI 添加了注释。
• 更新了 Intel Cyclone 10 GX 器件的差分 I/O 标准规范表中 RSDS 和 Mini-LVDS 的注释。
• 更新了 Intel Cyclone 10 GX 器件小数分频 PLL 规范表中的 fVCO 规范。
• 将 Intel Cyclone 10 GX 器件内部温度感应二级管规范表中的温度范围，从"–40 至 125°C"更新为"–40 至 100°C”。
• 更新了 Intel Cyclone 10 GX 器件的存储器输出时钟抖动规范表的说明。
• 更新了以下 IP 核的名称：
— 远程更新 Intel FPGA
— 用于并行接口 Intel Cyclone 10 FPGA 的 PHYLite
• 删除了汽车级信息。
• 删除了“初步”标记。

2017 年 5 月 2017.05.08 首次发布。

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