TRƯỜNG ĐẠI HỌC CẦN THƠ

TRƯỜNG BÁCH KHOA

KHOA ĐIỆN TỬ - VIỄN THÔNG

BÁO CÁO
LINH KIỆN BÁN DẪN
Mã học phần: KC344

Giảng viên hướng dẫn: Sinh viên thực hiện:

Ts. Nguyễn Cao Quí Phạm Nhơn Nghĩa
B2207481

Cần thơ, Tháng 11/2023

 NỘI DUNG THỰC HÀNH
1. Mô phỏng đặc tuyến (V-I) của một transistor lưỡng cực – BJT. (có thể kham khảo
giáo trình linh kiện điện tử, mạch điện tử, linh kiện bán dẫn…). .....................................4
a. Sơ đồ mạch ........................................................................................................................................ 4
b. Code mô phỏng .................................................................................................................................. 4
c. Kết quả mô phỏng .............................................................................................................................. 5
d. Đặc tuyến V – I của BJT .................................................................................................................... 5
e. Nhận xét ............................................................................................................................................. 6
2. Với công nghệ chế tạo tùy chọn (vd: công nghệ 90nm). Mô phỏng đặc tuyến (V-I)
của một transistor MOSFET. ................................................................................................6
a. Sơ đồ mạch ........................................................................................................................................ 6
b. Code mô phỏng .................................................................................................................................. 7
c. Kết quả mô phỏng .............................................................................................................................. 7
d. Đặc tuyến V – I của MOSFET ........................................................................................................... 8
e. Nhận xét ............................................................................................................................................. 8
3. Mô phỏng mạch nguyên lý của một cổng đảo CMOS (sử dụng HSPICE) và vẽ
Layout của nó (dùng Mircowind). ........................................................................................9
a. Bảng sự thật ....................................................................................................................................... 9
b. Sơ đồ mạch ........................................................................................................................................ 9
c. Code mô phỏng ................................................................................................................................ 10
d. Kết quả mô phỏng ............................................................................................................................ 10
e. Đồ thị cổng vào ra cổng NOT ......................................................................................................... 11
f. Sơ đồ LAYOUT cổng NOT............................................................................................................... 11
g. Tín hiệu từ LAYOUT của cổng NOT ............................................................................................... 12
h. Nhận xét ........................................................................................................................................... 12
4. Tùy chọn 2 mạch bất kỳ sử dụng transistor MOSFET (kham khảo giáo trình linh
kiện điện tử, mạch điện tử, linh kiện bán dẫn…), mô phỏng hoạt động của các mạch sử
dụng HSPICE, vẽ Layout các mạch sử dụng Mircowind. ................................................13
4.1. Cổng logic NAND ....................................................................................................13
a. Bảng sự thật ..................................................................................................................................... 13
b. Sơ đồ mạch ...................................................................................................................................... 13
c. Code mô phỏng ................................................................................................................................ 14
d. Kết quả mô phỏng ............................................................................................................................ 14
e. Đồ thị của các ngã vào và ngã ra cổng NAND ............................................................................... 15
f. Sơ đồ layout cổng NAND................................................................................................................. 15
g. Tín hiệu từ layout cổng NAND ........................................................................................................ 16
h. Nhận xét ........................................................................................................................................... 16
4.2. Cổng logic NOR .......................................................................................................17
a. Bảng sự thật ..................................................................................................................................... 17

2
b. Sơ đồ mạch ...................................................................................................................................... 17
c. Code mô phỏng ................................................................................................................................ 18
d. Kết quả mô phỏng ............................................................................................................................ 18
e. Đồ thị của các ngã vào và ngã ra cổng NOR .................................................................................. 19
f. Sơ đồ layout cổng NOR ................................................................................................................... 19
g. Tín hiệu từ layout cổng NOR ........................................................................................................... 20
h. Nhận xét ........................................................................................................................................... 20

3
1. Mô phỏng đặc tuyến (V-I) của một transistor lưỡng cực – BJT. (có thể kham
khảo giáo trình linh kiện điện tử, mạch điện tử, linh kiện bán dẫn…).
a. Sơ đồ mạch

IC

IB

b. Code mô phỏng
.TITLE_Hspice BJT

.OPTION

V1 1 0 DC

V2 4 0 DC

Q1 3 2 0 transistor

R2 4 3 300

R1 1 2 30K

.MODEL transistor NPN

.DC V2 0 10 0.25 SWEEP V1 1 5 1

.PLOT i(R2)

.end

4
c. Kết quả mô phỏng

d. Đặc tuyến V – I của BJT

5
 e. Nhận xét
Đồ thị trên tượng trưng cho đặc tuyến V – I của transistor lưỡng cực – BJT. Đồ thị
biễu diễn sự thay đổi của I2(IC) theo V2(VCE) với từng mức V1(VB). Từ đồ thị trên
ta thấy đặc tuyến V – I chia thành 3 vùng:
+Vùng ngưng: dòng IB ~ 0 hoặc không có tín hiệu đầu khi đó IC <<. Trong vùng
này Transistor không hoạt động
+Vùng tác động: Khi IB tăng đến giá trị mà kể từ đó khi IB tiếp tục tăng mà IC
không đổi giá trị thì Transistor ở chế độ tích cực. Trong chế độ này, đặc tuyến là
những đường thẳng song song cách đều. Trong các ứng dụng thông thường
transistor được phân cực ở vùng tác động.
+Vùng bão hòa: Trong vùng này, ngõ vào IB tăng đều và IC khuếch đại với tỉ số
khuếch đại beta(β). Do đó IC không chỉ phụ thuộc vòa VCE mà còn phụ thuộc tuyến
tính theo IB
2. Với công nghệ chế tạo tùy chọn (vd: công nghệ 90nm). Mô phỏng đặc tuyến (V-I)
của một transistor MOSFET.
a. Sơ đồ mạch

IDS

6
b. Code mô phỏng
.TITLE_Hspice Nmos

.INCLUDE 'E:\Hspice\90nm_bulk.pm'

.TEMP 25

.OPTION

.GLOBAL vdd gnd

Vgs G GND 1.4

Vds D GND 1.6

M1 D G GND GND NMOS W=400n L=100n

.DC Vdd 0 1.4 0.05 SWEEP Vgg 0 1.6 0.2

.PLOT i(M1)

.end

c. Kết quả mô phỏng

7
d. Đặc tuyến V – I của MOSFET

e. Nhận xét

Giống với đặc tuyến của transistor lưỡng cực BJT, đặc tuyến MOSFET V – I cũng
chia thành 3 vùng: vùng ngưng, vùng khuếch đại, vùng bão hòa

+Vùng ngưng: Khi VGS < VTH với VTH là điện thế đóng MOSFET. Khi đó IDS
= 0 dù thay đổi VDS vì MOSFET ở trạng thái ngắt .

+Vùng khuếch đại(tích cực): Khi VDS < VGS – VTH và VGS > VTH, khi đó
1
MOSFET sẽ khuếch đại tín hiệu IDS theo công thức I DS =  [(VGS − VTH )VDS − VDS2 ]
2

Với β là hằng số của MOSFET với đơn vị A/V2

+Vùng bão hòa: Khi VDS >= VGS – VTH và VGS > VTH, dòng IDS có giá trị gần
như không đổi khi VDS tăng cà giá trị này được gọi là IDS_SAT hay dòng bão hòa

8
3. Mô phỏng mạch nguyên lý của một cổng đảo CMOS (sử dụng HSPICE) và vẽ
Layout của nó (dùng Mircowind).
a. Bảng sự thật

b. Sơ đồ mạch

9
c. Code mô phỏng
.TITLE_HSPICE NOT_gate

.INCLUDE 'E:\Hspice\90nm_bulk.pm'

.TEMP 25

.OPTION

.GLOBAL vdd gnd

Vdd vdd gnd 1v

V1 in gnd dc 0 pulse(1 0 0 0.1n 0.1n 3n 6n)

M1 out in vdd vdd pmos w=400n l=100n

M2 out in gnd gnd nmos w=400n l=100n

.TRAN 10n 18n 2n

.end

d. Kết quả mô phỏng

10
e. Đồ thị cổng vào ra cổng NOT

f. Sơ đồ LAYOUT cổng NOT

11
g. Tín hiệu từ LAYOUT của cổng NOT

h. Nhận xét
Mô phỏng tín hiệu ngõ ra của cổng NOT trên Hspice và Microwind thành công,
cho ra tín hiệu tương tự nhau và đúng với bảng sự thật cổng NOT

12
Tùy chọn 2 mạch bất kỳ sử dụng transistor MOSFET (kham khảo giáo trình linh kiện
điện tử, mạch điện tử, linh kiện bán dẫn…), mô phỏng hoạt động của các mạch sử
dụng HSPICE, vẽ Layout các mạch sử dụng Mircowind.

3.1. Cổng logic NAND

a. Bảng sự thật

b. Sơ đồ mạch

13
c. Code mô phỏng
.TITLE_Hspice NAND gate
.INCLUDE 'E:\Hspice\90nm_bulk.pm'
.OPTION
.TEMP 25
.GLOBAL vdd gnd
.PARAM sup=1V
Vdd Vdd gnd dc sup
VA A gnd pulse(sup 0 0 0.01n 0.01n 1n 3n)
VB B gnd pulse(sup 0 0 0.01n 0.01n 1.5n 4n)
.SUBCKT NANDGATE A B OUT Wp=400n Wn=400n Lp =100n Ln=100n
M1 out A vdd vdd pmos W=Wp L=Lp
M2 out A C gnd nmos W=Wn L=Ln
M3 out B vdd vdd pmos W=Wp L=Lp
M4 C B gnd gnd nmos W=Wn L=Ln
.ends
Xand1 A B OUT NANDGATE
.ends
.TRAN 1n 8n
.end
d. Kết quả mô phỏng

14
e. Đồ thị của các ngã vào và ngã ra cổng NAND

f. Sơ đồ layout cổng NAND

15
g. Tín hiệu từ layout cổng NAND

h. Nhận xét
Mô phỏng tín hiệu ngõ ra của cổng NAND trên Hspice và Microwind thành
công, cho ra tín hiệu tương tự nhau và đúng với bảng sự thật cổng NAND

16
3.2. Cổng logic NOR
a. Bảng sự thật

b. Sơ đồ mạch

17
c. Code mô phỏng
.TITLE_Hspice NOR gate
.INCLUDE 'E:\Hspice\90nm_bulk.pm'
.OPTION
.TEMP 25
.GLOBAL vdd gnd
.PARAM sup=2V
Vdd Vdd gnd dc sup
VA A gnd pulse(sup 0 0 0.01n 0.01n 1n 3n)
VB B gnd pulse(sup 0 0 0.1n 0.01n 1.5n 4n)
.subckt NORGATE A B OUT Wp=400n Wn=400n Lp =100n Ln=100n
M1 C A vdd vdd pmos W=Wp L=Lp
M2 out B C vdd pmos W=Wp L=Lp
M3 out A gnd gnd nmos W=Wn L=Ln
M4 out B gnd gnd nmos W=Wn L=Ln
.ends
Xand1 A B OUT NORGATE
.ends
.TRAN 1n 18n
.end
d. Kết quả mô phỏng

18
e. Đồ thị của các ngã vào và ngã ra cổng NOR

f. Sơ đồ layout cổng NOR

19
g. Tín hiệu từ layout cổng NOR

h. Nhận xét

Mô phỏng tín hiệu ngõ ra của cổng NOR trên Hspice và Microwind thành
công, cho ra tín hiệu tương tự nhau và đúng với bảng sự thật cổng NOR

20