‫دانشگاه تهران‬

‫دانشکدگان فنی‬

‫دانشکدهی مهندسی برق و کامپیوتر‬

‫تکلیف شماره پنج درس ‪ VLSI‬پیشرفته‪:‬‬

‫طراحی مدارهای ترتیبی با استفاده از وریالگ‬

‫استاد درس‪:‬‬

‫دکتر ناصر معصومی‬

‫زمان تحویل‪:‬‬
 ‫ترتید‬ ‫مدارهای دارای حافظه را مدارهای ترتیبی مینامندد اید مددارها قابلید نگهدداری (درحافظهنگهداشدت‬

‫پیامدها را دارند‪ .‬یک مدار ترتیبی شامل دو بخش اساسی به شرح زیر اس ‪:‬‬

‫‪1‬‬
‫الف بخشی که براساس وضعی قبلی خروجیهای مدار‪ ،‬توابعی را ایجاد میکند ای بخدش‪ ،‬مددار پسخدورد‬

‫نامیده میشود‪.‬‬

‫ورودیهای مدار و ورودیهایدریدافتی ازمددار فیددبک مشدخ‬ ‫مدار را بر اساس حال‬ ‫ب بخشی که وضعی‬

‫میکند و وضعی جدید سیستم را بهوجود میآورد ای بخش را مدار اصلی مینامند‪ .‬هر مدار ترتیبی را مدی¬تدوا‬

‫توصیف کرد‬ ‫در وریالگ به صورت یک بلوک رفتاری یا ماشی حال‬

‫‪Primary Inputs‬‬ ‫‪Primary Outputs‬‬

‫)]‪(PI[i:1‬‬ ‫)]‪(PO[j:1‬‬

‫‪Combinational‬‬ ‫)]‪Next (ns[n:1‬‬

‫‪Part‬‬ ‫‪State‬‬

‫‪Register‬‬
‫‪Present‬‬
‫‪State‬‬
‫)]‪(ps[n:1‬‬
‫‪...‬‬
‫‪Feedback‬‬

‫‪clk‬‬

‫شکل ‪ -1‬بلوک دیاگرام یک مدار ترتیبی (مدل هافم‬

‫در ای آزمایش به کمک نرم افزار‪ ISE Design Suite‬و زبا سخ افزاری وریالگ باطراحی و تس یدک مددار‬

‫ترکیبدددی و ترتیبدددی آشدددنا خدددواهیم شدددد ابتددددا بخشدددهای مختلدددف مددددار شدددامل فیلدد فدددالم‪ ،‬مدددا ول‬

‫بدن مناسد درسدتی هدر یدک از‬ ‫جمع کننده تک بیتی به صورت مجزا شبیه سازی میشوند و با ایجاد فایل تس‬

‫آنها بررسی خواهد شد برای انجام طراحی و شبیه سازیها باید از تراشده ‪ XC3S50-5pq208‬اسدتفاده شدود مراحدل‬

‫در ادامه آمده اس ‪.‬‬ ‫مختلف تمری‬

‫‪1‬‬
‫‪Feedback‬‬
 ‫مراحل انجام تمرین‪:‬‬

‫‪ .1‬شماتیک یک فلی فال در شکل ‪ 2‬نشا داده شده اس ای مدار را به زبا ‪ Verilog‬در سطح‬
‫گی پیادهسازی نمایید سپس یک تس بن نوشته و با اعمال سیگنال های ورودی مناس‬
‫صح عملکرد مدار را نشا دهید ورودی و خروجی را به صورت موج (‪ waveform‬نمایش‬
‫دهید‬

‫شکل ‪ -2‬شماتیک فلی فالم‬

‫یک ما ول بنددام ‪ FullAdder‬تعریف‬ ‫‪ .2‬در شکل زیر یک تمام جمع کننده نشا داده شده اس‬
‫و سپس یک نمونه‪ 1‬بصورت ساختاری بنام ‪ FA‬از روی آ بسازید‬ ‫کنید( مدلسازی در سطح گی‬

‫‪FULLADDE R‬‬
‫‪A‬‬ ‫‪S‬‬

‫‪B‬‬

‫‪Cin‬‬
‫‪CO‬‬

‫‪1‬‬
‫‪instance‬‬
 ‫‪a‬‬
‫‪m1‬‬

‫‪b‬‬
‫‪a*b‬‬
‫‪m3‬‬

‫‪Cin‬‬
‫‪S‬‬
‫‪m2‬‬

‫‪m4‬‬

‫‪m5‬‬
‫‪Cin‬‬
‫‪Cout‬‬

‫‪a‬‬
‫‪b‬‬ ‫‪m6‬‬

‫شکل ‪ -3‬شماتیک یک تمام جمعکننده تک بیتی‬

‫شکل ‪ -4‬جمع کننده ‪ 16‬بیتی‬

‫‪ .3‬با استفاده از ما ول تمام جمع کننده تعریف شده در قسم قبل و نمونه گرفت از آ یک جمدع‬

‫کنندهی ‪ 16‬بیتی طراحی کنید‬

‫‪ .4‬مدار جمع کننده ‪ 16‬بیتی را توسط یک جمع کننده ‪ 1‬بیتی و یک رجیستر بصورت ترتیبی شکل‬
‫‪ 5‬پیادهسازی نمایید توجه نمایید که هدف جمع دو عدد ‪ 16‬بیتی اس ‪ ،‬نحوه اعمال و خواند‬
‫دادهها بصورت اختیاری قابل تعیی بوده و محدودی ندارد همچنی دق نمایید که نحوه کارکرد‬
‫مدار بدی ترتی اس که ابتدا سیگنال ‪ START‬فعال شده و پس از اتمام عملیات سیگنال‬
‫‪ END‬بایتسی فعال گردد‬
 ‫‪FULLADDER‬‬
‫‪DATA1‬‬ ‫‪A‬‬ ‫‪S‬‬

‫‪B‬‬
‫‪DATAOUT‬‬
‫‪DATA2‬‬ ‫‪Cin‬‬ ‫‪SET‬‬
‫‪CO‬‬ ‫‪D‬‬
‫‪D‬‬ ‫‪Q‬‬
‫‪END‬‬
‫‪CLR‬‬ ‫‪Q‬‬
‫‪START‬‬ ‫‪Counter‬‬

‫‪D /U‬‬ ‫‪B1‬‬

‫‪Reset‬‬ ‫‪B4‬‬

‫‪CLOCK‬‬
‫‪Carry out‬‬

‫‪ENB‬‬

‫شکل‪ -5‬جمع کننده ترتیبی ‪ 16‬بیتی‬

‫‪ .5‬برای حال های ‪3‬و‪ 4‬مدار مورد نظر را ابتدا سنتز کرده سپس شبیهسازی بعد از‬
‫)‪ (place and route‬را انجام داده و نتایج را با حال قبلی مقایسه کرده و تحلیل نمایید‬

‫در پرو ه ‪ ،ISE‬از تراشه ‪ XC3S50-5pq208‬برای شبیه سازی و سنتز استفاده کنید‬ ‫•‬
‫برای مراحل ‪ 3 ،2 ،1‬و ‪ 4‬تمری ‪ ،‬باید فایل وریالگ مدارتوصیف شده و فایل تس بن را به صورت فایل‬ ‫•‬
‫گزارش تحویل دهید لطفا از نامهای معنادار برای نامگذاری فایلها استفاده کنید به عنوا مثال‬
‫‪ DFF.v o‬و ‪DFF_testbench.v‬‬
‫برای جمع کننده های ‪ 16‬بیتی اعداد زیر را برای تس استفاده کنید‬ ‫•‬
‫‪8765+1234 o‬‬
‫‪9999+0001 o‬‬
‫هما طور که خواسته شده بود‪ ،‬برای مرحله ‪ 5‬تمری ‪ ،‬بیشینه تاخیر مدار‪ ،‬منابع مصرفی را در قال یک‬ ‫•‬
‫جدول گزارش کنید‬
‫هر دانشجو موظف اس که واحدهای طراحی شده را در گزارش خود به صورت مجزا توضیح بدهد‬ ‫•‬
‫برای پیاده سازی از زبا سخ افزاری وریالگ استفاده نمایید‬ ‫•‬
‫میتوانید برای دانلود نرم افزار از طریق لینک زیر اقدام کنید‪:‬‬ ‫•‬
‫‪https://p30download.ir/fa/entry/49796‬‬