2018 Spring CS 210002 電路與電子學一 (Circuits and Electronics (I))

1.1: Semiconductor materials and properties 1.1.1: Intrinsic semiconductor

C: 2-4
Device: Diode, BJT, FET Si: 2-8-4
Ge: 2-8-18-4
What is semiconductor ? Sn: …
Pb: …
Conductor (metal)

Insulator Valence electron (價電子)

Free electrons Covalence bond (共價鍵)

~1022/cm3
~100~1/cm3
~1010/cm3

Bandgap energy Eg :

III IV V
B (硼) C (碳) 1eV = 1.6×10-19 Joules
Al (鋁) Si (矽) P (磷) Electron hole
Ga (鎵) Ge (鍺) As (砷) 電子 電洞
Sn (錫) －
(e ) (h+)
Pb (鉛) e－ h+ pair (電子電洞對)
n : 電子濃度 negative
Insulator Semi. Conductor p : 電洞濃度 positive

Elemental semi : Si, Ge

Compound semi : GaAs (砷化鎵)

1
n = p = ni(T)

ni(T) (intrinsic carrier concentration)

= BT3 / 2 e(-Eg / 2kT)
Effect : 導電係數

V impurity : donate electron, n

For Si Donor (施體 or 施子)
Nd : donor impurity concentration
B = 5.23 × 1015 cm-3K-3/2
k = 86 × 10-6 eV /K (Boltzmann’s Const)
T = 絕對溫度 K n  Nd  ni
Eg = 1.1 eV
n-type semi.
10 3
ni(T) = n = p = 1.5*10 / cm at T=300K

Semi. has two current components

e－ flow the same direction

h＋ flow

Conductor has only one e－ flow

1.1.2: Extrinsic semiconductor

doping (摻雜)
Mass – Action law (質量作用定律)
why doping ?
n  p  ni(T )2
impurities : III : B
n  p
V : P, As

How ?
e－ : majority carrier (多數載子)
h＋ : minority carrier (少數載子)
How many ?

2
III impurity : accept electron, p 1.1.3: Drift and diffusion current
Acceptor (受體 or 受子)
Na : acceptor impurity concentration

p  Na  ni

p-type semi.

p  n Total current in semi.

= e－ current ＋ h＋ current
e－ : minority carrier
h＋ : majority carrier Two mechanisms: Drift and Diffusion

Drift current ( e－ ＋ h＋ )
Volt  E  F  carrier moving (Vd )

Volt   E   F   Vd   I 
charge neutrality (電中性)
Drift velocity
= ohm’s law

doping changes current components in

semiconductor Mobility (移動率) 

3
 cm2 J = Jn＋Jp = qnn E  qp p E
Vd=μ  E [μ]= cm   V  =
 s   cm  V  s = (qnn  qp p )  E    E
2
Vdn= - n  E for e- , n  1350 cm
Vs
J
 (Conductivity)   qnn  qp p
2 E
Vdp=  p  E for h + ,  p  480 cm
Vs
1
[ ] 
  cm

L V
R I=   resistivity
A R

V V
J A   E( 1 )  A
R  L 
A

1
J  E( )    E


1 1 1
   
  qnn  qp p

1
[  ]  [ ]    cm
Jn = －qnV, Vdn = － n  E 

Jn = －qn(－ n  E ) = qn n  E

[Jn] =  A 2  
col
 cm  s  cm2 Impurity scattering

T 

Lattice scattering

T 
Jp = qp( p  E )  qp p  E

4
Intrinsic semi.   qni (n   p ) 1.2: The PN junction
T  ni     
1.2.1: The equilibrium pn junction
(open circuit pn junction)
n-type semi.   q nn  q Nd n
T  pn junction

p-type semi.   q pp  q Na  p p n

T  X=0

Conductor T  濃度
Na
Nd
ni 2 ni 2
Diffusion current does not exist in conductor np0  pn 0 
Na Nd
Why diffusion?

x=0
Na
h  擴散
Probability

n
diffusion
＋
current
Nd
x
電子
e  擴散

p
diffusion 整體擴散電流向右
current
No current !!

x
電洞

5
 E IR=0
P N
Reverse-bias saturation current Is

Space
Charge
Region Vbi

space-charge region or depletion region

(空間電荷區) (空乏區)

Built-in potential barrier (內建位障)

NaNd
= Vbi = VTln ( )
ni 2
T
VT  KT (Thermal voltage) 
q 11600

1.2.3: Forward-biased pn junction

VD

p n
ID
1.2.2 Reverse-biased pn junction E
EA
ID  0
p n 
e
 
hh e
VR
－ ＋

VR＋Vbi
EA
Vbi

IR VR

6
1.2.4: Ideal current-voltage relationship Cut-in voltage (切入電壓)
VD  2mv 
ID C
p n
ID
＋ VD － T2 T1 T0
Symbol Diode (二極體)
ID
＋ VD － I1

VD
VD
I D  I s (e nVT
 1)

T2 T1 T0
Is : reverse-bias saturation current or scale
current  (1015 ~ 109 )
n : ideality factor (1 or 2)

VT : thermal voltage (熱電壓)

breakdown (崩潰)

Avalanche breakdown (纍增崩潰)

Diode : 電壓控制開關
ON : 大電流 (外部電路決定)
OFF : 微小電流 = －Is

Called 整流器 (rectifier)

t2 t1
I s (t2 )  I s (t1 )  2 10

7
Zener breakdown (齊納崩潰) VD
I D  I S (e nVT
 1) ---------- 1
VDD  I D  R+VD ----------  2
solve VD ? I D ?

1. Graphical analysis technique (圖解法)

zener : T , breakdown voltage  iD

(1)

avalanche : T , breakdown voltage  ID

Q point

VD VD
PIV: (peak inverse voltage)
(2)

Zener diode : 工作於 breakdown region

1.3: Diodes circuit, DC analysis and models

DC 直流

AC 交流

2. Iteration analysis (疊代法)

Model
assume VD  0.7V
R V V
by (2) I D  DD D ------------ (3)
＋ R
＋ I
by (1) VD  nVT ln( D ) ------------ (4)
VDD IS
ID VD
－ VD  0.7 帶入(3)，求出 I D
－
此 I D 再代入(4)，求出 VD (if 與 0.7 不符)
再代入(3)…...直到 VD fixed.

8
物理意義

b. battery-plus-resistance model

1
m
rf

V
R
Forward

＋ VD －

3. SPICE

Tool supports
ID
VD  V  I D  rf
4. Approximation (近似法)
＋ VD －
＋ Vr rf －
Piecewise linear model, easy and fast

a. ideal diode model

I

Forward VD  0 I D  0 (short )
Reverse VD  0 I D  0 (open)

9
Reverse (open) R1

＋ ＋
＋ V1 －
VS R2 V2
c. constant-voltage drop model ↑I
－ R3 －
I － V3 ＋
Conservation of Energy
IVS  IV1  IV2  IV3  0, I  0
VS  V1  V2  V3  0
0.7 V
VS  V1  V2  V3

Forward Resistors in series

＋ VD －

ID Kirchhoff’s Current Law (KCL)

流進 = 流出
＋ 0.7 － 節點電流和 = 0
R1

＋ IT I1 R2
Reverse (open)
VS I2 R3

－ I3

IT  I1  I 2  I3  0
Tradeoff IT  I1  I 2  I 3

Resistors in parallel

基本電路理論
Kirchhoff’s Voltage Law (KVL)

電壓昇 = 電壓降
迴路電壓和為 0

10
串並聯等效電路 分壓定律

I
R1
＋ ＋
R1
VS V2
R2
R2 R3 R4
－ －

R  R1  ( R2 VS
R3 R4 ) I (Ohm ' s law)
R1  R2
R1
VS R2
V2  I  R2   R2  VS 
R1  R2 R1  R2

R2 R3 R4

＋ R1 ＋

R  R2 (R1 + R3 R4 ) VS R2 V2

－ －
R3
R1
R2
V2  VS 
R1  R2  R3
R2

R3 R4

分流定律

R  ( R1 R2 ) + (R3 R4 ) I2
I V
R1 R2
I1
R1

R3 R2

V V
I1  I2 
R1 R2
R  R3 (R1 + R2 ) R2
V  I1  R1  I 2  R2 I1   I2
R1

11
 R2 V1  V2 V3  V2 V2
I  I1  I 2   I2  I2   0
R1 R2 R3 R4
R2  R1
( )  I2 V1  V3 V3  V2 V3
R1  
R1 R3 R5
R1
I2  I V1  Vs (可少一個變數)
R1  R2
R2
I1  I
R1  R2 Ex :

I1 I2 I3
R1 R2 R3

V1  10  V2

V1 V2 V1  (15) V2  (15)
R2 R3    0
I1  I R2 R4 R1 R3
R1  ( R2 R3 )

1 R2  R3
Where R2 R3  
1

1 R2  R3
R2 R3
Mesh Analysis (網目分析法)

Steps : 1 決定網目電流方向
Node Analysis (節點分析法) 2 指定網目電流
3 列出每個網目的 KVL 方程式
Steps : 1 決定參考點(及電流方向) 4 解聯立方程式
2 指定節點電壓
3 列出每個節點的 KCL 方程式 Ex :
4 解聯立方程式

Ex :

12
VA  R2 (i1  i3 )  R3 (i1  i2 ) Ex :
R1 R3
VB  R3 (i1  i2 )  R4i2

VB  R2 (i3  i1 )  R1i3 VS1 I R2 VS2

Ex :
R1

R2 R3

R4

10  R3 (i3  i2 )  R2 (i3  i1 )  R4 (i1 )

R1i3  R3 (i3  i2 )  R2 (i3  i1 )  0

i2  i1  5 I R1 
VS1
R1  ( R2 R3 )

Superposition Theorem (重疊定理) R3

I1  I R1  (by 分流)
欲處理電路中有多個電壓源或電流源時 R2  R3

Steps : 1 一次考慮一個電源的作用 R1 R2
“弄死”其他電源 V2  VS 2  (by 分壓)
( R1 R2 )  R3
V short
I open
V2
I2 
2 解電路 R2
3 將結果加起來
I  I1  I 2

13
Ex :
200
Any Circuit
0.1A 0.3A
100
I

Vth : open circuit voltage

Rth : terminal resistance
(弄死電源)

I = －0.2 A

Root Mean Square (RMS) value

Thevenin’s Theorem (戴維寧定理)
(均方根值) or Effective value (有效值)
 The rms value of a sine wave is
Terminal Equivalence:
equal to the DC voltage that
produces the same amount of
heat as the sinusoidal voltage
A1
Original
Circuit R V1

A1 = A2
V1 = V2
(a) (b)
A2
Equivalent Same amount of heat
Circuit R V2 as in (a)

14
 V 2.1: Rectifier circuit (整流電路)
VP sin 
Vp
t
 2
－Vp

VP : peak value
VP  P : peak to peak value
Vavg  0
VP  2 Vrms

Half-wave 半波
Full-wave 全波

VP sin   VP sin  t  VP sin(2 f )t Input : 交流(AC)訊號 (極性不固定)

Output : 直流(DC)訊號 (極性固定)
 : angular frequency  2 f
(角頻率) Diode “單向導通”
f : Hertz ( 1 ) 頻率
S Diode model
T : 週期 (s) Vr rf
Forward ON
1
f 
T
Reverse OFF

2.1.1: Half-wave rectifier (半波整流電路)

＋ VD －
＋

VS  R Vo

15
 Forward (VS  Vr ) Vo waveform with Vs
Vr rf
V
＋ VS
Vo
VS  ID R Vr
Vo

－ θ θ

VS  Vr PIV
ID 
rf  R
R
Vo  I D  R  (VS  Vr ) Vr
rf  R Vr  VP sin  ,   sin 1 ( )  cut  in angle
VP
if rf  0 , Vo  VS  Vr (切入角)
if rf  0 , Vr  0 , Vo  VS
VD waveform with Vs
Reverse (VS  Vr )
open
＋

VS  R Vo=0

Voltage Transfer Characteristic (VTC)

(電壓轉換特性曲線)

Vo PIV = VP

Half-wave rectifier:
1.不是 t=0 即有 Vo (cut-in angle)
Vo 2. peak value 不到 VP
VS 3. on state 不足 half period

Vr VS－Vr Ex:

100
Vo R
  m R
VS  Vr rf  R ＋ ＋
24 ~ 12V
m  1 if rf  R － －
or rf  0
Vr  0.6V rf  0

16
 VTC
Vo

m=1
m=－1 VS
V0
V0 －Vr Vr
V0 V0

Vr
Vr
2.1.2: Full-wave rectifier (全波) t
PIV
－Vr
D1 ON
D2 ON

Overhead
1. 線圈 2 倍，Diode 多一個
2. PIV = 2VP－Vr ≒ 半波整流的 2 倍
Diode model
Vr

17
Bridge rectifier (橋式) Ex:
VI = 120 V (rms), given Vr = 0.7
desired Vo = 9 V (peak)
N
find 1 & PIV in both Full-wave
N2
rectifiers

V 2Vr Vo

PIV = VP－Vr

18
Capacitance (電容) Discharging process
Capacitor (電容器)

Symbol

無極性電容 or

Capacitance computation for parallel-plate

有極性電容 or capacitors

Unit: Farad (法拉) = Coulomb/volt

Charging process

є is the dielectric constant of the material

(permittivity 介電常數)
є=

8.85 F/m for vacuum

is the relative dielectric constant

Materials

Air 1.0

Mica 7.0

Quartz 4.3

Water 78.5

19
Ex:
Compute the capacitance of a parallel-plate
capacitor having rectangular plates 10 cm by
20 cm separated by a distance of 0.1 mm. The
dielectric is air.
Sol:

microfarads =
picofarads =

The voltage-current relationship

Ex:
Given v(t) as Fig. (b), determine the i(t) for
the circuit in Fig. (a).

20
Capacitances in parallel 2.1.3: Filter (濾波器)

 VS R C Vo

Positive cycle (電容充電)

＋
By KCL
 VS R C Vo

Negative cycle (電容放電)

Capacitances in series

 R C

By KVL

21
 V Quantify the ripple voltage

Vr
Vripp
V
t Vo
VM
VL
t

Vripp (漣波) TP
Vripp

PIV : half  wave  VP (no filter )

1
 2VP  Vr  Vripp ( with filter )
2
Full  wave  2VP  Vr (no filter )
 2VP  Vr ( with filter )

22
1.4: Diode AC equivalent circuits Ex:

R
＋
 0.5V iD = ID
+ id vD= VD + vd
5V
－ D.C A.C

vD (VD  vd )
iD  I S (e nVT
 1)  I S (e nVT
 1)
(VD  vd )
 IS e nVT

VD vd
 IS e nVT
e nVT

vd
vd
 ID  e nVT
≒ I D (1  )
nVT
vd
 ID  ID   I D  id
nVT

nVT vd
rd  
ID id

交流時 Diode models(模型化)成一個電阻 rd

Voltage regulator (穩壓)

23
1.5.5: Zener diode (breakdown diode) D.C model
(齊納 or 崩潰二極體) Open
VZ  VZ 0

VZ  VZ 0

＋
＋
IZ IZ
VZ0 VZ
VZ
rz
－
－

VZ  VZ 0  I Z  rZ

VD  Vr  I D  rf
I

-VZ -VZ0
V
rZ

-IZ

VZ  VZ 0  I Z  rz

IZK : knee current

Maxpower : P = IV (IZmax)

IZK < IZ < IZmax

Symbol

＋ VZ －

IZ

24
2.2: Zener regulator

R IL
＋ ＋
IZ
VS Load Vo
R r R  rZ
－ － Vo   VZ 0  z  VS   IL
R  rZ R  rz R  rZ

Vo 受哪些因素影響 ?

1. 輸入改變( VS b )
Vo (VS , I L )
2. 負載改變( I L b ) R r
Vo   VZ 0  z  VS  ( R rZ )I L
R  rZ R  rz
rz
  VS  ( R rZ )I L
R  rz

Vo rZ

VS I L 0
R  rZ
Vo
line regulation 
VS I L  0

Vo
load regulation 
I L VS  0

R IL
＋ ＋ Vo
＋ I  ( R rZ )
VS VZ0 I L VS  0
－ Load Vo
－ IZ
rZ －

Vo  VZ 0  I Z  rZ
 VZ 0  ( I  I L )  rz ......... (1)

VS  Vo
I ......... (2)
R

25
Ex:
Given zener diode VZ = 6.8V at IZT =5mA
rz = 20 Ω , Izk = 0.2 mA

R ＋
VS
Vo

(a) VS = 10 V, R = 0.5 kΩ, Vo = ?

VS  1 V , VS  10  1 V , Vo  ?
(b)
line regulation  ?

(d) VS  10V , RL  2k   0.5k , Vo  ?

(c) VS  10, VS  0, R=0.5k, RL    2k

Vo ? l o a d r e g u l at i o?n

I L  ?

26
(e) RL    2k  RL min  0.5k

Zener 有作用 Zener 無作用

求 RL min (Vs = 10V, Vs = 1V) ?

VS max  VO max
Rmin 
I Z max  I L min

VS min  VO min
Rmax 
I Z min  I L max

VS  10  0.1V VZ 0  6.7V

rZ  20, I ZK or I Z min  0.2mA

I Z max  10mA, I L  0 ~ 5mA

(f) [ Rmin ~ Rmax ]

Rmin  0.32k 

Rmax  0.615k 

27
Ex : Vo max  Vo min
Given zener diode VZ = 7.5V at IZT = 20mA (d) percent regulation =
Vo (nominal)
rz = 10, IZmin=5mA, VS  20  5V
Vo max
IL = 0~15mA = 100 %
Vo ( nom )
(a) Rmax  ?

(b) Vo at R max
?

(c) Vo max (due to VS b , I L b ) at R ?

max 2.3.1: Clipping circuit (截波電流) or
Clipper or limiting circuit

= 將 output 波形限制在某一點以上或以下
的電路

28
電路 電路
R

＋ ＋
R
VI VI
Vo 0.7 Vo
－
－

VTC VTC

Vo

0.7

0.7 VI

R Vo 波形
R
＋ ＋
VI
VI 0.7
Vo Vo
－
－

電路 (double limiting clipper)

R
＋
VI
Vo 波形 Vo
D1 D2
－
V VI

0.7 VTC
t

Vo

29
Vo 波形 R
＋
VI
Vo

電路
R
＋ 2 × 2 = 4 種組合
VI D
Vo
Vr
VB
－

VTC 電路
Vo R
＋
5.7 D
VI
Vo
5.7 VB
VI －
(VB + Vr)
VTC
(1) VI  0 Doff Vo  VI Vo

(2) VI  0 Doff Vo  VI
Vo=VI
(3) VI  VB +Vr Doff ON
(VB－Vr)
(4) VI  VB +Vr DON Vo  VB  Vr
(VB－Vr) VI

VI  0 DON Vo  VB  Vr
VI  0 DON Vo  VB  Vr
Vo 波形 VI  VB  Vr DON off
VI  VB  Vr Doff Vo  VI

30
Vo 波形

電路
R
＋
VI D1 D2
Vo
VB1 VB2
－

VTC

Vo 波形

電路

VB R
＋ －

＋ 。
→。
Vo
－

VI = 0 Don Vo = 0
VI < 0 Don Vo = 0
VI = VB Don → off
VI > VB Doff Vo = -VB + VI

31
VTC 電路
Vo VB R
－ ＋
→Vo = VI - VB
＋
Vo
VI －
VB
Vo 波形
V VI = 0 Doff Vo = VB + VI = VB
VI > 0 Doff Vo = VB + VI
VI = -VB Doff → on
VB
t VI < -VB Don Vo = 0

VTC
Vo
→Vo = VI + VB
VB
VB
＋ －

＋ -VB VI
Vo
－

Same as above Vo 波形

VB
t

-VB

32
 2.3.2: Clamping circuit (箝位電路)
or clamper

電路

Vc
＋ －

＋
Peak Detector Vo
－

Vo 波形
V

Vp
t

-Vp

-2Vp

33
電路

Vp V
－ ＋

＋ Vp
Vo VB
－ t
- (Vp-VB)
Vo 波形 - 2Vp+VB
V -2Vp
2Vp

Vp
t

電路
Vc
＋ －
＋

＋
Vo
VB
－
－

Don 時 Vc max = Vp－VB

且維持固定值
 Vo = -Vc + VI
= - (Vp － VB) + VI
VI = Vp Vo = VB
VI = -Vp Vo = -2Vp + VB

34
2.4.2: Logic circuit Assume D1, D2 為 ideal diode, 求 I1, I2, VB = ?
D1, D2 不是 ON,就是 OFF, 4 種組合
VA ON → short
A 。 OFF → open
VB
B 。
VY 解法步驟
VC
C 。 。
Y
○
1 先假設 Diode 的 state

R ON → short
OFF → open
○
2 依照假設的情形,來解電路

○
3 驗證結果是否與假設相符

if 假設 ON 要有 ID ＞ 0, VD ＞ 0 的
Y = A+B+C (OR gate) 結果;
otherwise 改設為 OFF;
if 假設 OFF 要有 ID ＝ 0, VD < 0 的結
5V 果;
R
otherwise 改設為 ON;
A 。 ○
4 修正假設,再解一次○ 2

Y
B 。 。 Sol:
Assume D1, D2 均為 ON
C 。 D1, D2 => short

Y = A˙B˙C (AND gate) 10V

R2=10K
2.4.1: Multiple-diode circuit 。
。↓I3
。 。↓I2
10V VB
R2=10K
I1↓
R1=5K
I3↓ D1 D2
↓I2
VB -10V
VB = 0
I1↓ I1 = [0-(-10)]/5K = 2mA
R1=5K
I2 = (10-0)/10K = 1mA
-10V I3 = I1 – I2 = 1mA
D1, D2 的電流均 > 0, 猜對

35
Ex 5.1: Field-Effect Transistors (FETs)
場效電晶體
10V
R2=5K
MOSFETs (Metal-Oxide-Semiconductor)
↓I3 ↓I2
MOS : 由結構而來
VB
FET : 由作用機制而來
I1↓ ○1
R1=10K

-10V

p semiconductor

substrate(基底)

○
2

oxide (SiO2)
p

○
3

metal (Al)

○
4

etching (蝕刻)

○
5

n n
p
摻雜高濃度
36 5 價雜質
○
6

。
。 。

n n
P

How does MOSFET work?

“electron inversion layer” (電子反轉層) or n

。 channel (通道)
+V
。 。
+V
。
n n 。 。
+V
p I
   
n e e e e n
p

。+V

ON OFF

+V。
N channel MOS (NMOS)
OFF ON
。
-V
-V
。 。
I
E +V oxide (insulator)  
p h h h h
 

。 p
↓i=0 n

n n
“hole inversion layer” (電洞反轉層) or p
p
channel
P channel MOS (PMOS)

37
Terminal 命名

○
G
。 Gate
Drain
(閘極)
。Source 。
(汲極)
○
S (源極)
○
D
enhancement mode
Substrate or nmos
Body (基底) depletion mode
○
B 。
enhancement mode
pmos
depletion mode

enhancement mode:
外加 gate 電壓,使 channel 形成
VDS 的極性
NMOS, VDS > 0 (將電子拉出來) depletion mode:
PMOS, VDS < 0 (將電洞拉出來) 通道已形成,外加 gate 電壓,改變 channel 厚
度
S 提供 carrier
nmos s 提供 e 
pmos s 提供 h 

B 的極性
NMOS B 接(-)
PMOS B 接(+)
VGS > 0 for nmos 讓反轉層形成

38
Enhancement n-type MOSFET
(Enhancement NMOS)

G。
S D
。 。
   
n e e e e n
p

B。

Gate 電壓：○ 1 正負要對○ 2 大小要夠

才能產生 channel ox

≡ Cox (單位面積的氧化層電容)
VTN ≡VGS 使得 channel 剛好產生 tox
(Threshold Voltage 臨界電壓) [Cox] = F / cm2
nmos

MOS Symbol

VTN = ? 1, 2, or 3V
影響 VTN 大小的因素

○
1 tox (Oxide thickness)

2 εox (Oxide permittivity)

○

D
。
B
G。
○
3 NA in substrate
。
S

D
。 D
。
B → G 。
G。
。 。
S S

39
 ○
1 VGS < VTN i
D = 0, iS = 0
D
。 cutoff (截止區)
B
G。
。
S

D
。
B
G。
。 ○
2 VGS ≧ VTN 有通道產生
S 再外加 VDS 會有電流

I-V 特性曲線 ○
a VDS 很小

I： iD = ? iS = ? iG = ?

V：VGS = ? VDS = ?

iG = 0

iD = iS

iD = f (VGS, VDS)

= f ((VGS – VTN), VDS)

Veff  VGS – VTN

iD = ?

40
 b VDS ↑↑ VDS ≦ VGS - VTN
○

→ →

pinched-off (夾止)

w
iD = nCox (VGS  VTN )VDS
L
VDS w
rDS = = 1 ／ nCox (VGS  VTN )
iD L

nCox   n

w 1
iD =  n  [(VGS  VTN )VDS  VDS2 ]
L 2

41
 ○
c VDS ≧ VGS - VTN

w 1
iD =  n [(VGS  VTN )VDS  VDS2 ] →
L 2
1 w
= nCox [2(VGS  VTN )VDS  VDS2 ]
2 L

=  n [2(VGS  VTN )VDS  VDS2 ]

1 w
n = nCox (conduction parameter)
2 L
MOS 工作在 triode region (三極體區) or
non-saturation region

42
 Summary

D
。 +
G I-V 特性
。 VDS ↓↓
+
VGS 。 － iD VDS VGS
－ S

iD =  n (VGS  VTN )2

MOS 工作在 saturation region (飽和區) ○1 VGS < VTN Q : cutoff

iD = iS = iG = 0
○
a triode

○
2 VGS≧VTN Q : conducting

○
b sat.

a VDS ≦ VGS – VTN

○

iD =  n [2(VGS  VTN )VDS  VDS2 ]

43
b VDS ≧ VGS – VTN
○ Ex:
enhancement nmos VTN = 1.2V, VGS = 2V

 n = 500 cm2 / V  S ,  ox =

(3.9)( 8.85 1014 )F/cm

tox = 450Å , W = 100  m , L = 7  m 求 iD
when (a) VDS = 0.4V (b) VDS = 1V (c)VDS =
iD =  n (VGS  VTN )2
5V

Sol:
1 w
n = nCox =
2 L
1 (3.9)(8.85 1014 ) 100
 500   =
2 450 1010 102 7
0.274mA/ V 2

(a) VDS = 0.4 < (2-1.2) = 0.8V, at triode region

iD =

iD at sat. region = 0.132mA

(b) VDS = 1 > 0.8, at sat region
iD =

VTN+2 VGS = 0.175mA

VTN
VTN+1 VTN+3 (c) VDS = 5>0.8, at sat region
iD = 0.175mA

Ex:

44
 iD 1
Output resistance r0  ( ) |VGS = const
VDS

非理想 I-V 特性曲線

Early Effect (厄立效應) or
r0  [ n (VGS  VTN )2 ]1
Channel length modulation
(通道長度調變)

Ex:
nmos enhancement device, VTN = 0.8V

 n  0.1mA / V 2 , VGS = 2.5V,   0.02V 1

VDS = 2V, 求 iD 及 r0

iD =  n (VGS  VTN )2 (1  VDS )

1
 = , VA  Early voltage
VA

45
Subthreshold conduction (次臨界導通)

3. Oxide breakdown

Breakdown

1. pn junction breakdown

Body Effect (基體效應)

VSB ≠ 0 影響 VTN 之大小

2. punch-through

46
 Ex:
1
VTN0=1V,  =0.35 V 2 ,  f =0.35V
求 VTN at (a)VSB = 0V (b)VSB = 1V

VTN = VTN0 +  [ 2 f  VSB  2 f ]

Reason:
溫度效應

T↑, iD ↓

Negative feedback (負回授)

I-V characteristics for other types of MOS

enhancement
nmos
depletion
enhancement
pmos
depletion

47
“enmos” VGS<VTN, cutoff, (原來的 channel 消失
n channel VTN (吸電子 了) iD =0
形成 VGS>VTN, conducting, (VGS 可(＋)可(－))
D +
。 channel)
G ↓ iD
。 VDS =>VTN(+) ○
1 VDS≦VGS－VTN (triode region)
+
VGS 。 － VDS(把通道的電子吸
－ S 出去, iD 相反方向)
iD =  n [2(VGS  VTN )VDS  VDS 2 ]
=>VDS(+)
1
  (+)
VA ○
2 VDS≧VGS-VTN (sat. region)

iD =  n (VGS  VTN )2 (1  VDS )

VGS < VTN, cutoff, iD = 0

VGS > VTN, conducting
○1 VDS≦VGS-VTN (triode region)

iD =  n [2(VGS  VTN )VDS  VDS 2 ]

○
2 VDS≧VGS-VTN (sat. region)

iD =  n (VGS  VTN )2 (1  VDS )

“dnmos” VGS = 0, iD 稱 IDSS

VGS = 0 時, 已有 channel Ex:

D
。 存在, VTN 為使 channel
↓ iD
。 剛要形成的電壓(VGS)
G
。 =>VGS 要加(-)的,將
n channel 的 e  趕走
S

=>VTN(－)
=>VDS(＋)(吸引電子)
1
=>   (+)
VA

48
 Ex:

“epmos”

p channel VTP(吸電洞形成
D
。 channel)
↑ iD
G =>VTP(－)
。 。 VDS(把 channel 中的電洞
S 吸出去, iD 相同方
向)
=>VDS(－)
1
=>   (－)
VA

VGS > VTP, cutoff, iD = 0

(不夠負)
VGS < VTP, conducting
○1 VDS≧VGS-VTP (triode region) “dpmos”
P channel 有電洞 VGS 加
iD =  p [2(VGS  VTP )VDS  VDS 2 ]
(＋)將電洞趕走
D
。 =>VTP(＋)
↑ iD
。 =>VDS(－) (把電洞吸出
G
。 去)
S 1
=>   (－)
VA

VGS>VTP, 原有的 channel 消失了, iD = 0,

○
2 VDS≦VGS－VTP (sat. region) cutoff
VGS<VTP, conducting
iD =  p (VGS  VTP )2 (1  VDS )
○
1 VDS≧VGS-VTP (triode region)

iD =  p [2(VGS  VTP )VDS  VDS 2 ]

○
2 VDS≦VGS－VTP (sat. region)

iD =  p (VGS  VTP )2 (1  VDS )

49
Summary MOS DC Analysis
四種 mos, iD 公式均相同, 差別是判斷方
式, nmos 和 pmos 相反 Ex1:
○
1 cutoff 與 conducting 相反

 VDD =10V enmos

VGS VT 之關係 RD
 iD = 0.4mA 求 RD=?
↓ iD
○
2 triode 與 sat region 相反 Given VTN=2V

VDS (VGS-VT)之關係  n  20 A /V2

Ex: W = 100  m , L = 10  m
 =0

Sol:

iD

● IDSS1

● IDSS2

VTN2 VTP1 VTP2 VTN1 VGS

50
Ex2: Ex3:
enmos enmos
VDD =5 I D =0.4mA, VD=1 5v
VD=0.1V, 求 RD
RD 求 RD=? RS=? Given VTN = 1
ID RD
↓ ID
Given VTN = 2V, 。0.1v
↓
VD  n  0 . 5mA
V2
 n  20  A
RS V2
L = 10  m , W = 400  m
VSS = -5
 =0 Sol:

Sol:

Ex4:

VDD=10V
分析此電路
5
10M RD=6K (求出所有電壓, 電流)
↓ I1 ↓I Given VTN = 1V
D
VG 。
 n  0 . 5mA
V2
↓ I2
10M RS=6K  =0

Sol:

51
 Ex5:
epmos
+5
Given VTP = -1V

RG1  p  0.5 mA
V2

VD=3  = 0
ID ↓ 。
RG2 RD

(a) design RG1, RG2, RD such that Q at sat.

region, and ID = 0.5mA, VD = 3V
(b) 使 Q 在 sat. region 的 RDmax = ?
Sol:

52
Ex6: Ex7:
enmos dnmos
。+5
given  n  20  A
Given VTN = 0.8V VDD =5
V2
RD  n  80  A 2 RD
VD=2.5 V 。VD VTN = -1V
。
W/L = 3, design RD  =0
。 such that ID=250  A (a) 求 W/L=? such that
VS
VD = 2.5V. What’s ID=100  A at sat.
。
-5 Vs = ? (b) RD range? in (a)
Sol:
Sol:

53
Ex8: Ex9:
dnmos enmos
10V given  n  0.5 mA VDD =5V  n  0 . 1mA
V2 ID↓ RD=20k V2
↓ID
VTN = -1V 。Vo VTN=0.8V
。 求 R such that 求 Vo , ID if
VS=9.9 VI
R Vs = 9.9V (a) VI = 0
。 (b) VI = 5V
Sol:
Sol:

54
Ex10: Ex11:
VTN1 = VTN2 = 1V VTN1 = -2V
VDD=5
↓ID1  n1  10  A VDD=5V VTN2 = 1V
V2
M1 M1   10  A
n1
V2
。Vo  n 2  50  A ↓ID1
↓ID2 V2
。Vo   50  A
VI 求 Vo, ID1 if ↓ID2 n2
V2
M2 VI
M2
(a) VI = 5V 求 Vo & ID if
(b) VI = 1.5V (a) VI = 5V
(c) VI = 0 (b) VI = 0
Sol:
Sol:

55
Ex12: Complementary MOS (CMOS)
CMOS logic gate design
VDD=5  n   p  1 mA
V2
↓ID1
M1 VTN = 1V VTP = -1V VDD
VI
。 。Vo 求 Vo 及 ID1 if
↓ID2 pmos network
(a) VI = 0
M2
(b) VI = 5V
。Vo

nmos network
Sol:

CMOS inverter
VI = high, nmos ON, pmos OFF, Vo = low

VI = low, nmos OFF, pmos ON, Vo = high

NOR gate VDD

B
。
。
Vo  A  B
。
A

56
NAND gate
VDD
A
。

。
Vo  A  B

。
B

Example:

Sol:
1. (n-network): Invert F to derive n-network

2. (n-network): Make connections of

transistors:
AND  Series connection
OR  Parallel connection

3. (p-network): Expand F to derive p-network

each input is inverted

4. (p-network): Make connections of

transistors (same as step 2)

5. Connect the n-network to GND (typically,

0V) and the p-network to VDD (5V, 3.3V, or
2.5V, etc)

57
Ex:
Implement F  A  B  C  ( D  E ) by CMOS
logic.

Sol:

58