ĐẠI HỌC QUỐC GIA TP.

HỒ CHÍ MINH
TRƯỜNG ĐẠI HỌC BÁCH KHOA
KHOA KHOA HỌC VÀ KỸ THUẬT MÁY TÍNH

BÀI THÍ NGHIỆM 1

MÔN HỌC: HỆ THỐNG SỐ

Nhóm: 3
GVHD: Huỳnh Hoàng Kha
Lab 1 & 2

Sinh viên:

2023
I. Lab 1:

A. Checklist đầu buổi:

B. Checklist cuối buổi:

C. Phần chuẩn bị cho từng bài tập:

2.4.1. Kiểm tra chức năng cho hai IC 7432 và 7486:

1. Bảng chân trị IC 7432 (OR Gate):

2. Bảng chân trị 7486 (XOR Gate):

3. Mô phỏng mạch trên Logisim:

4. Thiết kế sơ đồ nối dây trên TinkerCAD:

 5. Netlist:

2.4.2. Thiết kế, mô phỏng và thực hiện các biểu thức Boolean sau bằng cách
sử dụng 7404s, 7408s, 7432s:

2.4.2.a) X = AB + C’

1. Bảng chân trị:

2. Mô phỏng mạch trên Logisim:

3. Thiết kế sơ đồ nối dây trên TinkerCAD:

 4. Netlist:

2.4.2.b) Y = (A + B)C’

1. Bảng chân trị:

2. Mô phỏng mạch trên Logisim:

3. Thiết kế sơ đồ nối dây trên TinkerCAD:

 4. Netlist:

2.4.3. Đơn giản hóa các biểu thức Boolean sau đây. Sau đó, thiết kế, mô phỏng
và thực hiện các mạch thu nhỏ bằng cách sử dụng 7404s, 7408s, 7432s.

2.4.3.a)

1. Rút gọn biểu thức:

Z = (M + N)(M’ + P)(N’ + P’) = MN’P + M’NP’
2. Bảng chân trị:
3. Mô phỏng mạch trên Logisim:

4. Thiết kế sơ đồ nối dây trên TinkerCAD:

 5. Netlist:

2.4.3.b)

1. Rút gọn biểu thức:

W = A’(A + B) + (B + AA)(A + B’) = A’A + A’B + BA + BB’ + AA + AB’
= A’B + BA + A + AB’ = A + B
2. Bảng chân trị:

3. Mô phỏng mạch trên Logisim:

 4. Thiết kế sơ đồ nối dây trên TinkerCAD:

5. Netlist:

D. Checklist cho từng bài tập:

2.4.1.
2.4.2.a)

2.4.2.b)
2.4.3.a)

2.4.3.b)
II. Lab 2:

A. Checklist đầu buổi:

B. Checklist cuối buổi:

C. Phần chuẩn bị cho từng bài tập:

2.3.1. Đo thời gian trễ của tín hiệu (Propagation Delay) :

1. IC 7404 (NOT Gate):

a) Bảng chân trị :

b) Sơ đồ mạch:

c) Giản đồ thời gian của tín hiệu Input và Output:

d) Mô phỏng bằng Logisim:

 e) Thiết kế sơ đồ lắp mạch bằng TinkerCAD:

f) Netlist:

2. IC 7432:
a) Bảng chân trị:

b) Sơ đồ mạch:
c) Giản đồ thời gian của tín hiệu Input và Output:

d) Mô phỏng bằng Logisim:

e) Thiết kế sơ đồ lắp mạch bằng TinkerCAD:

 f) Netlist:

2.3.2. Mạch phát hiện cạnh của tín hiệu (Edge Detector Circuit):

1. Mạch phát hiện cạnh lên (Rising Edge) của tín hiệu:

a) Sơ đồ mạch:

b) Giản đồ thời gian của tín hiệu Input và Output:

c) Mô phỏng bằng Logisim:

d) Thiết kế sơ đồ lắp mạch bằng TinkerCAD:

e) Netlist:
2. Mạch phát hiện cạnh xuống (Falling Edge) của tín hiệu:

a) Sơ đồ mạch

b) Giản đồ thời gian của tín hiệu Input và Output:

c) Mô phỏng bằng Logisim:

d) Thiết kế sơ đồ lắp mạch bằng TinkerCAD:

e) Netlist:
D. Checklist cho từng bài tập:
2.3.1.

2.3.2.a)
 2.3.2.b

III. Phiếu chấm kết quả thí nghiệm: