ĐẠI HỌC QUỐC GIA TP.

HỒ CHÍ MINH
TRƯỜNG ĐẠI HỌC BÁCH KHOA
KHOA KHOA HỌC VÀ KỸ THUẬT MÁY TÍNH

BÀI THÍ NGHIỆM 1

MÔN HỌC: HỆ THỐNG SỐ

Nhóm: 3
GVHD: Huỳnh Hoàng Kha
Lab 3

Sinh viên:

2023
A. Checklist đầu buổi:

B. Checklist cuối buổi:

C. Phần chuẩn bị cho từng bài tập:
2.3.1. Thiết kế, mô phỏng và triển khai một D Flip-flop sử dụng J-K Flip-flop
1. Bảng chân trị
a) D Flip-flop:
D Qn Qn+1
0 0 0
0 1 0
1 0 1
1 1 1

b) J-K Flip-flop:
J K Qn Qn+1
0 x 0 0
x 1 1 0
1 x 0 1
x 0 1 1

Từ 2 bảng chân trị trên có thể thấy: J=D và K=D’

D J K Qn Qn+1
0 0 x 0 0
0 x 1 1 0
1 1 x 0 1
1 x 0 1 1

2. Sơ đồ đơn giản:
3. Mô phỏng mạch bằng Logisim và TinkerCAD:

4. Netlist:
2.3.2.
Bài 2:
• Sơ đồ nguyên lý:

• Mô phỏng từng trường hợp:

• Sơ đồ nối dây:
 • Netlist:

• Trả lời câu hỏi:

a. - Hiện tượng: các đèn chớp tắt liên tục theo thứ tự (xếp theo CBA):
000 => 001 => 010 => 011 => 100 => 101 > 110 => 111 => 000 => …

- Sự khác biệt giữa các đèn: Tần số LED ở QA gấp 2 lần tần số LED ở QB, tần số
LED ở QB gấp 2 lần tần số LED ở QC.
fCLK=2fQA=4fQB=8fQC
 b. Từ kết quả của câu a) nhận thấy tần số đầu ra qua mỗi D flip-flop giảm đi một
nửa so với tần số đầu vào trước đó. Hay với D flip-flop thứ n, tần số đầu ra so
với tần số của CLK là
fn=fCLK/2n
Vậy để có tần số đầu ra kém 16 = 24 lần tần số của CLK, cần có tối thiểu 4 D
flip-flop.

2.3.3.
1. Thiết kế và mô phỏng trên Logisim

2. Timing diagram:
3. Netlist:

2.3.1. Thiết kế và mô phỏng xây dựng Full Adder từ hai Half Adder bằng
Logisim:
Bảng chân trị
Thiết kế bằng Logisim
 Netlist

D. Checklist cho từng bài tập:

2.3.1.

2.3.2.
 2.3.3.

I. Phiếu chấm kết quả thí nghiệm: