第 39 卷第 7 期 电 子 与 信 息 学 报 Vol.39No.

7
2017 年 7 月 Journal of Electronics & Information Technology Jul. 2017

基于概率CMOS模型的反馈环路的数字电路容错特性分析
*
李 妍 胡剑浩 杨泽国
(电子科技大学通信抗干扰国家级重点实验室 成都 611731)

摘 要：反馈环路是模拟电路中有效容错的电路结构。反馈电路也因其存储性能而被广泛使用于数字电路的时序电
路中，但是反馈电路在数字电路的组合电路的稳定特性鲜少被人研究，尤其是低功耗应用。以马氏随机场为理论的
MRF 电路以其低功耗下的高稳定性得到研究和关注，但其电路的反馈结构缺乏理论支持和依据，因此马氏随机场
电路的容错特性未被清晰得以解释。该文以利用概率 CMOS 建模概率门来分析 MRF 核心反馈环 NAND-NAND，
从理论上证明了反馈电路输出的计算正确概率具有递增且上有界的特点，并数学证明了 MRF 的核心反馈环电路具
有优于传统 CMOS 电路的容错性能。其理论推导结果与测试结果呈现一致性。
关键词：反馈电路；容错；概率 CMOS
中图分类号： TN43 文献标识码：A 文章编号：1009-5896(2017)07-1634-06
DOI: 10.11999/JEIT161096

Fault-tolerant Analysis for Feedback Based Digital

Circuit via Probabilistic CMOS Model
LI Yan HU Jianhao YANG Zeguo
(National Key Laboratory of Science and Technology on Communications, University of Electronic Science and
Technology of China, Chengdu 611731, China)

Abstract: Feedback structure is an efficient topology for noise-reducing in analog circuit while the cyclic circuit is
widely used in digital circuit only for sequential circuit design due to its data-keeping property. However, few works
study the reliability of the feedback structure for combinational circuits especially for the low power application.
Many researchers pay their attentions to Markov Random Field (MRF) theory based circuits, which can operate in
ultra-low supply voltage with high noise-immune. However, the MRF based circuit design methodology has a lack
of the proof of the final feedback structures. Thus the reliability of MRF based feedback structures is not explained
clearly. This paper uses the probabilistic CMOS model to analysis the NAND-NAND based feedback structure.
The probability boundedness and increasing monotonicity properties of feedback structure are proved. Besides, it
is proved that the feedback structure of MRF can achieve higher probability than the traditional design. In
measurement, the result can support of proof and analysis.
Key words: Feedback circuits; Fault-tolerant; Probabilistic CMOS

1 引言 为反馈逻辑可以帮助其实现逻辑的存储和触发，随
反馈环路是模拟电路中常使用的电路结构，其 着反馈结构研究的深入，研究者逐渐发现反馈结构
特性在模拟电路中被众多研究者研究，尤其是负反 并不等同于时序逻辑，判断时序逻辑的标准在于当
馈特性，因为负反馈可以有效地提高系统的稳定性。 前输出是否仅由当前输入决定。反馈结构也可实现
在数字电路中克劳德 i 香农 [1] 是最早分析反馈环结 组合逻辑的功能(即实现的电路当前输出仅由当前
构的研究者，其证明了 18 个开关结构的环形是实现 输入决定)。在剥离清晰反馈和时序逻辑两个概念
18 个布尔逻辑函数的最优电路。至此之后反馈结构 后，部分研究者开始关注反馈环在组合电路的逻辑
在数字电路的主要研究重点落在了时序电路上，因 综合过程的研究，Rivest[2]提出了环结构，其输出实
现如布尔逻辑的每个输出都仅由当前输入决定，因
此电路结构是组合电路。文献[2]给出了最优性证明，
收稿日期：2016-10-17；改回日期：2017-01-24；网络出版：2017-04-14 对于任意大于 1 的奇数 n, n 个 2 输入的 AND 门与
*通信作者：李妍 yanli1990.uestc@gmail.com
基金项目：国家自然科学基金(61371104)
n 个 2 输入的 OR 门交替可以构成环形组合电路。
Foundation Item: The National Natural Science Foundation of 用 n 个输入变量计算 2n 个逻辑函数输出，环反馈结
China (61371104)
第7期 李 妍等：基于概率 CMOS 模型的反馈环路的数字电路容错特性分析 1635

构只需要 2n 个 2 输入单元，相比传统非环组合结构 信号源拟合硬噪声，所有信号和 MOS 管均为理想

所需的至少 3n-2 个开销，可以节约大约 1/3 的面积 模型[14,15]。
和复杂度。文献[3,4] 介绍了资源共享的反馈优化方 概率与非门模型如下：
法。文献[5,6] 给出了组合电路的综合方法。在已有 如图 1 所示V1* 和V2* 是耦合在两个输入 Vin1, Vin2
的研究工作中，时延和面积优势是反馈环的研究重 的噪声源，其模拟软噪声影响，在输出耦合的V3* 模
点，而反馈结构在组合电路中的稳定性和容错特性 拟的是硬噪声影响，其中 p1* , p2* , p3* 分别是其噪声影
(指在一定噪声下仍然能正确工作的概率)的研究一 响下的正确概率。 在噪声影响下，其Vs1* 和Vs2* 的采
直处于空白状态。尤其是低功耗下的稳定性问题， 样值会被影响如表 1 所示，从而影响输出的正确概
因为低电压供电下，电路会因为噪声阈值的降低而 率，假设输入为贝努力分布，则如表 1 所示，NAND
对噪声越加敏感，因此低功耗下的容错性问题一直 输出正确概率为
是集成电路设计的重点和难点，而研究反馈电路对 1
pNAND = (p00 +p01 +p10 + p11 )
低功耗下电路的影响也就存在实际和重要的科研意 4
1 1 * *
义。 = − p1 ⋅ p2 + p1* ⋅ p1* ⋅ p3* (1)
2 2
近年来，马尔科夫场(Markov Random Field,
MRF)电路因其超低电压下的高稳定性而被关
注 [7−13] ，马氏场论为基础的电路设计利用能量观点
指导电路设计，实现噪声条件下正确运算。MRF 电
路具有典型的反馈环路结构，但是其设计缺乏从能
量到最终反馈结构的理论论证，因此反馈结构容错
特性未被解释清晰。
本文以 MRF 结构的核心环及 NAND-NAND 反
馈环为研究对象，利用概率 CMOS (Probabilistic
图 1 概率与非门模型
CMOS, PCMOS)[14,15]模型结构来分析其概率特性，
因为容错特性是数字电路对噪声的容忍能力，其直 表1 NAND 的正确概率表
接表示为输出的计算正确与否，因此本文将数学的
电路计算正确概率作为衡量其容错特性的标准，研 Vin1 Vin2 Vs1* Vs2* *
Vout 正确概率

究了反馈环容错理论问题。首先本文建立了概率递 00 1 p1* p2* p3*

推模型，以此给出理论证明；本文还证明了反馈结 01 1 p1* (1 − p2* )p3*
00 p00
构具有概率递增且上有界的特性。同时本文对 MRF 10 1 (1 − p1* ) p2*p3*
反馈进行分析，给出了数学证明，证明其容错性能
11 1 (1 − p1* )(1 − p2* )(1 − p3* )
理论优于传统电路。在实际测试中，其结果与理论
一致，支持反馈的容错特性证明，本文对核心结构 00 1 p1* (1 − p2* )p3*

进行了硬件设计和版图设计，其结果可以指导后续 01 1 p1* p2* p3*

01 p01
MRF 电路的化简。文章后续结构如下：第 2 节简述 10 1 (1 − p1* )(1 − p2* ) p3*
PCMOS 的模型，第 3 节介绍 MRF 电路结构并进 11 1 (1 − p1* ) p2* (1 − p3* )
行核心单元提取和建模，第 4 节给出理论证明概率
00 1 (1 − p1* ) p2*p3*
反馈的单调递增性和上有界特性。并给出其优于传
统电路性能的数学论证。测试结果和分析在第 5 节 01 1
p10
(1 − p1* )(1 − p2* ) p3*
10
展开，最后一节为全文的结论和展望。 10 1 p1* p2* p3*

11 1 p1* (1 − p2* )(1 − p3* )

2 PCMOS 基本门模型及其数学推导
概率 CMOS 是一个数学模型，将噪声认为是一
00 0 (1 − p1* )(1 − p2* )(1 − p3* )
个数据源拟合在理想 CMOS 的输出或者输出端口。 01 0
p11
(1 − p1* ) p2* (1 − p3* )
11
本文面向串扰，电压降，和前项计算误差等的软噪 10 0 p1* (1 − p2* )(1 − p3* )
声和工艺等带来的硬噪声，利用 PCMOS 的概念进 11 0 p1* p2* p3*
行建模。不失一般性，假设噪声具有 0 均值 σ 方差 注： p00 = p(Vin = 00,Vout = 1); p01 = p(Vin = 01,Vout = 1);
的高斯分布，令模型输入噪声源拟合软噪声，输出 p10 = p(Vin = 10,Vout = 1); p11 = p(Vin = 11,Vout = 1)
1636 电 子 与 信 息 学 报 第 39 卷

同样方法得到 2 输入 NOR 的正确概率为 其中，p 是结构不可变噪声源 P 影响下的正确概率，

1 1 pin 和 pfeedback 分别是可改变噪声源 A, B 影响下的正
pNOR = − p1* ⋅ p2* + p1* ⋅ p2* ⋅ p3* (2)
2 2 确概率，在推导中，本文使用离散马氏链来模拟反
3 NAND-NAND 反馈电路模型 馈结构，得到递推公式为
1 1
本文首先对 MRF 反馈电路进行核心单元等效 b0 = + ⎡⎣ ppin + (1 − p) (1 − pin )⎤⎦
2 2
提取，然后对核心单元进行建模和推导。 ⋅ [ pb + (1 − p)(1 − b)]
3.1 NAND-NAND 基本模块
1 1⎡
bn = + ppin + (1 − p) (1 − pin )⎤⎦
在概率推导上，本文提取 NAND-NAND 反馈 2 2⎣
环作为分析模型。如图 2(a)所示 MRF 的反相器结 ⋅ ⎡⎣ pbn −1 + (1 − p) (1 − bn −1 )⎤⎦ (5)
构，及后续论文提出的 MS-MRF 结构[9]，partial-
其中，bn 表示 NAND 反馈结构 n 次迭代中的输出正
MRF[10], cyclic-MRF[11]，其核心的反馈模块实质仍
确概率 pNAND (n ) ，反馈结构下输出和反馈端输入有
为 NAND-NAND，如图 2(b)所示。因此，本文提出 bn = pNAND (n ) = pcontrol (n + 1),
的 NAND-NAND 反馈环分析模型具有一般性。 1 1 *
+ p1 (n + 1)p2* (n + 1) (6)
bn +1 = pNAND (n + 1) =
2 2
当初始的反馈值为 b，并且 p(n ) = p, pin (n ) = pin ,
p, pin , b ∈ [0,1] ，得到递推公式的通项公式为
1
bn − M = Q ⋅ (2p − 1) (bn −1 − M )
2
⎡1 ⎤n
= ⎢ Q ⋅ (2p − 1)⎥ (b0 − M ) (7)
图2 MRF 电路及其核心反馈模块
⎣⎢ 2 ⎦⎥
其中，
1 1
3.2 NAND 反馈模型 + Q ⋅ (1 − p)
Q = 2ppin − pin − p + 1, M = 2 2 (8)
在实际的噪声模型中，受工艺硬噪声影响下电 1
1 − Q ⋅ (2p − 1)
路成功率远大于 99%；因此本文假设 p3* = 1 来简化 2

分析，式(1)简化为 4 NAND 反馈电路容错分析

1 1
pNAND = + p1* p2* (3) 4.1 NAND 反馈环概率有界性与递增性
2 2
定理 1 NAND 反馈结构正确概率有界，其界
将 NAND-NAND 折叠变换得到最简分析模型，
为M 。
如图 3 所示。 其中软噪声V1*V2* 和硬噪声V3* 分别被拟
证 明 根 据 通 项 式 (7) ， 当 n → ∞, Q n → 0,
合在输入输出端。本文根据软噪声特点将软噪声分
M ∈ [0,1] , lim bn = M 。NAND-NAND 是 NAND 的
为结构可改变噪声和结构不可改变噪声，其中结构
n 为偶数的反馈迭代，依然具有有界性，其界为 M 。
可改变噪声如图 3 中源 A, B 所示，表示诸如前项级
联计算错误，串扰等可以通过反馈等结构约去的噪 在 实 际 的 电 路 运 算 中 ， 当 n = 14 , [Q(2p − 1)/2]n
声；而结构不可改变噪声如噪声源 P 所示，表示诸 < 10−5 ，其代表通项公式 bn 向其界快速收敛，也代
如热噪声等结构不能改变的噪声。在此分类下可得 表正确概率快速收敛性。 证毕
p1* =ppin + (1 − p)(1 − pin ), 定理 2 NAND-NAND 反馈环概率单调递增。
证明 由通项公式(7)得到范围 0 ≤ Q ≤ 1 ，因此
p2* =ppfeedback + (1 − p)(1 − pfeedback ) (4)
可以得到 bn 是单调递增或者单调递减收敛于 M。其
被初始值决定，在实际的电路中，其反馈结构的初
始值未知，特此假设初始值 b = 0 ，因此得到
bn ≤ M ∈ [1/2,1] (9)
当迭代次数为正整数，通项公式为单调递增：
bn +1 ≥ bn (10)
图3 NAND-NAND 的折叠变换：NAND 反馈 对于 NAND-NAND 存在如式(11)关系：
第7期 李 妍等：基于概率 CMOS 模型的反馈环路的数字电路容错特性分析 1637

bn +2 ≥ bn (11) 为 5 dB 时，测试结果如图 4 所示，当输入信号如图

因此 NAND-NAND 反馈电路有单调递增特性。 4(a)所示有较大噪声时，传统的 CMOS 输出的性能
证毕 如图 4(b)也被噪声严重影响。CMOS 无法完成基本
由定理 1 和定理 2 可知 NAND-NAND 反馈环 逻辑判决，对比 CMOS 和不带反馈图 4(c)，带反馈
电路具有随着迭代次数单调递增且上有界的概率特 结构图 4(d)，可以验证定理证明，不仅得到 MRF 性
性。 能优于传统 CMOS 性能，也证明反馈环可以提高性
4.2 MRF 反馈环的反馈容错分析 能，其中不带反馈的结构具有和带反馈一致的输入
前文证明了反馈环具有正确概率迭代增益，下 (00,11)，因此可以得到反馈结构的增益。
文将以 MRF 核心电路为例，从数学角度证明其具
有容错优于传统逻辑的特性。
引理 1 NAND-NAND 结构满足 bn ≥ pin 。
证明 当 p → 1 ，由式(7)可得 M ≥ pin 恒成立。
又因为 1/2 ≤ p ≤ 1 , 0 ≤ pin ≤ M ，可得 bn ≥ pin ，从
而 得 证 ， 因 为 p2* ≥ p1* 可 以 分 解 为 证 明 bn ≥ pin ,
2p − 1 ≥ 0 或者 bn < pin ,2p − 1 < 0 。 证毕
图 2 所示的 MRF 反相器为例，证明其如图 2(b)
所示核心结构比传统反相器具有更高的容错能力。
定理 3 MRF 反相器如图 2(b)所示的核心结构
在噪声下的正确概率 pMRF 与传统反相器正确概率
pCMOS 存在如下关系： pMRF ≥ pCMOS 。
证明 MRF 输出互补逻辑，以如图 2(b)上面的
NAND 输出作为 MRF 反相器输出，其概率逻辑关
系为
1
pMRF =
2
(2 − p1* − p2* − 2p3* + 2p1* p3∗ + 2p2* p3* ) (12)
MRF 结构的实质是利用 NAND 构造反相器逻辑，
因此式(12)是 NAND 在输入为 00,11 下的条件概率。 图 4 低功耗下反馈和非反馈性能测试对比

对传统反相器进行 PCMOS 建模后得到概率为，令

p1* 为 MRF 和传统输入的信息端口的概率， p2* 为反 本文而后遍历了输入信噪比 SNR，得到的输出
馈端口概率，则可知 SNR 和 BER 如图 5 所示，其中图 5(a)，图 5(b)是
1 CMOS 和 MRF 核心 NAND-NAND 的反相器测试
pCMOS = p (Vout = 1 Vin = 0)
2 结果， 图 5(c)，图 5(d)是 CMOS 和 MRF 核心结
1 构 NAND3-NAND3 的 2 输入的与非门(本文 NAND
+ p (Vout = 0 Vin = 1)
2 代表 2 输入与非门，NAND3 代表 3 输入与非门)。
= 1 − p1* − p3* +2p1* ⋅ p3* (13) 其结果均显示，反馈结构具有容错优势。
令辅助函数 y = pCMOS − pMRF ，可得 本文针对反馈结构进行了专用集成电路版图设
⎧1
⎪ ⎛ 1 ⎞⎪⎫ 1 计，版图如图 6 所示。对反馈环核心电路的分析和
lim yB < lim ⎨ p1* − p2* ⎜⎜p3*2 − ⎟⎟⎟⎬ = (p1* − p2* ) ≤ 0
p3 →1 p3 →1 ⎪
⎪
⎩ 2 ⎝ 2 ⎠ ⎪
⎪ 2
⎭ 设计可以指导 MRF 电路的化简。相较于传统的
由引理 1 可知 bn ≥ pin ，对于反馈电路亦等同于 MRF 电路，本文设计的环反结构组合逻辑电路单元
p2* ≥ p1* ，因此 pMRF ≥ pCMOS 得证。 保留 MRF 电路容错能力的同时，具有至少 50%的
同理可证明 MRF 其他逻辑关系的成立性。 硬件优势，如表 2 所示。因此，采用环反结构的容
错电路设计方法，可以为 MRF 电路设计提供新的
5 仿真验证
优化思路。
本文的电路测试平台为低功耗仿真工具
6 结束语
HSPICE，其使用 65 nm CMOS Berkeley 库模型
(http://ptm.asu.edu/)，标准供电为 1.2 V，阈值电 本文从数学角度证明了 NAND-NAND 反馈结
压为Vth = 0.18 V 。在 0.2 V 供电电压下，输入 SNR 构的概率递增特性，并且针对 MRF 电路进行了理
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图 5 不同 SNR 输入下 CMOS 和 MRF 核心反馈单元性能测试对比

图 6 NAND-NAND 核心电路的版图设计(本文版图与另一个设计共享流片，本文版图为其整体版图一部分)

表 2 反馈环电路在性能一致条件下的面积对比

Cost-effective Master-Slave NAND 晶体管节约百分比(%)

CMOS MRF 文献[7]
文献[8] 文献[9] 核心单元 文献[7] 文献[8] 文献[9]

反相器 2 20 20 20 10 50.0 50.0 50.0

2 输入 NAND 4 60 28 28 14 73.3 50.0 50.0
3 输入 NAND3 6 144 36 34 18 87.5 50.0 47.1

论论证，证明其优于传统 CMOS 电路的容错能力， ACM International Conference on Computer-aided Design,

本文分析了反馈电路容错研究理论问题，并且可以 Santa Clara, CA, USA, 1992: 345-348. doi: 10.1109/ICCAD.

进一步证明和优化 MRF 结构。 1992.279349.

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