Kế hoạch làm bài giữa kỳ:

B1. Chia nhóm: Trong vòng 1 tuần đầu SV chia nhóm

B2. Chọn một hệ thống thiết kế: Trong vòng 1 tuần sau khi SV chia nhóm, SV tự chọn một hệ
thống nằm trong danh mục gợi ý của GVHD hoặc tự tìm 1 hệ thống để thiết kế trên verilog. SV
nên chọn 1 hệ thống vừa sức.

Link các hệ thống SV tham khảo:

https://www.mediafire.com/file/yjo6frycupodaoh/%25C4%2591e_tai_cuoi_ky_final_2_6.docx/
file

B3. Mô tả spec. Sau khi hoàn thành B2, trong vòng 1 tuần sau, SV mô tả đặc trưng thiết kế hệ
thống. Hệ thống mô tả chi tiết bằng sơ đồ khối một cách chi tiết các pin, mô tả cách kiểm tra
chức năng hệ thống bằng các testcase nào. SV làm trong world và đính kèm bằng link drive
(hoặc 1 dạng khác).

B4. Sau khi hoàn thành B3, trong vòng 1 tuần, SV mô phỏng trên Xilinx/Vivado hoặc các tools
online hỗ trợ mô phỏng verilog, SV chụp kết quả, giải thích kiểm tra tính đúng đắn chức năng đã
mô tả trên bước 3.

B5. Quay video và báo cáo trên lớp.

Các yêu cầu báo cáo

1. Vẽ sơ đồ khối mô tả hoạt động của ứng dụng
2. Viết chương trình dạng từng khối theo sơ đồ khối ở trên và viết dưới dạng subblock sau đó kết
nối (port map) từng subblock lại. Mỗi SV là 1 subblock. Kết quả mô phỏng được thực hiện và
báo cáo trên từng subblock. Trường nhóm làm top model, kết nối các subblock lại với nhau và
mô phỏng.
3. Giải thích mỗi dòng lệnh trong chương trình
4. Giải thích kết quả mô phỏng rõ rang, chi tiết (Chú thích hình ảnh kết quả)
5. Viết testbench và giải thích kết quả testbench
6. Cấu trúc thiết kế bên trong PPGA (giai thích hinh)
7. Phân tích số lượng cổng, timming, power, speed,vv.
8. Viết báo cáo phải chia thành 3 phần: phần giới thiệu (đặt vấn đề, giải quyết vấn đề), phần nội
dung, phần kết luận (nhận xét, nêu ưu và khuyết điểm của kết quả, báo cáo). Ngắn gọn.
9. Phan chia cong viec cho moi sv

Các đề tài đề xuất

1. Mạch đèn giao thông
 Hình 1: Máy trạng thái đèn giao thông

2. Mô tả điều khiển của tự động.

Chú ý tất cả các cảm biến là lấy SWITCH để test
Có 1 cảm biến nhận biết người (Have_person) = ‘1’ thì cửa mở bằng ‘0’ cửa đóng.
1 cảm biến giới hạn trên uplimit: =’0’ khi cửa mở hoàn toàn. =’1’ các trường hợp còn lại.
1 cảm biến dưới dwlimit: =’1’ khi đóng hoàn toàn. =’0’ các trường hợp còn lại
Cửa mở: up=’1’/dw=’0’ và cửa đóng thì: up=’0’/dw=’1’

3. FIFO
 Hình 2: Sơ đồ khối FIFO

4. Hệ thống điều khiển đèn thông minh ứng dụng smarthome: 3 cảm biến: số người, chuyển động
5. Giao tiếp GPGA với chuần truyền LORA
6. Giao tiếp FPGA với chuyền truyền Zigbee
7. Giao tiếp FPGA với chuyền truyền wifi: ví dụ ESP truyền qua FPGA
8.
9. UART thu và phát
10. I2C
11. SPI
12. Bluetooth
13. Viet chương trình đọc cảm biển to, hu, so sánh tốc độ với Arduino:
https://medium.com/coinmonks/why-use-fpga-for-iot-heres-what-i-think-e513772514d6
14. A-to D interface
15. 1-wire
16. Thiết kế bộ cộng toàn phần Carry Look Ahead 16bit.
17. Mạch cộng Ripple carry adder 16 bit
18. Mạch giải mã dùng bộ nhớ
19. Mạch cộng 4bit dùng bộ nhớ(không dấu)
20. Mạch nhân 4bit dùng bộ nhớ (không dấu)
21. Mạch nhân 4bit dựa trên bộ cộng FA (có dấu)
22. Mạch nhân 4bit dựa trên bộ cộng FA ( không dấu)
23. Mạch cộng 4bit dùng bộ nhớ (có dấu)
24. Mạch nhân 4bit dùng bộ nhớ(có dấu)
25. Mạch Dịch điều khiển trái, phải
26. Mô tả cơ chế phát hiện lỗi VRC (thu)
a. Mô tả cơ chế phát hiện lỗi VRC phát
27. Mô tả cơ chế phát hiện lỗi LRC(thu/
28. Mô tả cơ chế phát hiện lỗi LRC (phát)
29. Truyền dẫn dữ liệu nối tiếp bất đồng bộ 1 bit start/1bit stop (phát)
30. Truyền dẫn dữ liệu nối tiếp bất đồng bộ 1 bit start/1bit stop (thu)

31. Điều chế ASK và giải điều chế ( tín hiệu sin tạo từ matlab, dùng mạch nhân trong hệ thống phần
mềm Xiliinc)- Trương tấn Phướ (thu)c, Nguyen Hong Sy (phát)

32.
33. Thiết kế bộ lọc FIR

34. Bộ so sánh 2 số không dấu và có dấu

35. Hệ thống thu phát điều chế QPSK

36. Hệ thống thu phát điều chế ASK
37. Hệ thống thu phát điều chế PSK
38. Hệ thống thu phát điều chế 8-QAM
39. Truyền dẫn dữ liệu nối tiếp bất đồng bộ 1 bit start/2bit stop
40. Ghép 4 kênh TDM bất đồng bộ với các bit được chèn vào lần lượt 010101… để tạo frame đồng
bộ gởi bên thu
41. Truyền các frame trên đường dây T-1, 193 bit, 24alot/8bit
42. Hệ thống thu phát trải phổ 4bit
43. Hệ thống thu phát điều chế OFDM
44. Viết giao thức điều khiển lỗi dữ liệu stop/waiting
45. ARQ- GobackN
46. ARQ- selective reject
47. Mô tả mô hình OSI 7 lớp, với mỗi lớp được chèn vào 6 bit header
48. Watchdog timer and ứng dụng trong ATM (2+2)
49. Mô tả hệ thống điều chế và giải điều chế AM
50. Mô tả hệ thống điều chế và giải điều chế FM
51. Hệ thống thu phát MIMO
52. Mô tả giao thức kết nối dữ liệu đồng bộ.
53. Mô tả cơ chế phát hiện lỗi CRC(thu/phát)
54. Hamming
55. DES
56. Huffman

57. Thiết kế bộ lọc IIR

58. Hệ thống LTI
59. UART thu và phát
60. Pipelined circuit
61. Kiến trúc pipeline
62. Card màn hinhVGA
63. Chapter 9
chuong
75 Thiết kế processor core
FIFO · SPI · I2C · UART · USART · AHB · Single bus chuong 6
SDRAM controller giao tiep voi SDRAMM chuong7

RTL · Verilog · DSP · FIR · IIR · LFSR · Video decoder

Video encoder · Audio processing · Video processing · If-else · Case · Process
Sequential design · Pipelining · DSP processor · MAC