Professional Documents
Culture Documents
not-tuần 9
not-tuần 9
1 Lý thuyết
1.1.1 Kí hiệu và bảng trạng thái
Kí hiệu:
Vin Vout
0 1
1 0
Bảng 1.1: Bảng trạng thái của cổng NOT
1.1.2 Sơ đồ nguyên lý
Cổng not được cấu tạo từ 2 CMOS gồm 1 nMOS và 1 pMOS, trong đó
pMOS nối lên Vdd và nMOS nối xuống Vss như sơ đồ bên dưới:
Thông số AC:
-Trường hợp lý tưởng:
+Thời gian trễ truyền: Thời gian trễ truyền được tính từ khi ngõ vào
đạt mức Vdd/2 đến khi ngõ ra đạt mức Vdd/2.
Độ trễ lan truyền cạnh lên từ A đến Y: tPLH =181.684ps
Kết luận: -Khi thêm vào tụ CL có thể thấy dạng sóng ngõ ra không còn dạng
sóng vuông nữa, giảm độ dốc ngõ ra, tăng độ trễ giữa tín hiệu ngõ vào và
ngõ ra vì tụ cần thời gian nạp xả. Tụ có giá trị càng lớn thì độ trễ càng lớn và
độ dốc càng nhỏ. Thêm tụ đầu ra có thể giảm nhiễu và ổn định tín hiệu.
- Khi có tải RL nó sẽ làm giảm biên độ của tín hiệu ngõ ra đồng thời tải RL
cũng làm tăng thời gian trễ của tín hiệu ngõ ra nếu giá trị của tải RL càng lớn
thì độ trễ của tín hiệu ngõ ra sẽ càng lớn. Tải RL sẽ gây ra hiện tượng nhiễu
trên tín hiệu ngõ ra.
+Thời gian chuyển tiếp:
Thời gian chuyển tiếp cạnh lên: t TLH =6.76979ns
Hình 1.19 Đo thời gian chuyển tiếp cạnh lên
Công suất:
-Trường hợp lý tưởng:
+Công suất tức thời:
Hình 1.21: Đo công suất tức thời