1

Лабораторна робота №5
ТРИГЕРИ ТА ПОСЛІДОВНІ СХЕМИ

Мета роботи:
 Дослідити будову та функціонування асинхронних і синхронних тригерів,
а також типових послідовних схем на їх основі (регістрів та лічильників).

Теоретичний матеріал
Тригери
Під час обробки цифрової інформації виникає необхідність у запису
двійкових слів і їх тимчасовому зберіганні. Оскільки двійкове слово – це набір
нулів і одиниць, то для зберігання одного розряду цього слова потрібний
елемент, який може знаходитися в двох чітко помітних станах, один з яких
трактують як нульовий, а другий як одиничний. В якості таких елементів
використовуються електронні пристрої, відмінною рисою яких є те, що в
одному стані напруга на виході цього пристрою відповідає рівню логічного
нуля, і цей стан приймають як нульовий, а в другому – рівнем логічної одиниці,
і цей стан приймають як одиничний, причому кожне з цих станів стабільно і
однаково правомірні. Подібні пристрої отримали назву тригер.
Тригер – цифровий автомат, який має два стійких стани 0 або 1 і
призначений для зберігання одного біту даних. Стан тригера визначається
сигналами на його входах. Під впливом вхідного сигналу тригер
стрибкоподібно переходить з одного стійкого стану в інший. Тригери мають
два виходи: прямий Q та інвертований Q . Стан тригера визначається по
прямому виходу.
За логічним функціонуванням розрізняють типи тригерів: RS, D, T, JK.
За способом запису інформації розрізняють асинхронні і синхронні
тригери. Синхронні тригери мають спеціальний вхід синхронізації (тактовий) –
С (від слова Clock).
За способом сприйняття тактових сигналів тригери діляться на статичні
(керовані рівнем 0 або 1) і динамічні (керовані фронтом наростання або
фронтом спаду).

RS-тригери
RS-тригер – це тригер з роздільним встановленням станів логічного нуля і
одиниці (з роздільним запуском). Він має два інформаційних входи S (Set –
встановлення) і R (Reset – скидання). По входу S тригер встановлюється в стан
Q=1 (Q=0 ), а по входу R – в стан Q=0 (Q=1) .

Асинхронні RS-тригери
Асинхронним називається такий тригер, який змінює свій стан в момент
подання вхідного сигналу на входи R і S. Вони є найбільш простими тригерами.
 2

В якості самостійного пристрою застосовуються рідко, але є основою для

побудови більш складних тригерів.
Залежно від логічної структури розрізняють RS-тригери з прямими та
інверсними входами. Їхні схеми і умовні позначення наведені на рис.1. Тригери
такого типу побудовані на двох логічних елементах: АБО-НЕ – тригер з
прямими входами (рис.1а), І-НЕ – тригер з інверсними входами (рис.1б). Вихід
кожного з логічних елементів підключений до одного з входів іншого елемента,
що забезпечує тригеру два стійких стани.

Рисунок 1 – Асинхронні RS-тригери: а) RS-тригер на логічних елементах АБО-

НЕ (NOR) і умовне позначення; б) RS-тригер на логічних елементах І-НЕ
(NAND) і умовне позначення

Стани тригерів під впливом певної комбінації вхідних сигналів наведені в

таблицях функціонування (станів).

Логіка АБО-НЕ (NOR)

Входи Виходи
Qn+1 Qn+1 Режим роботи
S R
0 0 Qn Qn Зберігання
0 1 0 1 Скидання в 0
1 0 1 0 Встановлення в 1
1 1 х Заборонений

Логіка І-НЕ (NAND)

Входи Виходи
Qn+1 Qn+1 Режим роботи
S R
0 0 х Заборонений
0 1 1 0 Встановлення в 1
1 0 0 1 Скидання в 0
1 1 Qn Qn Зберігання

Q
У таблицях значеннями Q n ( n ) позначені рівні, які були на виходах
тригера до подачі на його входи так званих активних рівнів. Активним
називають логічний рівень, діючий на вході логічного елемента та який
 3

однозначно визначає логічний рівень вихідного сигналу (незалежно від

логічних рівнів, що діють на інших входах). Для елементів АБО-НЕ за
активний рівень приймають високий рівень – логічна 1, а для елементів І-НЕ –
низький рівень – логічний 0. Рівні, подача яких на один з входів не призводить
до зміни логічного рівня на виході елемента, називають пасивними. Рівні Qn+1
(Qn+1 ) позначають логічні рівні на виході тригера після подачі інформації на
його входи.
Для тригера з прямими входами при подачі на вхід комбінації сигналів
S=1, R=0 на виході отримаємо Qn+1 =1 (Q n+1 =0) . Такий режим називають
режимом запису логічної одиниці.
Якщо зі входу S зняти одиничний сигнал, тобто встановити на вході S
нульовий сигнал, то стан тригера не зміниться. Режим S=0, R=0 називають
режимом зберігання інформації, тому що інформація на виході залишається
незмінною.
При подачі вхідних сигналів S=0, R=1 відбудеться перемикання тригера,
а на виході буде Qn+1 =0 (Qn+1 =1) . Такий режим називають режимом запису
логічного нуля (режим скидання).
При S=R=1 стан тригера буде невизначеним, тому що під час дії
Q
інформаційних сигналів логічні рівні на виході тригера однакові n+1
=Q =0
n+1 ,
а після закінчення їх дії тригер може рівноймовірно прийняти будь-яке з двох
стійких станів. Тому така комбінація S=R=1 є забороненою.

Для тригера з інверсними входами режим запису логічної одиниці

реалізується при S=0,R=1 , режим запису логічного нуля – при S=1, R=0 .
При S=R=1 – забезпечується зберігання інформації. Комбінація вхідних
сигналів S=R=0 – є забороненою.

Синхронні RS-тригери
Тригерні комірки – це основа дільників частоти, лічильників і регістрів. У
цих пристроях записану раніше інформацію за спеціальним сигналом, званому
тактовим, слід передати на вихід і переписати в наступну комірку. Для
здійснення такого режиму в RS-тригер необхідно ввести додатковий вхід С
(тактовий), який може бути статичним або динамічним, тобто отримаємо
синхронний RS-тригер.
На рис.2 наведено схеми синхронного RS-тригера зі статичним
керуванням запису (вхід С – статичний) і його умовне позначення.
 4

Рисунок 2 – Синхронні RS-тригери зі статичним керуванням запису: а) RS-

тригер на логічних елементах І-НЕ (NAND) і умовне позначення; б) RS-тригер
на логічних елементах АБО-НЕ (NOR) і умовне позначення

Елементи DD1.1 і DD1.2 утворюють схему управління, а елементи DD1.3

і DD1.4 - асинхронний RS-тригер. Іноді такий тригер називають RST-тригером
(якщо вхід С вважати тактовим входом Т).
Тригер має прямі статичні входи, тому керуючим сигналом є рівень
логічної одиниці.
Якщо на вхід С подати сигнал логічної одиниці C=1, то робота тригера
аналогічна роботі найпростішого асинхронного RS-тригера. При C=0 входи S і
R не роблять вплив на стан тригера. Комбінація сигналів S=R=C=1 є
забороненою.
Синхронний RS-тригер, виконаний на елементах АБО-НЕ, матиме
інверсні статичні входи. Його функціонування буде визначатися таблицею
C=0 . Забороненою комбінацією вхідних сигналів буде комбінація
станів при
S=R=C=0 .
Стани тригерів під впливом певної комбінації вхідних сигналів наведені в
таблицях функціонування (станів).

Логіка І-НЕ (NAND)

Входи Виходи
Qn+1 Qn+1 Режим роботи
S R С
0 0 0/1 Qn Qn Зберігання
0 1 1 0 1 Скидання в 0
1 0 1 1 0 Встановлення в 1
1 1 1 х Заборонений
 5

Логіка АБО-НЕ (NOR)

Входи Виходи
Qn+1 Qn+1 Режим роботи
S R С
0 0 0 х Заборонений
0 1 1 1 0 Встановлення в 1
1 0 1 0 1 Скидання в 0
1 1 1 Qn Qn Зберігання

Синхронний RS-тригер з динамічним керуванням запису функціонує

відповідно до сигналів, які були на інформаційних входах S і R до моменту
появи перепаду на вході С. Схема такого тригера, його умовне позначення дано
на рис.3.

Рисунок 3 – Синхронний RS-тригер з динамічним керуванням на логічних

елементах І-НЕ і його умовне позначення

Елементи DD1.1...DD1.4 утворюють схему управління, а DD1.5 і DD1.6 –

асинхронний RS-тригер, що виконує роль елемента пам’яті. У даного тригера
входи S і R інверсні статичні (керуючий сигнал – рівень логічного нуля), вхід
С – прямий динамічний. Новий стан тригера встановлюється позитивним
перепадом напруги (від рівня логічного нуля до рівня логічної одиниці) на
вході С відповідно до сигналів на інформаційних входах S і R .
Функціонування тригера при деяких комбінаціях вхідних сигналів можна
простежити за допомогою наступної таблиці станів.
 6

Логіка І-НЕ (NAND)

Входи Внутрішні виходи Виходи
S R С А1 А2 А3 А4 Qn Qn
1 1 х 0 1 1 0 х х
0 1 х 1 1 1 0 х х
0 1 1 1 0 1 0 1 0
1 0 х 0 1 1 1 х х
1 0 1 0 1 0 1 0 1

D-тригери
D-тригером називається тригер з одним інформаційним входом, що
працює так, що сигнал на виході після перемикання дорівнює сигналу на вході
D до перемикання, тобто Qn+1 =Dn . Основне призначення D-тригерів – затримка
сигналу, поданого на вхід D. Даний тригер має інформаційний вхід D (вхід
даних) і вхід синхронізації С. Вхід синхронізації С може бути статичним
(потенційним) і динамічним. У тригерів зі статичним входом С інформація
записується протягом часу, при якому рівень сигналу C=1. В тригерах з
динамічним входом С інформація записується тільки протягом перепаду
напруги на вході С. Динамічний вхід зображують на схемах трикутником.
Якщо вершина трикутника звернена в сторону мікросхеми (прямий динамічний
вхід), то тригер спрацьовує по фронту вхідного імпульсу, якщо від неї
(інверсний динамічний вхід) – по зрізу імпульсу. В такому тригері інформація
на виході може бути затримана на один такт по відношенню до вхідної
інформації.
D-тригери можуть бути побудовані за різними схемами. На рис.4а
показана схема одноступінчатого D-тригера на елементах І-НЕ і його умовне
позначення. Тригер має прямі статичні входи (керуючий сигнал – рівень
логічної одиниці). На елементах DD1.1 і DD1.2 виконано схема управління, а на
елементах DD1.3 і DD1.4 асинхронний RS-тригер.
 7

Рисунок 4 – Синхронний D-тригер: а) схема D-тригера на елементах І-НЕ і

умовне позначення; б) часові діаграми; в) перетворення синхронного RS-
тригера в синхронний D-тригер; г) тимчасові діаграми запису і зчитування

Якщо рівень сигналу на вході С=0, стан тригера стійкий і не залежить від
рівня сигналу на інформаційному вході D. При цьому на входи асинхронного
RS-тригера з інверсними входами (DD1.3 і DD1.4) надходять пасивні рівні
S=R=1 . При подачі на вхід синхронізації рівня С=1 інформація на прямому
виході буде повторювати інформацію, що подається на вхід D.
Отже, при C=0 , Qn+1=Qn , а при C=1 ,Q n+1 =Dn . Тимчасові діаграми, що
пояснюють роботу D-тригера, наведені на рис.4б.
D-тригер можливо отримати з синхронного RS-тригера, якщо ввести
додатковий інвертор DD1.1 між входами S і R (рис.4в). В такому тригері стан
невизначеності для входів S і R виключається, так як інвертор DD1.1 формує на
вході R сигнал S . Тимчасові діаграми запису в D-тригер напруг високого і
низького вхідних рівнів і їх зчитування наведені на рис.4г. Обов’язковою
умовою правильної роботи D-тригера є наявність захисного тимчасового
інтервалу після приходу імпульсу на вхід D перед тактовим імпульсом (вхід С).
Цей інтервал часу t n+1−t n залежить від довідкових даних на D-тригер.

Робота D-тригера визначається наступною таблицею переходів:

С D Qn+1 Режим роботи
0 0/1 Qn Зберігання
1 0 0 Скидання в 0
 8

1 1 1 Встановлення в 1
JK-тригер
JK-тригери поділяються на універсальні і комбіновані. Універсальний JK-
тригер має два інформаційних входи J і K. По входу J тригер встановлюється в
стан Q=1,Q=0 , а по входу K – в станQ=0,Q=1 .

Рисунок 5 – Графічне позначення JK-тригера

JK-тригер відрізняється від RS-тригера насамперед тим, що в ньому

усунена невизначеність, яка виникає в RS-тригері при певній комбінації
вхідних сигналів.
Універсальність JK-тригера полягає в тому, що він може виконувати
функції RS-, Т- і D-тригерів.
Комбінований JK-тригер відрізняється від універсального наявністю
додаткових асинхронних входів S і R для попередньої установки тригера в
певний стан (логічної 1 або 0).
Найпростіший JK-тригер можна отримати з синхронного RS-тригера з
динамічним керуванням, якщо ввести додаткові зворотні зв’язки з виходів
тригера на входи, які дозволяють усунути невизначеність в таблиці станів
(рис.5а).

Рисунок 6 – Перетворення синхронного RS-тригера в JK-тригер

 9

Робота синхронного JK-тригера визначається наступною таблицею

переходів:
C J K Qn+1 Режим роботи
0 * * Qn Зберігання
1 0 0 Qn Зберігання
1 1 0 1 Встановлення в 1
1 0 1 0 Скидання в 0
1 1 1 Qn Інверсія

Регістри
Регістри призначені для зберігання проміжних результатів обчислень.
Всі регістри, в залежності від функціональних можливостей, поділяються
на два типи: регістри зберігання (пам’яті) (рис.7) і регістри зсуву (рис.8).
В свою чергу регістри зсуву поділяються:
 за способом вводу і виводу інформації на паралельні, послідовні і
комбіновані (паралельно-послідовні, послідовно-паралельні);
 за напрямком передачі (зсуву) інформації на однонаправлені і реверсивні.

Рисунок 7 – Регістр зберігання: D1–D4 – паралельні інформаційні входи; C –

тактовий вхід; R – вхід скидання регістра в «0»; Q1–Q4 – виходи регістра
 10

Рисунок 8 – Чотирирозрядний регістр зсуву вправо на JK-тригерах: S – вхід

встановлення регістра в «1»; C – тактовий вхід; D – інформаційний вхід; R –
вхід скидання регістра в «0»; Q1–Q4 – паралельні виходи регістра

Регістри зсуву крім операції зберігання здійснюють перетворення

послідовного двійкового коду в паралельний, а паралельного – в послідовний.
Операція зсуву заключається в тому, що з приходом кожного тактового
імпульсу здійснюється перезапис (зсув) вмісту тригера кожного розряду в
сусідній розряд без зміни порядку слідування одиниць і нулів.
При зсуві інформації вправо після кожного тактового імпульсу біт із
старшого розряду зсувається в молодший, а при зсуві вліво – навпаки.
Регістри зсуву можуть бути реалізовані на JK та D-тригерах (рис.9,
рис.10).

Рисунок 9 – Чотирирозрядний регістр зсуву вліво на D-тригерах

Універсальний регістр на JK (RS)-тригерах

Режим роботи регістра (рис.13) визначається за сигналом на вході S/ P .
Припустимо, що на вході S/ P сигнал лог.«1» на виході інвертора буде лог.«0»,
який закриє логічні елементи DD5.1–DD5.4 і DD6.1–DD6.4 та встановить на
асинхронних входах тригерів S і R лог.«1», що дозволяє синхронну роботу
тригерів.
При цьому входи D1–D4 (для паралельного запису інформації)
заблоковані. Тактові імпульси на вході С забезпечують синхронне введення
інформації в послідовному коді (з входу DS), а також зсув її вправо. За рахунок
інверсії тактових імпульсів елементом DD7.1 спрацювання тригерів
відбувається за фронтом зростання тактових імпульсів.
 11

Рисунок 10 – Універсальний регістр: S/ P – вибір режиму роботи

(послідовний/паралельний); D0–D1 – паралельні інформаційні входи; DS –
послідовний інформаційний вхід; С – тактовий вхід; Q1–Q4 – паралельні
виходи

Якщо на вході S/ P буде лог.«0» логічний елемент DD7.1 закритий і

тактові імпульси не проходять на С входи тригерів. Сигнал на загальних входах
елементів DD5.1–DD5.4 і DD6.1–DD6.4 дорівнює лог.«1», внаслідок чого
кожний із цих елементів для сигналів на паралельних входах D1–D4 служить
інвертором. Під дією вхідних сигналів паралельного запису виходи відповідних
тригерів приймають той же стан Q i =Di . З появою на вході S/ P сигналу
лог.«1» інформація, введена в паралельному коді, з кожним тактовим
імпульсом буде зсуватися на один розряд і видаватись в послідовній формі.

Команди зсуву. У мікропроцесора є вісім команд, що виконують зсув 8-,

16- чи 32-бітового вмісту регістра або комірки пам’яті на задану кількість
двійкових розрядів вправо чи вліво.
Команди зсувів дозволяють побітно зсувати код операнда вправо (убік
молодших розрядів) чи вліво (убік старших розрядів). Тип зсуву (логічний,
арифметичний чи циклічний) визначає, яке буде нове значення старшого біта
(при зсуві вправо) чи молодшого біта (при зсуві вліво), а також визначає, чи
буде десь збережене колишнє значення старшого біта (при зсуві вліво) чи
молодшого біта (при зсуві вправо).
Логічні команди лінійного зсуву зсувають число не зважаючи на його
знак. Вони використовуються для дій над числами без знаку та над
нечисловими значеннями, наприклад, над масками. Арифметичні команди
лінійного зсуву зберігають старший, тобто знаковий біт числа. Вони
використовуються для дій над числами зі знаком.
Наприклад, при логічному зсуві вправо в старшому розряді коду операнда
встановлюється нуль, а молодший розряд записується як прапорець переносу в
регістр стану процесора. А при арифметичному зсуві вправо значення старшого
 12

розряду зберігається незмінним (нулем чи одиницею), молодший розряд також

записується як прапорець переносу.
Циклічні зсуви дозволяють зсувати біти коду операнда по колу (по
годинниковій стрілці при зсуві вправо чи проти годинникової стрілки при зсуві
вліво). При цьому в кільце зсуву може входити або не входити прапорець
переносу. У біт прапорця переносу (якщо він використовується) записується
значення старшого біта при циклічному зсуві вліво і молодшого біта при
циклічному зсуві вправо. Відповідно, значення біта прапорця переносу буде
переписуватися в молодший розряд при циклічному зсуві вліво та у старший
розряд при циклічному зсуві вправо.

1. Команди лінійного зсуву

До цього типу відносяться команди, що працюють за наступним
алгоритмом:
 біт, що висувається з розряду операнду, заноситься в прапорець CF;
 біт, що вводиться в операнд з другого кінця, має значення 0;
 при зсуві чергового біту він переміщається в прапорець CF, при цьому
значення попереднього зсунутого біту втрачається.
Команди лінійного зсуву поділяються на два підтипи:
 команди логічного лінійного зсуву;
 команди арифметичного лінійного зсуву.
До команд логічного лінійного зсуву відносяться команди SHL (Shift
Logical Left) і SHR (Shift Logical Right), які здійснюють зсув вліво і вправо
відповідно.

(а)

(б)
Рисунок 11 – Ілюструє принцип роботи команд: а) SHL б) SHR

Команди арифметичного лінійного зсуву вирізняються тим, що вони

особливим чином працюють зі знаковим розрядом операнду:
 при виконанні команди SAL (Shift Arithmetic Left – арифметичний зсув
вліво) значення знакового розряду не зберігається. Кожний наступний біт
при зсуві переноситься в прапорець CF, а зліва звільнені розряди
операнду доповнюються нулями. Арифметичний зсув вліво за своєю
суттю практично співпадає з логічним зсувом вліво;
 при виконанні команди SAR (Shift Arithmetic Right – арифметичний зсув
вправо) значення знакового розряду зберігається, відновлюючись при
кожному такті зсуву. Кожний наступний біт, що висувається,
 13

переноситься в прапорець CF, а звільнені справа (після знакового)

розряди операнду доповнюються значенням знакового розряду.

(а)

(б)
Рисунок 12 – Ілюструє принцип роботи команд: а) SAL б) SAR

2. Команди циклічного зсуву

До команд циклічного зсуву (інша назва – команди обертання) відносять
команди, які зберігають біти, що зсуваються.
Є два типи команд циклічного зсуву:
 команди простого циклічного зсуву;
 команди циклічного зсуву через прапорець переносу.
До команд першого типу відносяться дві команди: ROL (Rotate Left) і
ROR (Rotate Right). Вони працюють таким чином, що біт який висувається
(вийшов за межі числа з одного боку) зі старшого (молодшого) розряду при
зсуві вліво (вправо), переписується в прапорець CF і переміщається в
молодший (старший) розряд операнду.

(а)

(б)
Рисунок 13 – Ілюструє принцип роботи команд: а) ROL б) ROR

Команди циклічного зсуву через прапорець CF – RCL і RCR вирізняються

тим, що значення біта який висувається (вийшов за межі числа з одного боку) зі
старшого (молодшого) розряду при зсуві вліво (вправо) переміщається в
прапорець, а попереднє значення прапорця CF при цьому потрапляє в число з
протилежного боку.

(а)
 14

(б)
Рисунок 14 – Ілюструє принцип роботи команд: а) RCL б) RCR

Приклад. Виконати логічний лінійний зсув числа D10=38 на два розряди вліво
та результат подати в десятковій системі числення.
Номери бітів 7 6 5 4 3 2 1 0
Вага розрядів 128 64 32 16 8 4 2 1
D2 0 0 1 0 0 1 1 0
Операція зсуву SHL
Результат 1 0 0 1 1 0 0 0
7 4 3
Результат=( 2 + 2 +2 )10=( 128+16 +8 )10 =15210 .

Приклад. Виконати логічний лінійний зсув числа D10=38 на чотири розряди

вправо та результат подати в десятковій системі числення.
Номери бітів 7 6 5 4 3 2 1 0
Вага розрядів 128 64 32 16 8 4 2 1
D2 0 0 1 0 0 1 1 0
Операція зсуву SHR
Результат 0 0 0 0 0 0 1 0
1
Результат=( 2 )10=210 .

Приклад. Виконати арифметичний лінійний зсув числа D10=38 на три розряди

вправо, вказати кінцеве значення прапорця CF та результат в десятковій
системі числення.
Номери бітів 7 6 5 4 3 2 1 0
Вага розрядів 128 64 32 16 8 4 2 1
D2 0 0 1 0 0 1 1 0
Операція зсуву SAR
Результат 0 0 0 0 0 1 0 0
CF =1 .
Результат=(22 )10=4 10 .

Приклад. Виконати циклічний зсув числа D10=38 на п’ять розрядів вліво та

результат подати в десятковій системі числення.
Номери бітів 7 6 5 4 3 2 1 0
Вага розрядів 128 64 32 16 8 4 2 1
D2 0 0 1 0 0 1 1 0
Операція зсуву ROL
Результат 0 1 1 0 0 1 0 0
 15

Результат=( 64+ 32+ 4 )10=10010 .

Приклад. Виконати циклічний зсув числа D10=38 на два розряди вправо та

результат подати в десятковій системі числення.
Номери бітів 7 6 5 4 3 2 1 0
Вага розрядів 128 64 32 16 8 4 2 1
D2 0 0 1 0 0 1 1 0
Операція зсуву ROR
Результат 1 0 0 0 1 0 0 1
Результат=( 128+8+1 )10=13710 .

Приклад. Виконати циклічний зсув RCR числа D10=38 на два розряди вправо
та результат подати в десятковій системі числення. Початкове значення
прапорця CF =1 .
Номери бітів 7 6 5 4 3 2 1 0
Вага розрядів 128 64 32 16 8 4 2 1
D2 0 0 1 0 0 1 1 0
Операція зсуву RCR
Результат 0 1 0 0 1 0 0 1
Значення прапорця CF після першого зсуву стало рівним 0, а після
другого – знову 1.
Результат=( 64+ 8+1)10=73 10 .

Приклад. Виконати циклічний зсув RCL числа D10=38 на три розряди вліво та
результат подати в десятковій системі числення. Початкове значення прапорця
CF =0 .
Номери бітів 7 6 5 4 3 2 1 0
Вага розрядів 128 64 32 16 8 4 2 1
D2 0 0 1 0 0 1 1 0
Операція зсуву RCL
Результат 0 0 1 1 0 0 0 0
Значення прапорця CF після першого та другого зсувів стало рівним 0, а
після третього – 1.
Результат=( 32+16 )10=4810 .

Лічильники
Лічильники – пристрої, які під дією вхідних імпульсів переходять із
одного стану в інший і при цьому відображають в певному коді число
імпульсів, що поступило на вхід.
Лічильник, який складається із m-тригерів, може порахувати в двійковому
m
коді 2 імпульсів. Число m визначає кількість розрядів двійкового числа, яке
може бути записане в лічильник. Якщо лічильник працює на додавання, то
 16

кожний вхідний імпульс збільшує число, записане в лічильник, на одиницю.

Якщо лічильник включений на віднімання, то число, що зберігається в
лічильнику, з кожним вхідним імпульсом зменшується на одиницю.
Реверсивний лічильник може працювати як на додавання, так і на віднімання.
Лічильники характеризуються модулем (коефіцієнтом) підрахунку.
Модуль визначає кількість можливих станів лічильника. Після приходу на
лічильник M-вхідних сигналів починається новий цикл, який повторює
попередній.
За способом кодування внутрішніх станів (за модулем підрахунку)
лічильники поділяються на двійкові, двійково-десяткові, із визначеним
модулем, із змінним модулем, Джонсона.
За напрямом підрахунку лічильники поділяються на сумуючі, віднімаючі,
реверсивні.
За способом організації внутрішніх зв’язків: з послідовним, з
паралельним, з комбінованим перенесенням.
В лічильниках з послідовним перенесенням – імпульси, які підлягають
підрахунку, поступають на вхід першого тригера, а сигнал перенесення
передається послідовно від одного розряду до другого (рис.14). Такі лічильники
складаються з асинхронних Т-тригерів з прямим або інверсним керуванням або
JK- і D-тригерів, включених в режимі Т-тригера.
Основна перевага лічильників з послідовним перенесенням – проста
схема. Недолік – порівняно низька швидкодія, оскільки тригери спрацьовують
послідовно один за одним.

Рисунок 15 – Функціональна схема асинхронного лічильника

з послідовним перенесенням

Лічильники з паралельним перенесенням складаються із синхронних JК- і

D-тригерів. Вхідні імпульси надходять одночасно на всі тактові входи, а
кожний з тригерів щодо наступного є тільки джерелом інформаційних сигналів
(рис.15).

Рисунок 15 – Функціональна схема синхронного лічильника

 17

з паралельним перенесенням

Спрацювання тригерів паралельного лічильника відбувається синхронно і

затримка перемикання лічильника дорівнює затримці одного тригера (рис.16).

Рисунок 16 – Часові діаграми роботи лічильника

У лічильниках з паралельно-послідовним перенесенням тригери об’єднані

в групи так, що окремі групи утворюють лічильник з паралельним
перенесенням, а групи з’єднуються послідовним перенесенням.

Рисунок 17 – Функціональна схема синхронного лічильника

з послідовним перенесенням

Функціональна схема синхронного реверсивного лічильника подана на

рис.18.
 18

Рисунок 18 – Функціональна схема синхронного реверсивного лічильника:

U / D – вхід вибору режиму роботи Up/Down (1 – додавання, 0 – віднімання)
Лічильник – це дільник (сумуючий, віднімаючий) з послідовним
m
перенесенням у коді 8421 з коефіцієнтом ділення K=2 , що складається з
послідовно з’єднаних m-тригерів з прямим або інверсним керуванням.
За допомогою додаткового логічного елементу можна змінювати
m−1
коефіцієнт ділення в межах 2 < K < 2m . Для цього входи логічного елементу
з’єднуються з виходами відповідних тригерів, а вихід логічного елементу – до
входів R (скидання тригерів у нуль) (рис.23). Перший тригер спрацьовує від
0
кожного вхідного імпульсу, тобто 1=2 , другий – від кожного другого
1
імпульсу (2=2 ), третій тригер спрацьовує від кожного четвертого імпульсу
(4=22 ) , а четвертий – від кожного восьмого імпульсу (8=23 ). Коефіцієнт
ділення визначають таким чином:
K=11=8+ 2+ 1=23 + 21 +20

Рисунок 19 – Функціональна схема лічильника з коефіцієнтом ділення К=11

 19

ЗАВДАННЯ ДО ЛАБОРАТОРНОЇ РОБОТИ

Завдання 1. Скласти та дослідити роботу тригерів, вказаних в завданні.

1.1.Асинхронний RS-тригер – реалізація на елементах АБО-НЕ (NOR)
1.2.Асинхронний RS-тригер – реалізація на елементах І-НЕ (NAND)
1.3.Синхронний RS-тригер – реалізація на елементах АБО-НЕ (NOR)
1.4.Синхронний RS-тригер – реалізація на елементах І-НЕ (NAND)
1.5.Синхронний D-тригер – реалізація D-тригера на базі RS-тригерa
1.6.Синхронний JK-тригер

Завдання 2. На основі моделей D-тригерів складіть 8-розрядний регістр зсуву:

 20

Завдання 3. На основі регістрів зсуву складіть схему перетворення

паралельного представлення інформації у послідовне та навпаки:

U1 U2
DL QL DL QL
D0 Q0 D0 Q0
D1 Q1 D1 Q1
U1(CLK)

D2 Q2 D2 Q2
D3 Q3 D3 Q3
D4 Q4 D4 Q4
D5 Q5 D5 Q5
D6 Q6 D6 Q6
D7 Q7 D7 Q7
DU QU DU QU

CLK CLK
RESET RESET
HOLD HOLD
UP UP
LOAD LOAD
1 OE 1 OE
SHIFTREG_8 SHIFTREG_8

Завдання 4. Використовуючи регістри зсуву та суматор (із попередньої

лаб.роботи) складіть схему множення двох 8-розрядних беззнакових чисел:
 21

Результат множення FF*FF=FE01 (255*255=65025):

 22

U6
D0 Q0
D1 Q1
D2 Q2
D3 Q3
U13(D0)
D4 Q4
D5 Q5
D6 Q6
D7 Q7

UCLK MIN U2
DCLK MAX
CNTUP RCO DL QL
D0 Q0
1 OE
CE
D1
D2
Q1
Q2
LOAD D3 Q3
RESET D4 Q4
Q
!Q

D5 Q5
BISTABLE

COUNTER_8
D6 Q6
D7 Q7
DU QU
D
E

CLK
RESET
HOLD
UP
LOAD
U5 U1
OE
SUB1 SHIFTREG_8
DL QL DL QL
b0
D0 Q0 a0 s0 D0 Q0
b1
D1 Q1 a1 s1 D1 Q1
b2
ПУСК ОПЕРАЦІЇ D2 Q2 a2 s2 D2 Q2
b3
D3 Q3 a3 s3 D3 Q3
b4
D4 Q4 a4 s4 D4 Q4
b5
D5 Q5 a5 s5 D5 Q5
b6
D6 Q6 a6 s6 D6 Q6
b7
D7 Q7 a7 s7 D7 Q7
DU QU b[0..7] s8 D8 Q8
D9 Q9
CLK СУМАТОР DU QU
RESET
HOLD CLK
UP RESET
LOAD HOLD
1 OE UP
LOAD
SHIFTREG_8
1 OE
SHIFTREG_10

b[0..7]

Завдання 5. На основі моделей JK-тригерів складіть 4-розрядний лічильник:

Завдання 6. На основі моделей лічильників складіть схему електронного

годинника:
 23

t24
t23
t22
t21

t20
t19
t18
t17

t16
t15
t14
t13

t12
t11
t10
t9

t8
t7
t6
t5

t4
t3
t2
t1
SUB1
t[1..24]
t[1..24]
TIMER

Вміст SUB1:
U1(UCLK)

U15 U8 U9 U5
AND_2 AND_3 AND_2 AND_2
U17
OR_2

U12 U3 U1
D0 Q0 t17 D0 Q0 t9 D0 Q0 t1
U19 D1 Q1 t18 U14 D1 Q1 t10 D1 Q1 t2
INVERTER
D2 Q2 t19 INVERTER
D2 Q2 t11 D2 Q2 t3
D3 Q3 t20 D3 Q3 t12 D3 Q3 t4

UCLK MIN UCLK MIN UCLK MIN

DCLK MAX DCLK MAX DCLK MAX
CNTUP RCO CNTUP RCO CNTUP RCO

OE OE OE
CE CE CE
LOAD LOAD LOAD
RESET RESET RESET
U13
COUNTER_4 U4
COUNTER_4 U2
COUNTER_4
D0 Q0 t21 D0 Q0 t13 D0 Q0 t5
U20 D1 Q1 t22 U16 D1 Q1 t14 U10 D1 Q1 t6
INVERTER D2 Q2 t23 INVERTER D2 Q2 t15 INVERTER
D2 Q2 t7
D3 Q3 t24 D3 Q3 t16 D3 Q3 t8

UCLK MIN UCLK MIN UCLK MIN

DCLK MAX DCLK MAX DCLK MAX
CNTUP RCO CNTUP RCO CNTUP RCO

U22 OE U21 U18 OE U6 U11 OE U7

INVERTER CE AND_2 INVERTER CE AND_3 INVERTER
CE AND_3
LOAD LOAD LOAD
RESET RESET RESET
COUNTER_4 COUNTER_4 COUNTER_4
1

Позначення логічних елементів

в середовищі Proteus
«1»

Вкладка – Component Mode  P (Pick from Libraries)  DTFF

«2»

Вкладка – Component Mode  P (Pick from Libraries)  DSWITCH

«3»
 24

Вкладка – Component Mode  P (Pick from Libraries)  BISTABLE

«4»

Вкладка – Component Mode  P (Pick from Libraries)  BUTTON

«5»

Вкладка – Component Mode  P (Pick from Libraries)  JKFF

Зміст звіту

1. Звіт потрібно оформити в зошиті для звітів або на аркушах формату А4.
2. У звіті мають бути вказані:
 номер лабораторної роботи;
 тема лабораторної роботи та мета її виконання;
 відповіді на контрольні запитання;
 висновки по лабораторній роботі.

Контрольні запитання

1. Для чого призначені тригери? Назвати типи тригерів.

2. Чим відрізняються синхронні тригери від асинхронних?
3. Зобразити схему RS-тригера на логічних елементах.
4. Призначення регістрів? На яких елементах побудовані регістри?
5. Призначення лічильників. На яких елементах побудовані лічильники?
6. Охарактеризуйте команди лінійного зсуву.
7. Охарактеризуйте команди циклічного зсуву.