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Implementación circuitos aritméticos FPGA

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Este documento describe la implementación de circuitos aritméticos combinacionales como

sumadores y restadores en una FPGA. Se implementaron sumadores/restadores de 4, 8, 16…
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combinacionales PROYECTO INTEGRADOR… combinacionales P
Implementación circuitos aritméticos FPGA
1. ANÁLISIS DE IMPLEMENTACIÓN DE CIRCUITOS ARITMÉTICOS COMBINACIONALES EN FPGA. AUTORES: Juan José Hernández Suarez INTRODUCCIÓN Para la Electrónica si se tuviera
que realizar un circuito combinacional con solo compuertas lógicas, sería algo muy complicado y dispendioso, ya que, necesitaríamos funciones lógicas muy complejas,
implementación de circuitos lógicos largos y de consumo energético elevado, para esto se hace necesario el uso de tarjetas electrónicas y de desarrollo reduciendo las
problemáticas expresadas anteriormente. Tal es el caso, de la tarjeta electrónica FPGA, la cual es un arreglo de compuertas lógicas programables, esto nos permite diseñar
circuitos electrónicos digitales, combinacionales y secuenciales, que nos permiten ahorrar tiempo y trabajo, por eso la FPGA, nos permite hacer una programación previa y la
opción de simplificar muchos pasos en el desarrollo del circuito. Debido a que ya es poco práctico la utilización de compuertas lógicas físicas, se hace necesaria el uso de tarjetas
electrónicas que se pueden programar de manera que podamos programar de una manera más rápida y en un espacio más reducido. En este informe utilizaremos el programa
VIVADO que utiliza lenguaje de programación VHDL, para la implementación de una serie de ejercicios relacionados con puertas lógicas, multiplexores, codificadores,
decodificadores. Se explicará el funcionamiento de ciertos ejercicios propuestos, su programación en formato VHDL, sus esquemáticos, consumo de recursos y potencia,
simulación de funcionamiento binario y su implementación en microcontrolador. METODOLOGÍA (MATERIALES Y MÉTODOS) Se realizo un proyecto de 5 ejercicios sumadores y
restadores “4, 8, 16, 32 y 64 bits”. Enfocados a la implementación de programación VHDL. En este caso con el programador VIVADO en la versión 2019-2, también se utilizó el
programa de diseño de circuitos lógicos LOGISIM para realizar la simulación de un sumador restador de 4 bits. 1) Sumador y restador de 4 bits “LOGISIM”. Para este esquemático se
utilizaron 4 puertas XOR de 2 canales de entrada y 1 de salida donde en el primer canal tenemos 1 bit se selección “suma ‘0’ o resta ‘1’” el cual se deriva para las 4 puertas y en el
segundo canal tenemos 1 bit independiente que será una combinación binaria de 4 bits. El resultado de la operación de los 4 bits en las puestas entrará a 4 sumadores de 2 canales
de entrada, 1 carry de entrada, 1 carry de salida y un resultado, en el 2 canal ingresa 1 bit independiente que será la otra combinación binaria de 4 bits. El resultado de cada
sumador ingresa a 4 puertas XOR de 2 canales de entrada y uno de salida, en el 2 canal tenemos un condicional comandado por una puerta AND de 2 canales de entrada y 1 de
salida.
2. El primer canal tiene la señal negada del carry de salida el ultimo sumador y en el segundo canal tenemos la señal del selector “sumador o restador”. También observamos que
este sumador de 4 bits tiene una realimentación de carry de entrada del 1 sumador que condicionado por una puerta AND de 2 canales de entra y 1 salida, donde el 1 canal ingresa
la señal de carry de salida del ultimo sumador y en el 2 canal la señal del selector. Figura 1: Sumador de bits. Figura 2: Restador de 4 bits. En la figura 1 observamos que tenemos el
selector en 0 modo suma, en la 1 combinación ‘A’ binaria es 1001 “9 en decimal” y en la 2 combinación ‘B’ 1011 “11 en decimal”. El resultado será un carry de salida en 1 indicando el
desbordamiento y el resultado es mayor que 4 bits, en este caso tendremos la suma de 1001 + 1011= 10100 “20 en decimal”. En la figura 2 tenemos el selector en 1 modo restador,
en la 1 combinación ‘A’ binaria es 1011 “11 decimal” y en la 2 combinación ‘B’ 0100 “4 decimal”. El en este caso tendremos la resta de 1011 - 0100= 0111 “7 decimal”. PRESENTACIÓN Y
ANÁLISIS DE RESULTADOS Ahora se procede a realizar la implementación en software Vivado una herramienta de programación para tarjetas FPGA, en formato VHDL. Por lo siguiente
tendremos varias etapas de implementación de programación, en todas las programaciones de utilizó la librería use IEEE.NUMERIC_STD.ALL, que nos permite la realización de
operaciones aritméticas. 1) SUMADOR/RESTADOR DE 4 BITS La primera etapa se realiza la implementación de un algoritmo de programación, que represente el funcionamiento del
sumador/restador de 4 bits.
3. Figura 3: Algoritmo de programación, testbench y simulación de funcionamiento de sumador/restador 4 bits. Como se puede observar en la figura 6 el algoritmo de
programacion tenemos 2 entradas ‘A y B’ de 4 bits y una salida ‘R’ de 5 bits, esto se debe a que debemos tener encuenta los carry de entrada y salida, tenemos el condicional de
suma o resta ‘Sel’. Todas las operaciones debemos de realizarlas sin signo para que el programa no entre en conflicto. En la simulacion observamos 2 operaciones la 1 es una suma
‘sel = 0’ la cual temenos que A tiene la combinacion binaria 1011 ’13 decimal’ y B 1001 ‘9decimal’ y R tiene un resultado 10110 ’22 decimal’. En la 2 operación temos una resta ‘sel = 1’
donde A tiene la combinacion binaria 0101 ’5 decimal’ y B 1101 ‘13 decimal’ y R tiene un resultado 11000 ’24 decimal’.si hacemos la operación tendremos que el resultado seria -8,
como utilizamos dentro del programa sin signo el programa nos arroja el resultado positivo de la resta es decir 24, es decir 24 – 32 que sera el bits mas significativo del
desboramiento del CARRY4 ‘11111’ el resultado seia -8 el valor esperado de la resta. Dentro del software podemos ver este resultado colocando el resultado de la sumilacion:
radix/
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La segunda
4.browser etapa consiste en revisar la cantidad de herramientas utilizadas, el consumo energético promedio del circuito creado, cantidad de espacio y localización de
information. Third parties may store and access information on your device and process this personal data. You may change or withdraw your preferences by clicking on the cookie icon or
componentes en la tarjeta y esquemáticos componentes usados. Figura 4: Recursos y materiales utilizados y consumo de potencia sumador/restador 4 bits. Figura 5: Esquemático
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implementación.
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Lo que
5.Third se puede observar en las figuras 4 y 5 para implementar el algoritmo el programa utilizo 5 LUT lógicos a estos componentes les ingresa los canales de entradas A y B, un
Parties
selector S. tenemos que un LUT es utilizado como puerta lógica ingresando los bits menos significativos de A y B, la salida de este ingresa a 3 LUT donde también se realizan
Storage
operaciones combinacionales para tener 1 solo bit a la salida en cada uno de ellos. El consumo energético “figura 5” promedio total de implementar el algoritmo es 3,16 W, la lógica
tiene un consumo energético de 0,026 W
6. Figura Personalization
6: Implementación y simulación en tarjeta FPGA. 2) SUMADOR/RESTADOR DE 8 BITS La primera etapa se realiza la implementación de un algoritmo de programación, que
represente el funcionamiento del sumador/restador de 4 bits.
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7. Figura 7: Algoritmo de programación, test y simulación de funcionamiento. Como se puede observar en la figura 6 el algoritmo de programacion tenemos 2 entradas ‘A y B’ de 8
bits y una salida ‘R’ de 9 bits, esto se debe a que debemos tener encuenta los carry de entrada y salida, tenemos el condicional de suma o resta ‘Sel’. Todas las operaciones
debemos de realizarlas sin signo para que el programa no entre en conflicto. En la simulacion observamos 2 operaciones la 1 es una resta ‘sel = 1’ la cual temenos que A tiene la
combinacion binaria 11111111 ’255 decimal’ y B 01111111 ‘127 decimal’ y R tiene un resultado 10000000 ’128 decimal’ y sin desbordamiento de carry debido a que es un resultado
positivo. En la 2 operación temos una suma ‘sel = 0’ donde A tiene la combinacion binaria 11111110 ’254 decimal’ y B 11111111 ‘255 decimal’ y R tiene un resultado 111111101 ’509
decimal’. En este caso si ulitiza el bit de carry de salida como indicador que el resultado es mayor a 255. La segunda etapa consiste en revisar la cantidad de herramientas utilizadas,
el consumo energético promedio del circuito creado, cantidad de espacio y localización de componentes en la tarjeta y esquemáticos componentes usados.
8. Figura 8: Recursos y materiales utilizados y consumo de potencia. Figura 9: Esquemático de implementación. Lo que se puede observar en las figuras 8 y 9 para implementar el
algoritmo el programa utilizo 8 LUT lógicos 7 de 3 entradas y 1 de una entrada, 3 CARRY4 de 4 bits en la entrada, en la salida de 2 CARRY4 los utiliza sumador/restador, para un total
de 8 bits y el ultimo CARRY4 lo utiliza como señal de desbordamiento el bit más significativo El consumo energético “figura 8” promedio total lo a la hora de implementar el
algoritmo es 7.323W, observamos el porcentaje más alto de gasto energético lo tiene las entradas. 6.477W un 97%
9.
10. Figura 10: Implementación y simulación en FPGA.
11. NOTA: para los siguientes sumadores de 16, 32 y 64 bits no se incluyó la imagines de cada uno de los LUT, debido a que en estos aumentan la cantidad de LUT de manera
significante. Solo se incluyeron los esquemáticos completos 3) SUMADOR/RESTADOR DE 16 BITS La primera etapa se realiza la implementación de un algoritmo de programación,
que represente el funcionamiento del sumador/restador de 16 bits
12. Figura 11: Algoritmo de programación, test y simulación de funcionamiento. Como se puede observar en la figura 11 el algoritmo de programacion tenemos 2 entradas ‘A y B’
de 16 bits y una salida ‘R’ de 17 bits, esto se debe a que debemos tener encuenta los carry de entrada y salida, tenemos el condicional de suma o resta ‘Sel’. Todas las
operaciones debemos de realizarlas sin signo para que el programa no entre en conflicto. En la simulacion observamos 2 operaciones la 1 es una resta ‘sel = 1’ la cual temenos que
A tiene la combinacion binaria 1011111011101110 ’ 48878 decimal’ y B 1001111111011111 ‘40927 decimal’ y R tiene un resultado 0000111110000111 ’7951 decimal’ y sin
desbordamiento de carry debido a que es un resultado positivo. En la 2 operación temos una suma ‘sel = 0’ donde A tiene la combinacion binaria 1111111011111110’ 65278 decimal’
y B 1101111111011111 ‘57311 decimal’ y R tiene un resultado ‘11101111011011101 ’ 122589 decimal’. En este caso si ulitiza el bit de carry de salida como indicador que el resultado
es mayor a 65536. La segunda etapa consiste en revisar la cantidad de herramientas utilizadas, el consumo energético promedio del circuito creado, cantidad de espacio y
localización de componentes en la tarjeta y esquemáticos componentes usados. Figura 12: Recursos y materiales utilizados y consumo de potencia. Como observamos en la figura
12 la potencia total consumida es 14.311 W el doble del sumador/restador de 8 bits, esto mismo ocurre con el consumo de signals 0.377 W, con el lógic 0.079 W, static 1.039 W y
Dynamic 13.271 W.
13. Figura 13: Esquemático de implementación. En las figuras 12 y 13 observamos que para la implementación del programa se utilizaron 16 LUT lógicos, de los cuales 15 tiene 3
canales de entrada y 1 única salida, también se utilizaron 5 CARRY4, 4 de ellos utilizado como sumador/restador de 8 bits de entrada y una salida de 4 bits formando una cascada, el
ultimo CARRY4 lo utiliza como bit de desbordamiento.
15. 4) SUMADOR/RESTADOR DE 32 BITS La primera etapa se realiza la implementación de un algoritmo de programación, que represente el funcionamiento del sumador/restador
de 32 bits. Figura 15: Algoritmo de programación, test y simulación de funcionamiento. Como se puede observar en la figura 15 el algoritmo de programacion tenemos 2 entradas ‘A
y B’ de 32 bits y una salida ‘R’ de 33 bits, esto se debe a que debemos tener encuenta los carry de entrada y salida, tenemos el condicional de suma o resta ‘Sel’. El este caso
dedido a que se tiene 32 bits obtendremos la suma y resta de numeros demasiado grandes. En la simulacion observamos 2 operaciones la 1 es una resta ‘sel = 1’ la cual temenos
que A tiene la combinacion binaria 11011101110111111101111111011111 ‘3722436575 decimal’ y B 01111110110111101111111011111110 ‘2128543486 decimal’ y R tiene un resultado
001011111000000001110000011100001 ’1593893089 decimal’ y sin desbordamiento de carry debido a que es un resultado positivo. En la 2 operación temos una suma ‘sel = 0’ donde
A tiene la combinacion binaria 11111110111111101111111011111110 ’4278124286 decimal’ y B
16. 11011111110111111101111111011111 ‘3755991007 decimal’ y R tiene un resultado ‘111011110110111101101111011011101 ’ 8034115293 decimal’. En este caso si ulitiza el bit de
carry de salida como indicador que el resultado es mayor a 232 . La segunda etapa consiste en revisar la cantidad de herramientas utilizadas, el consumo energético promedio del
circuito creado, cantidad de espacio y localización de componentes en la tarjeta y esquemáticos componentes usados Figura 16: Recursos y materiales utilizados y consumo de
potencia. Como observamos en la figura 16 la potencia total consumida es 55.179 W el doble del sumador/restador de 16 bits, esto mismo ocurre con el consumo de signals 0.377
W, con el lógic 0.079 W, static 1.039 W y Dynamic 13.271 W.
17. Figura 17: Esquemático de implementación. En las figuras 16 y 17 observamos que para la implementación del programa se utilizaron 32 LUT lógicos, 31 de ellos son de 3
canales de entrada y una única salida y otro es utilizado como distribuidor de señal. Nuevamente se utilizaron CARRY4 de 4 canales de entrada y salida en total 8 y el ultimo lo utiliza
como desbordamiento cuando el resultado es mayor a 32 bits y cuando la resta es <0.
18.
20. 5) SUMADOR/RESTADOR DE 64 BITS La primera etapa se realiza la implementación de un algoritmo de programación, que represente el funcionamiento del sumador/restador
de 32 bits
21. Figura 19: Algoritmo de programación, test y simulación de funcionamiento. Como se puede observar en la figura 15 el algoritmo de programacion tenemos 2 entradas ‘A y B’
de 64 bits y una salida ‘R’ de 65 bits, esto se debe a que debemos tener encuenta los carry de entrada y salida, tenemos el condicional de suma o resta ‘Sel’. En la simulacion
observamos 2 operaciones la 1 es una resta ‘sel = 1’ la cual temenos que A tiene la combinacion binaria 0000000000000001000000000000000000000000000000000000000000000001
‘281474976710657 decimal’ y B 0000000000000000000000000000001000000000000000000000000000000001 ‘8589934593 decimal’ y R tiene un resultado
0000000000000000011111111111111100000000000000000000000000000000 ’281466386776064 decimal’ y sin desbordamiento de carry debido a que es un resultado positivo. En la 2
operación temos una suma ‘sel = 0’ donde A tiene la combinacion binaria 0100000000000000000000000000000000000000000000000000000000000001 ’4611686018427387905 decimal’
y B 0110000000000000000000000000000000000000000000000000000000000001 ‘6917529027641081857 decimal’ y R tiene un resultado
0101000000000000000000000000000000000000000000000000000000000010 ’ 11529215046068469762 decimal’. En este caso si ulitiza el bit de carry de salida como indicador que el
resultado es mayor a 264 . La segunda etapa consiste en revisar la cantidad de herramientas utilizadas, el consumo energético promedio del circuito creado, cantidad de espacio y
localización
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on your device usados
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22. Figurainformation.
browser 20: RecursosThird y materiales
parties utilizados
may store y consumo
and access de on
information potencia. Como
your device andobservamos en la figura
process this personal data.20 lamay
You potencia
changetotal consumida
or withdraw your es 55.152 Wbyigual
preferences al sumador/restador
clicking de 32
on the cookie icon or
bits,
link; esto mismo
however, as aocurre con el consumo
consequence, you may notdesee
signals 2.941
relevant adsW,
or con el lógic 0.330
personalized W,You
content. static
may1.039 W yyour
change Dynamic 54.112
settings at anyW. Figura
time 21: Esquemático
or accept de implementación.
the default settings. En las figuras 20 y 21
en.messaging.closeButton
observamos
Cookie Policyque para la implementación del programa se utilizaron 64 LUT lógicos, 63 de ellos son de 3 canales de entrada y una única salida y otro es utilizado como distribuidor
deStorage
señal.Preferences
se utilizaron CARRY4 de 4 canales de entrada y salida en total 17
Third Parties
23. y el ultimo lo utiliza como desbordamiento cuando el resultado es mayor a 64 bits y cuando la resta es <0.
24. Storage
25. Targeted Advertising
26. Figura 22: Implementación y simulación en FPGA. ANÁLISIS 1) La potencia incrementa aproximadamente el doble, a medida que se duplica la cantidad de bits en la entrada.
Personalization
Esto sucede hasta el sumador/restador de 16 bits. 2) Los CARRY4 tienen la funcionalidad de realizar operaciones aritméticas sea sumador/restador, en los circuitos de 8, 16,32 y 64
bits observamos
Analytics que los CARRY4 tiene conexión en cascada y cada uno tiene una salida de 4 canales, exceptuando el CARRY4 de desbordamiento 3) Se deduce que en 1 CARRY4 de
los circuitos de sumador/restador de 8, 16,32 y 64 bits es utilizado como canal de desbordamiento y solo utilizando 1 canal de salida, pero con 4 canales de entrada. 4) Se tiene una
lógica de programación con la misma base para a cada sumador/restador, pero a la hora de utilización de recursos observamos que en el de 4 bits no se utilizan CARRY4, en lugar
de ello se utilizan LUT. CONCLUSIONES Podemos concluir de los resultados del anterior informe lo siguiente: 1. En el esquemático simplificado observamos que el sotfware tiene
una parte de sumador y otra de restador, pero al desplegar cada elemento se observó la cantidad de recursos utilizados, como CARRY4, LUT`s y BUF.
27. 2. Cuando se tiene una resta < 0, el software utiliza la señal de desbordamiento el bit más significativo del canal de salida, si no se tiene claro el funcionamiento de un restador
podríamos tener problemas con resultados erróneos, ejemplo 5 -13 =24, este resultado en decimal es erróneo, pero si hacemos la operación en lógica binaria vemos que se utiliza
desbordamiento es decir el bit 24 = 32 ahora si a 24 restamos 32 el resultado seria -8 el resultado correcto de 5-13 3. La función principal de los CARRY4, es reducir el número de
slice que se usen en el sumador/restador, ya que si no se usan carry4 se deberían usar más LUT`s, usar CARRY4 conlleva a un menor consumo de potencia. 4. En el sumador de 64
bits observamos que el programa vivado nos arroja un error cuando utilizamos el bit más significativo, ya que cuando arroja el resultado, se tiene el numero correcto de la suma de
con signo negativo, es decir 264 + 264 = −2128 , pero esto solo cuando observamos los resultados en decimal. 5. La potencia consumida desde el sumador/restador de 16, 32 y 64
bits supera los límites de temperatura ideal de funcionamiento, esto es una alerta para tener un disipador de calor adecuado a la hora de implementar el circuito físico. 6. Para la
siguiente tabla podemos observar el comportamiento de los recursos utilizados circuitos y potencia. SUM/RES LUT`S CARRY4 POTENCIA TOTAL POTENCIA DINÁMICA POTENCIA
ESTÁTICA POTENCIA LÓGICA 4 bits 5 0 3.16 W 2.873W 0.187 W 0.026W 8 bits 8 3 7.323W 6.675W 0.648W 0.038W 16 bits 16 5 14.311W 13.271W 1.039W 0.079W 32 bits 32 9 55.179W 54.140W
1.039W 0.163W 64 bits 64 17 55.152W 54.112W 1.039W 0.330W Como podemos observar para los sumadores/restador de 8,16,32 y 64 bits la cantidad de LUT`s a los bits de entrada.
Los CARRY4 utilizados es el doble que el sumador/restador anterior, como se mencionó anteriormente en los sumadores/ restadores de 8,16,32 y 64 bits el software utiliza un
CARRY4 como señal de desbordamiento.
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