Introduction

Mạng lưới thần kinh học sâu là trung tâm của hiện tượng này. Một số thuật toán nhận dạng hình ảnh dựa trên kỹ
thuật mạng nơron học sâu đã phá vỡ nhiều kỷ lục trong các cuộc thi trong vài năm qua []. Trong một số trường
hợp nhận dạng hình ảnh, nó thậm chí còn vượt quá độ chính xác của con người. Điều này khiến mọi người cố
gắng giải quyết các vấn đề chưa được giải quyết bằng mạng lưới thần kinh học sâu và cải thiện hiệu suất của họ.
ứng dụng hoặc vượt qua những trở ngại mà chúng gặp phải theo quan điểm học sâu

Nhiều ứng dụng dựa trên kỹ thuật học sâu đã được phát triển trên PC có GPU hoặc máy chủ trong phòng thí
nghiệm. Đó là bởi vì các ứng dụng deep learning đòi hỏi bộ nhớ lớn cho nhiều tập dữ liệu và khả năng tính toán
tốc độ cao Người ta biết rằng phải mất khoảng một tuần để xây dựng mô hình dữ liệu deep learning trên máy
chủ. Các ứng dụng deep learning cần các bộ tăng tốc tính toán như GPU do sử dụng lượng lớn dữ liệu và các
thao tác lặp phức tạp nhưng hiệu năng của bộ xử lý lại kém. và môi trường nhúng cũng ảnh hưởng đến các điều
kiện môi trường (ví dụ: nhiệt độ, mức tiêu thụ điện năng, v.v.)..

PlaidML là gì?

PlaidML là một công cụ mã nguồn mở cho học sâu được phát triển bởi Intel. Nó cung cấp khả năng
sử dụng tiện lợi, nhiều giao diện người dùng và hỗ trợ nhiều nền tảng phần cứng.

Kiến trúc của PlaidML:

PlaidML bao gồm 3 lớp chính:

1. Giao diện:
o Tương tác trực tiếp với người dùng.
o Cung cấp API Python cho mạng nơ-ron.
o Bao gồm các chức năng như:
 API Python đơn giản cho các tác vụ cơ bản.
 Tích hợp với các khuôn khổ phổ biến như Keras và ONNX.
 Chức năng Tile do người dùng định nghĩa cho các nhu cầu cụ thể.
2. Liên kết Python:
o Cầu nối giữa giao diện và phần lõi.
o Xử lý các thao tác phức tạp:
 API cho các tác vụ sử dụng nhiều tài nguyên (ví dụ: thao tác ma trận GPU).
 Trình phân tích Tile (Tile là ngôn ngữ riêng của PlaidML để tạo kernel GPU).
 Cài đặt bằng C++ để tăng hiệu quả.
3. Phần lõi:
o Thực hiện các tác vụ cụ thể cho phần cứng:
 Lớp trừu tượng phần cứng (HAL): Quản lý giao tiếp với các nền tảng phần
cứng khác nhau.
 Mô-đun thời gian chạy: Thực thi mã được biên dịch trên thiết bị mục tiêu.
 HAL do người dùng định nghĩa: Cho phép nhà phát triển tạo tích hợp phần
cứng tùy chỉnh.
 HAL được hỗ trợ: CPU, OpenCL, CUDA và Apple Metal.

A.HPC là gì?

A.HPC là một công cụ suy luận học sâu (deep learning inference engine) được phát triển cho các
phương tiện ô tô.

Mục tiêu của A.HPC:

  Vượt qua những hạn chế của hệ thống nhúng trong xe ô tô.
 Đáp ứng yêu cầu về hiệu suất cao và thời gian phản hồi nhanh.

Cách A.HPC hoạt động:

 Tách biệt huấn luyện và suy luận: Huấn luyện được thực hiện trên máy chủ mạnh mẽ,
trong khi suy luận diễn ra trên hệ thống nhúng của xe với tài nguyên hạn chế.
 Khả năng tương tác giữa các khuôn khổ: A.HPC không giới hạn bản thân vào khuôn khổ
huấn luyện bằng cách sử dụng NNEF (neural network exchange format) để tương thích với
mô hình.
 Giải quyết hạn chế về tài nguyên: A.HPC tối ưu hóa cho các hệ thống nhúng với kích
thước vật lý nhỏ, chịu được nhiệt độ cao, tiêu thụ điện năng thấp và có sức mạnh xử lý hạn
chế.
 Đáp ứng yêu cầu về hiệu suất: A.HPC hỗ trợ nhiều GPU để tăng hiệu suất và đáp ứng yêu
cầu thời gian phản hồi nhanh (mili giây) cho các ứng dụng thời gian thực như xe tự lái.
 Khả năng tương thích phần cứng: A.HPC sử dụng OpenCL để tương thích với hầu hết các
GPU và hỗ trợ cấu hình đa GPU để tăng cường hiệu suất.

Bai 2

Introduction

Bài báo khoa học này bàn về đặc tính nhiệt của chip silicon siêu mỏng (ultra-thin Si chips).

 Mục đích: Nghiên cứu đặc tính nhiệt của chip silicon siêu mỏng dùng trong mạch tích hợp 3
chiều (3D-IC) và thiết bị điện tử linh hoạt.
 Vấn đề: Ít thông tin về đặc tính nhiệt của chip siêu mỏng. Chip mỏng dẫn nhiệt tốt xuống đế
nhưng khó tản nhiệt ngang do tiết diện nhỏ.
 Giải pháp: Thiết kế chip mẫu để đo đặc tính nhiệt ở trạng thái ổn định và không ổn định. Mô
hình hóa chip bằng phương pháp Phần tử Hữu hạn (FEM) để dự đoán phân bố nhiệt độ bề
mặt.
 Nội dung nghiên cứu:
o Thiết kế chip mẫu với các vùng tạo nhiệt và cảm biến nhiệt, đóng gói trên đế gốm và
đế polyimide linh hoạt.
o Mô hình FEM của chip được xây dựng trên phần mềm ANSYS.
o Thảo luận kết quả đo đạc, mô hình hóa và mô phỏng.

Thiết kế chip nhiệt

Mục đích: Đo phân bố nhiệt độ trên bề mặt chip bằng cách sử dụng các bộ phận gia nhiệt và cảm
biến tích hợp.

Thiết kế:

 Chip có hai ma trận đồng nhất:

o Ma trận 6x4 bộ phận gia nhiệt (bằng transistor hiệu ứng trường lớn)
o Ma trận 10x10 bộ phận cảm biến nhiệt độ (bằng transistor PMOS)
 Hai bộ phận gia nhiệt dài chạy dọc theo chiều dài chip.
Đóng gói:

 Gói gốm Pin Grid Array (PGA)

 Chất nền polyimide linh hoạt

Kiểm tra:

 Chức năng của transistor gia nhiệt được kiểm tra trong hoạt động DC.
 Cảm biến nhiệt độ được hiệu chỉnh trong buồng nhiệt độ:
o Cài đặt dòng điện 50 µA qua cảm biến.
o Ghi lại điện áp trên cảm biến khi nhiệt độ thay đổi.
o Sử dụng công thức 1 (cho chất nền polyimide) hoặc công thức 2 (cho gói PGA) để
chuyển đổi giá trị điện áp thành nhiệt độ.

Đo chip nhiệt:

 Phân tích 瞬态 (Thân thái - shùn tài):

o Kích hoạt một bộ phận gia nhiệt trong 3500 giây rồi tắt.
o Theo dõi nhiệt độ của hai diode, một gần và một xa bộ phận gia nhiệt nhất, trong suốt
quá trình bật/tắt.
o Mặc dù đo hai diode tuần tự nhưng giả sử nhiệt độ được ghi lại cùng lúc (vì sự thay
đổi nhiệt độ chậm hơn nhiều so với thời gian đo).
o Kết quả đo phân tích 瞬态 được thể hiện ở Hình 2 cho cả chip trên nền polyimide và
chip trong gói PGA.
 Phân tích phân bố nhiệt độ bề mặt ở trạng thái ổn định:
o Đo nhiệt độ bề mặt chip khi ở trạng 態 ổn định (Trạng thái ổn định - trạng thái cân
bằng) với bộ phận gia nhiệt đặt ở hai vị trí: mép và giữa chip (Hình 3).
o Chỉ đo nhiệt độ tối đa đối với chip trên nền polyimide vì nó phản hồi nhanh (giả sử đo
hai diode tuần tự không còn chính xác).
o Thời gian σταθεροποιηση (Thân thái hóa - Thân thái hoá - trân thái hoá - trạng thái
ổn định) của chip trên polyimide là khoảng 1 giây, trong khi chip trong gói PGA là
khoảng 50 giây.
o Kết quả đo cho thấy nhiệt độ bề mặt tối đa của chip trên polyimide cao hơn khoảng
20°C so với chip trong gói PGA.
o Chênh lệch nhiệt độ tối đa trên chip polyimide tăng lên 30°C so với 15°C của chip
trong gói PGA.
o Phép đo lặp lại với từng bộ phận gia nhiệt riêng lẻ.
o Dựa vào kết quả đo, tính toán được điện trở nhiệt giữa từng vị trí gia nhiệt và từng
diode.
o Điện trở nhiệt này được sử dụng để dự đoán nhiệt độ bề mặt chip.

Mô phỏng đặc điểm nhiệt bằng FEM

Mục đích của phần này là mô phỏng hành vi nhiệt của chip bằng phần mềm ANSYS.

Điểm chính:

 Mô phỏng FEM: Sử dụng phương pháp phần tử hữu hạn 3D trong ANSYS.
 Hình dạng: Tái tạo hình dạng chip trong gói PGA và polyimide (Hình 4 và 5).
 Thuộc tính vật liệu: Dựa trên tài liệu tham khảo (Bảng 1, không hiển thị ở đây).
 Điều kiện biên và ban đầu:
o Bề mặt tiếp xúc: Mất nhiệt qua bức xạ và đối lưu.
o Nguồn nhiệt: Dòng nhiệt hằng số 0,4 W tại vị trí transistor cụ thể.
 o Nhiệt độ ban đầu: 19°C cho toàn bộ chip.
o Thời gian nung nóng: Tương tự quy trình đo (nung nóng trong 3500 giây, sau đó tắt).
 Xấp xỉ:
o Thuộc tính vật liệu: Giả định không đổi, bỏ qua sự phụ thuộc vào nhiệt độ.
o Gói PGA: Không bao gồm PCB (Bảng mạch in) trong mô hình.

Kết quả mô phỏng với phép đo thực tế

Bai 3

Introduction

Mục tiêu:

 Thiết kế một vi xử lý hoàn chỉnh cho các ứng dụng IoT sử dụng công nghệ 45nm.
 Giảm thiểu điện năng tiêu thụ, độ trễ, và đảm bảo hoạt động ổn định trong các công nghệ
dưới 100nm.

Thách thức:

 Thiết kế vi xử lý trong 45nm đòi hỏi sự chính xác cao do các kết nối phức tạp, hiện tượng vật
lý và giới hạn linh hoạt của các thông số.
 Hiệu ứng rò rỉ GIDL có thể ảnh hưởng đến bộ nhớ.

Giải pháp:

 Sử dụng phần mềm Microwind để thiết kế và mô phỏng vi xử lý ở mức độ mô tả vật lý.

 Áp dụng các quy tắc thiết kế để tối ưu hóa vị trí các 模块, giảm thiểu khoảng cách kết nối, và
tăng độ tin cậy.

Kết luận:

Bài báo trình bày một phương pháp thiết kế vi xử lý cho IoT sử dụng công nghệ 45nm, giải quyết các
vấn đề về điện năng tiêu thụ, độ trễ, và độ tin cậy trong các công nghệ nano.

II. floorplan design

Chức năng:

Vi xử lý được thiết kế có khả năng thực hiện ba phép toán số học: cộng, trừ và so sánh dữ liệu 4 bit.

Luồng xử lý dữ liệu:

1. Tải lệnh và dữ liệu:

o Một mô-đun cung cấp các lệnh đồng bộ cho vi xử lý.
o Dữ liệu được tải vào bộ nhớ tạm thời.
2. Thực hiện phép toán:
o Dữ liệu được tải vào bộ phận logic số học (ALU) để thực hiện phép toán.
o ALU trả về kết quả tương ứng.
3. Lưu trữ và truyền kết quả:
o Kết quả được lưu trữ trong bộ nhớ.
 o Kết quả được gửi đến đầu ra của vi xử lý, ví dụ như hệ thống tần số vô tuyến để
truyền đi.

Kiến trúc vi xử lý (Hình 1):

 Bốn mô-đun chính:

o Bộ đếm: Quản lý thời gian và đồng bộ hóa các lệnh.
o Bộ nhớ: Lưu trữ các lệnh chương trình.
o ALU: Thực hiện các phép toán số học.
o Hệ thống tần số vô tuyến: Truyền kết quả ra bên ngoài.
 Bus nội bộ: Cho phép di chuyển dữ liệu giữa các mô-đun, giúp kết nối hiệu quả giữa đầu vào
và đầu ra của các mô-đun.

III. COUNTER AND INSTRUCTION DECODEr( Bộ đếm và hướng dẫn giải mã)

Chức năng các thành phần:

 Bộ đếm 8 bit: Hoạt động như một đồng hồ, tạo ra các xung đồng bộ để điều phối hoạt động
của toàn bộ mạch.
 Bộ nhớ: Lưu trữ các lệnh và cung cấp cho bộ giải mã sau mỗi xung dương từ bộ đếm.
 Bộ giải mã: Nhận lệnh từ bộ nhớ, giải mã và gửi tín hiệu tương ứng để kích hoạt các mô-
đun cụ thể trong vi xử lý (ALU, I/O, RF).

Đặc điểm thiết kế:

 Vi xử lý này sử dụng bộ đếm 3 bit do giới hạn dung lượng bộ nhớ.

 Mô phỏng cho thấy tốc độ xung là 0,4 nano giây và độ trễ ban đầu là 1,68 nano giây.
 Bộ giải mã được xây dựng dựa trên các hướng dẫn được xác định trước.
 Mạch xử lý 8 lệnh riêng biệt, được giải mã và gửi đến bus nội bộ để các mô-đun khác (ALU,
I/O, RF) xử lý tiếp.

IV. I/O AND RF INTERFACES ( giao diện I/O và tần số radio)

 1. I/O Structures and Protections ( cấu trúc và bảo vệ I/O)

Mô-đun Input/Output (đầu vào/đầu ra):

 Chuyển đổi điện áp cao thành thấp (hoặc ngược lại).

 Được bảo vệ chống lại điện áp cao (chỉ cho phép đầu vào 1V).

Cấu trúc đầu vào (Input):

 Gồm 3 thành phần:

o Điện trở Polysilicon (PolyResistor): Bảo vệ chip khỏi điện áp đầu vào cao (> 1.8V).
o Diode bảo vệ: Bảo vệ chip khỏi điện áp đầu vào cao (> 1.8V).
o Bộ chuyển đổi điện áp cao thành thấp: Được thiết kế với kích thước transistor lớn để
chịu được dòng điện cao.

Cấu trúc đầu ra (Output):

 Gồm 3 thành phần:

o Latch: Lưu trữ thông tin.
o Bộ dịch mức (Level Shifter): Đưa tín hiệu lên mức điện áp cao (1.8V).
 o Buffer: Khuếch đại tín hiệu.

Pad:

 Kích thước 50 x 50 µm, dùng để kết nối tín hiệu đầu vào.
 Được tích hợp các thành phần bảo vệ, ngoại trừ đầu ra tần số vô tuyến (RF) vì tín hiệu này
cần sử dụng công suất tối đa khi truyền thông tin.

2. Radio frequency (RF) communication system (hệ thống thông tin liên lạc tần số vô tuyến)

Hệ thống RF đóng vai trò quan trọng trong việc truyền thông tin đến/đi từ vi xử lý. Nó bao gồm bốn
giai đoạn phụ (Hình 6):

1. Bộ chia tần:
o Thiết kế tương tự mạch đếm (sử dụng các thanh ghi D [12]).
o Gồm 10 tầng, 7 tầng đầu tạo ra tín hiệu xung nhịp chu kỳ 1 µs (thời gian truyền 1 bit
dữ liệu).
o Tín hiệu từ tầng thứ 7 và 10 xác định thời gian quét dữ liệu tuần tự và tổng thời gian
truyền.
2. Thanh ghi dịch:
o Là thành phần quan trọng nhất của hệ thống RF.
o Chuyển đổi mảng dữ liệu song song (dữ liệu đầu ra 4 bit) thành dữ liệu tuần tự.
o Dữ liệu được truyền qua kênh đơn tới bộ dao động điều khiển điện áp.
o Sử dụng các thanh ghi D và bộ chọn đa kênh 2 đến 1.
o Tín hiệu "enable" cho phép lưu trữ thông tin trong thanh ghi, sau đó tín hiệu xung
nhịp di chuyển dữ liệu qua mạch (từ bit ít quan trọng đến bit quan trọng nhất).
3. Bộ dao động điều khiển điện áp (VCO):
o Truyền thông tin (dữ liệu tuần tự) với tần số dao động 2.5 GHz (tần số chuẩn
Bluetooth).
o Cần 23 tầng để đạt tần số chuẩn.
o Mảng transistor pMOS và nMOS song song đóng vai trò quan trọng trong mạch hồi
tiếp giữa các tầng 23 và 21.
o Mạch hồi tiếp giúp điều chỉnh tần số dao động theo mức logic của dữ liệu đầu ra tuần
tự.
 Tần số 2.48 GHz khi đầu ra là mức 1.
 Tần số 2.32 GHz khi đầu ra là mức 0.
4. Bộ khuếch đại:
o Tương tự như phân tích trong phần I/O trước đó.