2024

SK하이닉스
경력사원 채용
서류접수기간
4.11 - 4.25

Hyper-technology for greater happiness!

초기술로 세상을 더 행복하게!
 ‘24년 경력 사원 채용 안내

채용 직무 주요 수행 업무 자격 요건 및 우대 조건 근무지

·HBM Product 적기 개발, 신 사업 위한 제품 성능/양산성 검증 업무

· Logic Die에 대한 Test Solution 확보 및 Test Baseline 구축
- Logic Die 특성 평가 및 엔지니어링 통한 수율/품질 개선
- Test 위한 Design 협업 및 회로 검증 [Skill/Experience]
- 고객 인증 불량 분석 및 스크린 조건 도출 ·SoC 제품 개발, 양산 Test setup 및 운영 경험
· HBM 관련 Customized IP 적용 Silicon Validation (V93K Vector Logic Tester 숙련자 우대)
Product
- HBM logic IP (IEEE1500, DFT) validation on ATE level ·Logic IP 해석, Test PGM Setup 및 FA 경험 이천 / 분당
Engineering
- Customized Logic IP validation on ATE level ·Logic, 메모리 불량 유형별 분석 경험
- ATE Validation Process 구축 및 운영 (LPDDR Sub-System ATE 검증 경험 우대)
(plan/scenario/item/programing) ·DRAM FA/개발 경력 우대
· HBM 고객 인증 불량, Inquiry 및 SiP Level 기술 지원
- 고객 인증 (SiP level) 불량 분석
- 고객 Test Baseline SLT (PMBIST/DA) Setup 지원

[Skill/Experience]
·HBM 제품군에 대한 실장 평가 환경 구축, 개발 및 불량 분석 ·System level Signal Integrity /
- 고객 시스템 대변 환경 기반 내부 제품 검증 및 고객 협업 Power Integrity Simulation /
- 고객 Application level에서의 FA 및 Solution 도출 SI Modeling De-Embedding 역량
Application - Post-HBMx 기반, Future Application Test Platform 구축 ·System Bootloader, BIOS, BMC on ARM and 이천 / 분당
Engineer
·고객 Open Lab 기술 지원 Board Support Package Software on Silicon
- 고객 중심. 현지 (미주) Open Lab 활동 (Application Eng’r) ·Appl. System 분석 Debugging 경험
- HBM 고객 다변화에 따른 현지 기술 지원 확대 및 준비 ·SW (Python, C 등) 개발 경험
·해외 고객 기술 대응 및 협업 경험

·HBM Project Manager

- Control Tower로써 신제품 적기 개발 달성 위한
Project Management [Skill/Experience]
- Consequence 기반의 개발 및 사업화 전략 제시 ·Project Management 경험자
Project - 내부 및 고객 협업을 통한 High Level 의사결정 지원 ·DRAM 개발 Workflow 이해와 관련 부서 소통 가능자
- 고객 인증용 Sample 적기 대응 이천
Management ·SoC 개발 Workflow 이해와 관련 부서 소통 가능자
- 개발/고객의 사업화 이슈 대책 주관 ·Foundry 운영 간 Risk 도출 및 이슈 관리/해결 경험자
·HBM Project Facilitator ·영어 능력 우수자 우대
- Project Manager과 함께 업무 수행
- 업무 역량 고도화 이후, Project Manager 로 직무 전환

·DRAM Architecture 및 회로 개발
·DRAM 제품의 내/외부 요구 사양에 부합하는 회로 설계 [Skill/Experience]
회로설계 ·HBM 관련 Concept 및 Spec, Architecture 검토 ·DRAM 회로 설계 및 배치 경험 이천
·PKG/실장 Level / Wafer Level 설계 분석을 통한 ·DRAM Scaling에 따른 설계 이슈 이해 역량 보유
DRAM Spec. 만족 여부 평가
 ‘24년 경력 사원 채용 안내

채용 직무 주요 수행 업무 자격 요건 및 우대 조건 근무지

[Skill/Experience]
· Verilog / System Verilog 설계 및 검증
· SoC IP 전문가
· STA timing 검증, Low Power design
- 3rd party IP 도입 검토
(clock gating, UPF)
- IP configuration / integration
· SoC IP 전문가
- 설계 검증 및 제품 검증 지원
- D2D(UCIe/MAX2) sub-system
Digital · SoC Platform 설계 전문가
- Memory Controller sub-system 이천 / 분당
Design(RTL) - SoC spec. 검토 및 고객 대응 (PHY/MC, LPD5/HBM3)
- SoC architecture 설계 및 검토 - NoC/NIC bus system (AXI bus, DMA 경험우대)
- SoC Top Integration 및 검증 - Core/CoreSight
- DFT design for debugging SoC
· SoC Platform 설계 전문가
- SoC 제품 검증 지원
- SoC top integration
- DFT design for debugging SoC

[Skill/Experience]
· UVM Testbench 및 Testcase 작성 가능
· SoC 검증 전문가 · UVM agent 개발 (혹은 수정작업) 가능
- 설계 일정 및 산출물에 따른 검증 계획 수립 · 검증 계획 및 검증 프로세스 이해
Digital Design - 3rd party VIP 도입 검토 · SoC 검증 전문가 이천 / 분당
(Verification) - 3rd party IP 검증 - D2D(UCIe/MAX2) sub-system
- UVM 기반의 검증 환경 구성 및 Testcase 개발 - Memory Controller sub-system
- regression test 통한 coverage closure (PHY/MC, LPD5/HBM3)
- NoC/NIC bus system
- SoC 주요 구성요소들 (DMA, SRAM Wrapper)

· Implementation Top 설계
- Imple을 위한 Chip architecture 지원
[Skill/Experience]
- FE/BE 고려한 HPDF Partitioning
- Project 전반 schedule 및 DB management · Front-end
- Top Level DFT insertion 및 test coverage 개선
· Digital Front-end 전문가
Digital Design - SDC (Function / DFT) 작성 및 검증
- Synthesis, STA based timing optimization - Low Power(UPF) 작성 및 검증
(Front-end 이천 / 분당
- Gate-level Netlist Simulation(SDF/SDC/SVF 반영)
& Back-end) · Back-end
- DFT(SCAN/JTAG, ATPG, Memory BIST/BIRA)
- EDA P&R Tool을 사용하여 SoC Design 및 최적화
· Digital Back-end 전문가
- Analog & Digital Mixed Power Verification
- P&R and Post-STA, Post Layout Simulation - 선단 공정 Foundry Physical Verification
- Calibre DRC, LVS
- Power Verification

[Skill/Experience]
· Interface 회로 설계 및 분석 역량
(Tx, Rx, Clocking, SerDes)
Interface · High-speed / Low-power Interface 회로 설계
· Equalizer Scheme 설계 및 분석 역량 이천
설계 · On/Off-chip Signaling Scheme 개발 및 분석
· Signaling Integrity에 대한 기본 지식 보유
· Synopsys/Mentor/Cadence Tool 기반의
Full-custom 설계 경험
 ‘24년 경력 사원 채용 안내
채용 직무 주요 수행 업무
· Digital/SoC 설계 기술 및 Infra 구축
SoC 설계 · HBM 제품 Concept 및 Spec 검토
Management · HBM Architecture 검토 및 Base Die 구성/관리
· HBM Platform 설계 방법론 개발
· HBM STA 검증
· Digital 검증 방법론 도입(Primetime, Primepower)
설계검증
· DRAM Data 활용 및 Data Science 기반 문제 해결
· Logic Top/Sub Level Code Coverage 산출 및 검증
· Full-custom Physical Design 업무 수행
- Implementation을 위한 Chip Architecture 이해
Physical - Project schedule 및 DB management 이해
Design - Block P&R and Calibre DRC, LVS, SPF 추출 수행
- EM/IR 개선을 위한 physical design 최적화
- Full-custom Design PDK 환경 이해 및 활용
· HBM Logic Die Foundry Biz 기반 확보 및
Foundry Partner와 협업
Process · Foundry Operation / 공정 개선을 통한
Integration HBM Logic Die 특성 및 수율 확보
· HBM제품 개발 관리 및 개발 전략 수립
· 고객 대응 업무
자격 요건 및 우대 조건 근무지
[Skill/Experience]
· SoC Architecture 수립 및 제품 개발/양산
Full Process 경험
· 고객/Spec. 요구사항 기반 High Level Architecture
Description 경험 이천 / 분당
· SoC 개발 Schedule/Resource Planning 경험
· SoC Fullchip Architecture
(Digital, Analog IP Integration, Bump &
Package 검토 등) Design 경험
[Skill/Experience]
· Primetime STA(Static Timing Analysis) 및
Verification 역량 보유자
· Powerpower SPA(Static Power Analysis) 및
Verification 역량 보유지
· IP Verilog Code 설계 및 Synthesis 기본 역량 보유자
이천
· RTL 설계 이해 및 Code Coverage 산출 환경 구축 역량 보유자
· UVM Test bench 및 Test case 작성 및 UVM agent 개발
· Python 중급 이상(Pandas, Numpy, Sklearn 사용 업무 경험)
· Data 시각화 및 분석을 위한 프로그래밍 역량 보유자
(TCL, SKILL, C++, Verilog 등)
· Data Science 기반 Data 분석 가능자
[Skill/Experience]
· EDA P&R Tool을 사용하여, Full Custom Design 최적화
· Layout Dependent Effect 이해 및 개선 수행
이천
· Logic Foundry Physical Verification 이해 및 수행
· EM/IR 개선을 위한 Physical Design 최적화 이해 및 수행
· 12n 또는 동등 수준 Logic 공정 기반 설계 경험 우대
[Skill/Experience]
· Advanced Logic Technology Process Integration 역량
(FINFET, EUV) 이천
· Foundry Interface 업무 및 Foundry 기술에 대한 분석 역량
· 제품 개발 Management 및 개발기획업무 경험자
 ‘24년 경력 사원 채용 안내

채용 직무 주요 수행 업무 자격 요건 및 우대 조건 근무지

· HBM 주요 고객 지원 활동
(Conference Call and Quarterly Technical Review) 및
품질 문제 해결을 위한 PKG 기술 지원
· QTR/Conference Call/Promotion 등 고객과의 직접적인
Communication을 통한 HBM PKG 기술 대응
[Skill/Experience]
· 고객 요구에 따른 HBM PKG 로드맵 수립
Package · HBM PKG 또는 CoWoS 구조 및 기술/공정에 대한 이해
· 파트너사(e.g. OSAT)와의 협업을 통한 HBM PKG 요소기술 이천
제품개발 · 유연하고 긍정적인 태도, 의사소통 능력
검증/개발
· 어학능력 우수자 우대(영어/중국어)
· Quality intelligence 활동을 통한 HBM 제품의 사전 품질 관리
· 설계/소자/TEST/품질 팀과의 다양한 PKG 기술 협업
· PKG Product/Process Architecture,
Yield/Reliability Qual. 확보
· 제품 불량 원인 분석 및 개선 방안 대책 수립

· HBM用 PKG 원부자재 입고 품질 관리

- 원자재 수입검사-공정불량 분석 / SPC 통계적 공정관리 /
부적합 관리
- WSS 소재, MUF, Flux, Tape 류 [Skill/Experience]
원부자재 - Photo 소재, Chemical & Gas류 · PKG 소재 품질 관리 및 2차 원소재 관리 경험
· BP사 2차 원소재 품질 관리 및 제조 환경 개선 이천
품질관리 · WLP (Wafer-Level Package) 소재/공정 지식 보유
· PKG 소재 변경점(PCN) 관리 및 Audit 진행 · 소재 분석 기술 및 품질 개선 Skill
· PKG 소재 품질 관리 전산 시스템 고도화 /
BP사 품질시스템 개선
· 불량 분석을 통한 품질 이슈 개선 및 사용 품질 안정화
Product Engineering 이천 / 분당

자격 요건 · 학력 : 4년제 학사 이상
· 전공 : 반도체, 전자, 전기, 물리, 기계 등 공학 계열 전공자
· 반도체 유관 경험 경력 4년 이상 보유자
(석/박사 학위 수학 기간 경력 기간으로 인정)

주요 수행 업무 · HBM Product 적기 개발 , 신 사업 위한 제품 성능/양산성 검증 업무

· Logic Die에 대한 Test Solution 확보 및 Test Baseline 구축
- Logic Die 특성 평가 및 엔지니어링 통한 수율/품질 개선
- Test 위한 Design 협업 및 회로 검증
- 고객 인증 불량 분석 및 스크린 조건 도출

· HBM 관련 Customized IP 적용 Silicon Validation

- HBM logic IP (IEEE1500, DFT) validation on ATE level
- Customized Logic IP validation on ATE level
- ATE Validation Process 구축 및 운영 (plan/scenario/item/programing)

· HBM 고객 인증 불량 , Inquiry 및 SiP Level 기술 지원

-고객 인증 (SiP level) 불량 분석
-고객 Test Baseline SLT (PMBIST/DA) Setup 지원

필요 역량/경험, · SoC 제품 개발, 양산 Test setup 및 운영 경험

보유 Skill (V93K Vector Logic Tester 숙련자 우대)
· Logic IP 해석, Test PGM Setup 및 FA 경험
· Logic, 메모리 불량 유형별 분석 경험 (LPDDR Sub System ATE 검증 경험 우대)
· DRAM FA/개발 경력 우대
Application Engineer 이천 / 분당

자격 요건 · 학력 : 4년제 학사 이상
· 전공 : 반도체, 전자, 전기, 물리, 기계 등 공학 계열 전공자
· 반도체 유관 경험 경력 4년 이상 보유자
(석/박사 학위 수학 기간 경력 기간으로 인정)

주요 수행 업무 · HBM 제품군에 대한 실장 평가 환경 구축, 개발 및 불량 분석

- 고객 시스템 대변 환경 기반 내부 제품 검증 및 고객 협업
- 고객 Application level에서의 FA 및 Solution 도출
- Post-HBMx 기반, Future Application Test Platform 구축

· 고객 Open Lab 기술 지원
- 고객 중심. 현지 (미주) Open Lab 활동 (Application Eng’r)
- HBM 고객 다변화에 따른 현지 기술 지원 확대 및 준비

필요 역량/경험, · System level Signal Integrity / Power Integrity Simulation /

보유 Skill SI Modeling De-Embedding 역량
· System Bootloader, BIOS, BMC on ARM and Board Support Package
Software on Silicon
· Appl. System 분석 Debugging 경험
· SW (Python, C 등) 개발 경험
· 해외 고객 기술 대응 및 협업 경험
Project Management 이천

자격 요건 · 학력 : 4년제 학사 이상
· 전공 : 반도체, 전자, 전기, 물리, 기계 등 공학 계열 전공자
· 반도체 유관 경험 경력 4년 이상 보유자
(석/박사 학위 수학 기간 경력 기간으로 인정)

주요 수행 업무 · HBM Project Manager

- Control Tower로써 신제품 적기 개발 달성 위한 Project Management
- Consequence 기반의 개발 및 사업화 전략 제시
- 내부 및 고객 협업을 통한 High Level 의사결정 지원
- 고객 인증용 Sample 적기 대응
- 개발/고객의 사업화 이슈 대책 주관

· HBM Project Facilitator

- Project Manager과 함께 업무 수행
- 업무 역량 고도화 이후, Project Manager로 직무 전환

필요 역량/경험, · Project Management 경험자

보유 Skill · DRAM 개발 Workflow 이해와 관련 부서 소통 가능자
· SoC 개발 Workflow 이해와 관련 부서 소통 가능자
· Foundry 운영 간 Risk 도출 및 이슈 관리/해결 경험자
· 영어 능력 우수자 우대
회로설계 이천

자격 요건 · 학력 : 4년제 학사 이상
· 전공 : 반도체, 전자, 전기, 물리, 기계 등 공학 계열 전공자
· 반도체 유관 경험 경력 3년 이상 보유자
(석/박사 학위 수학 기간 경력 기간으로 인정)

주요 수행 업무 · DRAM Architecture 및 회로 개발
· DRAM 제품의 내/외부 요구 사양에 부합하는 회로 설계
· HBM 관련 Concept 및 Spec, Architecture 검토
· PKG/실장 Level / Wafer Level 설계 분석을 통한 DRAM Spec. 만족 여부 평가

필요 역량/경험, · DRAM 회로 설계 및 배치 경험
보유 Skill · DRAM Scaling에 따른 설계 이슈 이해 역량 보유
Digital Design(RTL) 이천 / 분당

자격 요건 · 학력 : 4년제 학사 이상
· 전공 : 반도체, 전자, 전기, 물리, 기계 등 공학 계열 전공자
· 반도체 유관 경험 경력 4년 이상 보유자
(석/박사 학위 수학 기간 경력 기간으로 인정)

주요 수행 업무 · SoC IP 전문가
- 3rd party IP 도입 검토
- IP configuration / integration
- 설계 검증 및 제품 검증 지원

· SoC Platform 설계 전문가

- SoC spec. 검토 및 고객 대응
- SoC architecture 설계 및 검토
- SoC Top Integration 및 검증
- DFT design for debugging SoC
- SoC 제품 검증 지원

필요 역량/경험, · Verilog / System Verilog 설계 및 검증

보유 Skill · STA timing 검증, Low Power design (clock gating, UPF)
· SoC IP 전문가
- D2D(UCIe/MAX2) sub-system
- Memory Controller sub-system (PHY/MC, LPD5/HBM3)
- NoC/NIC bus system (AXI bus, DMA 경험우대)
- Core/CoreSight

· SoC Platform 설계 전문가

- SoC top integration
- DFT design for debugging SoC
Digital Design(Verification) 이천 / 분당

자격 요건 · 학력 : 4년제 학사 이상
· 전공 : 반도체, 전자, 전기, 물리, 기계 등 공학 계열 전공자
· 반도체 유관 경험 경력 4년 이상 보유자
(석/박사 학위 수학 기간 경력 기간으로 인정)

주요 수행 업무 · SoC 검증 전문가
- 설계 일정 및 산출물에 따른 검증 계획 수립
- 3rd party VIP 도입 검토
- 3rd party IP 검증
- UVM 기반의 검증 환경 구성 및 Testcase 개발
- regression test 통한 coverage closure

필요 역량/경험, · UVM Testbench 및 Testcase 작성 가능

보유 Skill · UVM agent 개발 (혹은 수정작업) 가능
· 검증 계획 및 검증 프로세스 이해
· SoC 검증 전문가
- D2D(UCIe/MAX2) sub-system
- Memory Controller sub-system (PHY/MC, LPD5/HBM3)
- NoC/NIC bus system
- SoC 주요 구성요소들 (DMA, SRAM Wrapper)
Digital Design(Front-end & Back-end)
이천 / 분당

자격 요건 · 학력 : 4년제 학사 이상
· 전공 : 반도체, 전자, 전기, 물리, 기계 등 공학 계열 전공자
· 반도체 유관 경험 경력 2년 이상 보유자
(석/박사 학위 수학 기간 경력 기간으로 인정)

주요 수행 업무 · Implementation Top 설계
- Imple을 위한 Chip architecture 지원
- FE/BE 고려한 HPDF Partitioning
- Project 전반 schedule 및 DB management

· Digital Front-end 전문가

- Synthesis, STA based timing optimization
- Gate-level Netlist Simulation(SDF/SDC/SVF 반영)
- DFT(SCAN/JTAG, ATPG, Memory BIST/BIRA)

· Digital Back-end 전문가

- P&R and Post-STA, Post Layout Simulation
- Calibre DRC, LVS
- Power Verification

필요 역량/경험, · Front-end
보유 Skill - Top Level DFT insertion 및 test coverage 개선
- SDC (Function / DFT) 작성 및 검증
- Low Power(UPF) 작성 및 검증

· Back-end
- EDA P&R Tool을 사용하여 SoC Design 및 최적화
- Analog & Digital Mixed Power Verification
- 선단 공정 Foundry Physical Verification
Interface 설계 이천

자격 요건 · 학력 : 4년제 학사 이상
· 전공 : 반도체, 전자, 전기, 물리, 기계 등 공학 계열 전공자
· 반도체 유관 경험 경력 2년 이상 보유자
(석/박사 학위 수학 기간 경력 기간으로 인정)

주요 수행 업무 · High-speed / Low-power Interface 회로 설계

· On/Off-chip Signaling Scheme 개발 및 분석

필요 역량/경험, · Interface 회로 설계 및 분석 역량 (Tx, Rx, Clocking, SerDes)

보유 Skill · Equalizer Scheme 설계 및 분석 역량
· Signaling Integrity에 대한 기본 지식 보유
· Synopsys/Mentor/Cadence Tool 기반의 Full-custom 설계 경험
SoC 설계 Management 이천 / 분당

자격 요건 · 학력 : 4년제 학사 이상
· 전공 : 반도체, 전자, 전기, 물리, 기계 등 공학 계열 전공자
· 반도체 유관 경험 경력 2년 이상 보유자
(석/박사 학위 수학 기간 경력 기간으로 인정)

주요 수행 업무 · Digital/SoC 설계 기술 및 Infra 구축
· HBM 제품 Concept 및 Spec 검토
· HBM Architecture 검토 및 Base Die 구성/관리
· HBM Platform 설계 방법론 개발

필요 역량/경험, · SoC Architecture 수립 및 제품 개발/양산 Full Process 경험

보유 Skill · 고객/Spec. 요구사항 기반 High Level Architecture Description 경험
· SoC 개발 Schedule/Resource Planning 경험
· SoC Fullchip Architecture
(Digital, Analog IP Integration, Bump & Package 검토 등) Design 경험
설계검증 이천

자격 요건 · 학력 : 4년제 학사 이상
· 전공 : 반도체, 전자, 전기, 물리, 기계 등 공학 계열 전공자
· 반도체 유관 경험 경력 2년 이상 보유자
(석/박사 학위 수학 기간 경력 기간으로 인정)

주요 수행 업무 · HBM STA 검증
· Digital 검증 방법론 도입(Primetime, Primepower)
· DRAM Data 활용 및 Data Science 기반 문제 해결
· Logic Top/Sub Level Code Coverage 산출 및 검증

필요 역량/경험, · Primetime STA(Static Timing Analysis) 및 Verification 역량 보유자

보유 Skill · Powerpower SPA(Static Power Analysis) 및 Verification 역량 보유지
· IP Verilog Code 설계 및 Synthesis 기본 역량 보유자
· RTL 설계 이해 및 Code Coverage 산출 환경 구축 역량 보유자
· UVM Test bench 및 Test case 작성 및 UVM agent 개발
· Python 중급 이상(Pandas, Numpy, Sklearn 사용 업무 경험)
· Data 시각화 및 분석을 위한 프로그래밍 역량 보유자
(TCL, SKILL, C++, Verilog 등)
· Data Science 기반 Data 분석 가능자
Physical Design 이천

자격 요건 · 학력 : 4년제 학사 이상
· 전공 : 반도체, 전자, 전기, 물리, 기계 등 공학 계열 전공자
· 반도체 유관 경험 경력 3년 이상 보유자
(석/박사 학위 수학 기간 경력 기간으로 인정)

주요 수행 업무 · Full-custom Physical Design 업무 수행

- Implementation을 위한 Chip Architecture 이해
- Project schedule 및 DB management 이해
- Block P&R and Calibre DRC, LVS, SPF 추출 수행
- EM/IR 개선을 위한 physical design 최적화
- Full-custom Design PDK 환경 이해 및 활용

필요 역량/경험, · EDA P&R Tool을 사용하여, Full Custom Design 최적화

보유 Skill · Layout Dependent Effect 이해 및 개선 수행
· Logic Foundry Physical Verification 이해 및 수행
· EM/IR 개선을 위한 Physical Design 최적화 이해 및 수행
· 12n 또는 동등 수준 Logic 공정 기반 설계 경험 우대
Process Integration 이천

자격 요건 · 학력 : 4년제 학사 이상
· 전공 : 반도체, 전자, 전기, 물리, 기계 등 공학 계열 전공자
· 반도체 유관 경험 경력 4년 이상 보유자
(석/박사 학위 수학 기간 경력 기간으로 인정)
· Foundry Engineering/Interface 관련 업무 경험자 우대
· 어학 능력 우수자 우대 (영어)

주요 수행 업무 · HBM Logic Die Foundry Biz 기반 확보 및 Foundry Partner와 협업

· Foundry Operation / 공정 개선을 통한 HBM Logic Die 특성 및 수율 확보
· HBM제품 개발 관리 및 개발 전략 수립
· 고객 대응 업무

필요 역량/경험, · Advanced Logic Technology Process Integration 역량 (FINFET, EUV)

보유 Skill · Foundry Interface 업무 및 Foundry 기술에 대한 분석 역량
· 제품 개발 Management 및 개발기획업무 경험자
Package 제품개발 이천

자격 요건 · 학력 : 학사 이상
· 전공 : 신소재, 기계, 재료/화학, 전자전기, 고분자, 물리 전공자
· Skill/Experience - Wafer Level PKG 경력 3년 이상
- HBM, 2.5D SiP와 관련된 공정/제품/장비/소재/불량 분석 및 해석 경험

주요 수행 업무 · HBM 주요 고객 지원 활동(Conference Call and Quarterly Technical Review) 및

품질 문제 해결을 위한 PKG 기술 지원
· QTR/Conference Call/Promotion 등 고객과의 직접적인 Communication을 통한
HBM PKG 기술 대응
· 고객 요구에 따른 HBM PKG 로드맵 수립
· 파트너사(e.g. OSAT)와의 협업을 통한 HBM PKG 요소기술 검증/개발
· Quality intelligence 활동을 통한 HBM 제품의 사전 품질 관리
· 설계/소자/TEST/품질 팀과의 다양한 PKG 기술 협업
· PKG Product/Process Architecture, Yield/Reliability Qual. 확보
· 제품 불량 원인 분석 및 개선 방안 대책 수립

필요 역량/경험, · HBM PKG 또는 CoWoS 구조 및 기술/공정에 대한 이해

보유 Skill · 유연하고 긍정적인 태도, 의사소통 능력
· 어학능력 우수자 우대(영어/중국어)
원부자재품질관리 이천

자격 요건 · 학력 : 학사 이상
· 전공 : 재료, 신소재, 화학, 화학공학, 고분자 관련 학과
· PKG 소재 품질 관리 관련 경험 경력 4년 이상

주요 수행 업무 · HBM用 PKG 원부자재 입고 품질 관리

- 원자재 수입검사-공정불량 분석 / SPC 통계적 공정관리/ 부적합 관리
- WSS 소재, MUF, Flux, Tape 류
- Photo 소재, Chemical & Gas류

· BP사 2차 원소재 품질 관리 및 제조 환경 개선
· PKG 소재 변경점(PCN) 관리 및 Audit 진행
· PKG 소재 품질 관리 전산 시스템 고도화 / BP사 품질시스템 개선
· 불량 분석을 통한 품질 이슈 개선 및 사용 품질 안정화

필요 역량/경험, · PKG 소재 품질 관리 및 2차 원소재 관리 경험

보유 Skill · WLP (Wafer-Level Package) 소재 / 공정 지식 보유
· 소재 분석 기술 및 품질 개선 Skill